JP2005301162A - 表示装置とその製造方法 - Google Patents

表示装置とその製造方法 Download PDF

Info

Publication number
JP2005301162A
JP2005301162A JP2004120970A JP2004120970A JP2005301162A JP 2005301162 A JP2005301162 A JP 2005301162A JP 2004120970 A JP2004120970 A JP 2004120970A JP 2004120970 A JP2004120970 A JP 2004120970A JP 2005301162 A JP2005301162 A JP 2005301162A
Authority
JP
Japan
Prior art keywords
film
thin film
transparent conductive
display device
conductive thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004120970A
Other languages
English (en)
Other versions
JP4205010B2 (ja
Inventor
Takashi Hashiguchi
隆史 橋口
Akio Nakayama
明男 中山
Yasushi Matsui
泰志 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2004120970A priority Critical patent/JP4205010B2/ja
Priority to TW094111802A priority patent/TWI307442B/zh
Priority to US11/106,601 priority patent/US7630049B2/en
Priority to KR1020050031343A priority patent/KR100725871B1/ko
Publication of JP2005301162A publication Critical patent/JP2005301162A/ja
Application granted granted Critical
Publication of JP4205010B2 publication Critical patent/JP4205010B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1335Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133553Reflecting elements
    • G02F1/133555Transflectors
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/134309Electrodes characterised by their geometrical arrangement
    • G02F1/134336Matrix
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136227Through-hole connection of the pixel electrode to the active element through an insulation layer

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】
透明導電性薄膜や下層膜の形状不良を防止して、表示欠陥を抑制できる表示装置を提供すること。
【解決手段】
本発明にかかる表示装置は、表示部を備える基板を有する表示装置であって、基板の上に設けられた下層膜1と、下層膜1の上に設けられて下層膜1と電気的に接続される透明導電性薄膜9と、表示部以外の領域35の透明導電性薄膜9上に設けられて、透明導電性薄膜9及び下層膜1の形状不良を防止する保護膜10b、11bとを備えるものである。
【選択図】 図3

Description

本発明は、液晶表示装置、EL表示装置、プラズマディスプレイ装置等の表示装置及びその製造方法に関する。
上記表示装置として半透過型(特許文献1)の液晶表示装置を例にとり説明する。
図4は、従来の半透過型の液晶表示装置に用いられるTFT基板の製造工程の一例を示す断面図である。1は第1の金属薄膜、2は第1の絶縁膜、3は半導体能動膜、4はオーミックコンタクト膜、5はソース電極、6はドレイン電極、7は第2の絶縁膜、8は有機膜、9は透明導電性薄膜である。10、11は第3の金属薄膜で金属薄膜10は金属薄膜11の下層に設置される。12はコンタクトホールである。
図4に基づいて、TFT基板の製造工程について説明する。まず、スパッタリング等でガラス基板上に第1の金属薄膜1を形成する。続いて第1のフォトリソグラフィー工程によって、ゲート配線、ゲート電極及びゲート端子を形成する。第1の金属薄膜にはクロム、モリブデン、タンタル、チタン、アルミニウム、銅やこれらに他の物質を微量に添加した合金あるいはこれらの積層膜が用いられる。この工程により図4(a)に示すように第1の金属薄膜1のパターンが基板上に形成される。
つぎに、プラズマCVDにより第1の絶縁膜2、半導体能動膜3、オーミックコンタクト膜4を連続で成膜する。第1の絶縁膜2は、SiNxやSiOy等からなり、ゲート絶縁膜として用いられる。半導体能動膜3としては、アモルファスシリコン(a−Si)膜、ポリシリコン(p−Si)膜が用いられる。オーミックコンタクト膜4としては、a−Siあるいはp−Siにリン(P)等を微量にドーピングしたn−a−Si膜、n−p−Si膜が用いられる。次に第2のフォトリソグラフィープロセスで半導体能動膜3およびオーミックコンタクト膜4を少なくともTFT部が形成される部分にパターニングする。これにより、図4(b)に示す構造が形成される。
続いて、スパッタリングなどの方法で第2の金属薄膜を成膜する。第2の金属薄膜としては、たとえばクロム、モリブデン、タンタル、チタン、アルミニウム、銅、あるいはこれらに他の物質を微量に添加した、又はこれらの積層膜が用いられる。次に第3のフォトリソグラフィープロセスで第2の金属薄膜がソース電極5及びドレイン電極6を形成する。その後、オーミックコンタクト膜4のエッチングを行う。このプロセスによりTFT部のオーミックコンタクト膜4の中央部が除去され、半導体能動膜3が露出することになる。以上の工程により、図4(c)に示す構造が基板上に形成される。
さらに第2の絶縁膜7及び有機膜8を形成した後、第4のフォトリソグラフィープロセスでパターニングする。このプロセスでは、後の工程で形成されるコンタクトホール12が形成される。この工程により、図4(d)に示す構造が基板上に形成される。
さらに透明導電性薄膜9を形成し、第5のフォトリソグラフィープロセスでパターニングする。透明導電性薄膜9はITO等の透明導電膜により構成される。これにより、図4(e)に示す構成となる。その後、第3の金属薄膜10、11を形成し、第6のフォトリソグラフィープロセスでパターニングする。これにより図4(f)に示す構成となる。透明導電性薄膜9と第3の金属薄膜10、11は、液晶を駆動するための画素電極としての役割を担う。透明導電性薄膜9が露出している部分は、バックライトからの光を透過する透過部であり、第3の金属薄膜10、11が設けられている部分は、外光の光を反射する反射部となる。
上述のように形成されたTFTアレイ基板は対向電極を備えたCF基板と貼り合わされ、その間に液晶が注入される。そして、面状光源装置の発光面側に載置される。このようにして、半透過型の液晶表示装置が製造されるのである。
なお、後述する課題を解決するための手段で限定する透明導電性薄膜上に金属膜を積層する技術と類似する技術が開示されている(特許文献2)。これについては、後述する。
特開2002−248232号公報 特開2000−89247号公報
ところが、上記のような半透過型液晶表示装置においては表示欠陥が生じる恐れがある。液晶表示装置の大型化、高精細化の要望が益々高まる中、この表示欠陥を抑制することは極めて重要な課題である。
上記表示欠陥が発生する主な理由は、以下のとおりである。
基板上に積層された上記有機層8の表面は、実際には平坦ではなく凹凸のある形状となってしまうのが実状である。このため、有機層8の上に積層される透明導電性薄膜9も、実際には平坦に積層することはできず、凹凸のある形状やピンホールが出現してしまうのが実状である。
第3の金属薄膜10,11は、この凹凸やピンホールのある透明導電性薄膜9上に積層されることになる。そして、この第3の金属薄膜10、11のエッチングプロセス時にエッチャントが、上記透明導電性薄膜9のピンホールや膜厚が薄い部分に染み込んでしまうのである。そして、透明導電性薄膜9自身や、この透明導電性薄膜9の下層にある第1の金属膜や第2の金属膜がエッチングされてしまい、これらの膜の形状不良が発生してしまう。その結果、断線等に起因する表示欠陥が現れる。
なお、有機層8上に積層された透明導電性薄膜9を例にとり説明したが、積層膜の平坦性の問題は有機層8に限定される問題ではない。すなわち、平坦性のない積層膜上に形成される透明導電性薄膜について共通の問題が生じ得る。また、半透過型液晶表示装置を例にとって説明したが、これに限定されるものではなく、表示装置全般においても同様の問題が生じ得る。
本発明は上記問題点に鑑みてなされたものであり、透明導電性薄膜及びその下層膜の形状不良を防止して、表示欠陥を抑制できる表示装置、及び表示装置の製造方法を提供することを目的とする。
本発明に係る第1の態様の表示装置は、表示部を備える基板を有する表示装置であって、該基板の上に設けられた下層膜(例えば、本実施形態に係る第1の金属薄膜1)と、該下層膜の上に設けられて該下層膜と電気的に接続される透明導電性薄膜(例えば、本実施形態に係る透明導電性薄膜9)と、該表示部以外の領域(例えば、本実施形態に係る額縁領域35)の該透明導電性薄膜上に設けられて、該透明導電性薄膜及び該下層膜の形状不良を防止する保護膜(例えば、本実施形態に係る保護膜10b、11b)とを備えているものである。
上記表示装置によれば、表示部以外の領域では保護膜が透明導電性薄膜上に積層され、透明導電性薄膜がキャッピングされている。これにより、透明導電性薄膜上の上層に電極パターンなどを形成する工程であるエッチング時に、エッチャントが透明導電性薄膜や下層膜に及ぶことがない。従って、透明導電性薄膜や下層膜の形状不良を防止でき、表示欠陥を抑制することが出来る。
本発明の第2の態様における表示装置は、第1の態様の表示装置において、上記保護膜は、金属膜(例えば、本実施形態に係る保護膜10b、11b)であることを特徴とするものである。
本発明の第2の態様の表示装置は、表示部において透明導電性薄膜上に金属膜を積層したい場合に特に好適である。表示部以外の領域に用いられる保護膜を、表示部に用いられる金属膜と併用できるからである。たとえば、透明導電性薄膜上に反射電極が形成される、反射型液晶表示装置、半透過型液晶表示装置などにおいて好適である。
なお、上記特許文献2においては、透明導電性薄膜たるITO上にアルミニウム薄膜あるいはモリブテン薄膜を形成する技術が開示されている。
しかしながら、特許文献2の発明は、表面の平坦性が担保された基板上に直接ITO膜を積層するものである。したがって、ITO膜が凹凸のある形状となったり、ピンホールが出現するといった問題は生じ得ない。よって、本件発明の課題は生じ得ないし、いわんやその示唆もない。
本発明の第3の態様の表示装置は、第1又は第2の態様の表示装置において、上記下層膜より下層に有機層(例えば、本実施形態に係る有機層8)が形成されていることを特徴とするものである。
前述したように有機層の表面は凹凸形状であるのが実状である。下層膜の下に凹凸形状の有機層が積層され、下層膜及び透明導電性薄膜の表面も凹凸形状となり、さらにはピンホールが形成されている場合であっても、保護膜により透明導電性薄膜を覆うことにより以下の効果が得られる。すなわち、透明導電性薄膜上に積層膜を形成する工程においても、エッチャント等がピンホール等に浸み込むことがなく透明導電性薄膜や下層膜の形状不良を防止できる。
本発明の第4の態様の表示装置は、第1,第2、又は第3の態様の表示装置において、上記保護膜が上記透明導電性薄膜の上に形成された反射電極(例えば、本実施形態における反射電極10a、11a)と同じ層で形成されていることを特徴とする。
本発明の第4の態様の表示装置によれば、保護膜を反射電極のパターンと同じ層で形成しているので、製造プロセスが簡易である。
本発明の第1の態様の表示装置の製造方法は、表示部を備える基板を有する表示装置の製造方法であって、該基板上に配線を形成するステップと、該配線の上に該配線と接続する透明導電性薄膜を形成するステップと、該表示部以外の領域の該透明導電性薄膜上に該透明導電性薄膜及び該下層膜の形状不良を防止する保護膜を形成するステップとを備えている。
上記表示装置の製造方法によれば、表示部以外の領域では透明導電性薄膜上に保護膜が積層され、透明導電性薄膜がキャッピングされる。これにより、透明導電性薄膜上の上層に電極パターンなどを形成する工程において、エッチャントが透明導電性薄膜や下層膜に及ぶことがない。従って、透明導電性薄膜や下層膜の形状不良を防止でき、表示装置の表示欠陥を抑制することが出来る。
本発明の第2の態様の表示装置の製造方法は、第1の態様の表示装置の製造方法において、上記保護膜は、金属膜(例えば、本実施形態にかかる保護膜10b、11b)であることを特徴とするものである。
本発明の第2の態様の表示装置の製造方法は、表示部において透明導電性薄膜上に金属膜を積層したい場合に特に好適である。表示部以外の領域に用いられる保護膜を、表示部に用いられる金属膜と同一のプロセスで形成することができるからである。たとえば、透明導電性薄膜上に反射電極を形成する、反射型液晶表示装置、半透過型液晶表示装置などにおいて好適である。
本発明の第3の態様の表示装置の製造方法は、第1又は第2の態様の表示装置の製造方法において、上記下層膜より下に有機層(例えば、本実施形態に係る有機層8)が形成されていることを特徴とするものである。
前述したように有機層の表面は凹凸形状であるのが実状である。下層膜の下に凹凸形状の有機層が積層され、下層膜及び透明導電性薄膜の表面も凹凸形状となり、さらにはピンホールが形成されている場合であっても、保護膜により透明導電性薄膜を覆うことにより以下の効果が得られる。すなわち、透明導電性薄膜上に積層膜を形成する工程においても、透明導電性薄膜等のピンホール等にエッチャント等が浸み込むことがなく透明導電性薄膜や下層膜の形状不良を防止できる。
本発明の第4の態様の表示装置の製造方法は、第1,第2、又は第3の態様の表示装置の製造方法において、上記保護膜が上記透明導電性薄膜の上に形成された反射電極と同じ層で形成されていることを特徴とするものである。
本発明の第4の態様の表示装置の製造方法によれば、保護膜と反射電極のパターンを同じプロセスにより形成するので、製造プロセスが簡易である。
本発明によれば、透明導電性薄膜の剥離、及び透明導電性薄膜の下層膜の欠陥を防止して、表示欠陥を抑制できるという優れた効果がある。
発明の実施形態1.
以下、本発明を半透過型液晶表示装置に適用した一例について説明する。
図1は、COG(Chip On Glass)方式の液晶表示装置における液晶表示パネルの構成を示す上面図である。同図に示す様に液晶表示パネル33は、マトリックス状に配置された複数の画素から構成される表示領域34と、その外側に構成される額縁領域35とを有している。この液晶表示パネル33は、アレイ回路が形成されたアレイ基板とその対向基板とを有しており、この2枚の基板に液晶が挟持されている。そして、アレイ基板上の各画素には、表示信号の入出力を制御するスイッチング素子たるTFTが備えられている。
アレイ基板上の表示領域34内には、複数のソース配線とゲート配線がマトリックス状に配設されている。ソース配線とゲート配線とはお互いにほぼ直角に重なるように配設され、交差点近傍にTFTが配置される。
液晶表示パネルの額縁領域35には複数の矩形状のソースドライバIC101が基板の一辺に沿って一列に設けられている。ソースドライバIC101が設けられている辺と直交する辺の基板端部には複数のゲートドライバIC111が同様に一列に設けられている。ソースドライバIC101が設けられている列とゲートドライバIC111が設けられている列は垂直になっている。このソースドライバIC101が設けられている基板の1辺を基板の端縁とする。この液晶表示パネル33の裏面側には光源、導光板及び光学シート等を備える面状光源装置が配置される。
ソースドライバIC101及びゲートドライバIC111は異方性導電膜ACFを介してガラス基板上に取り付けられている。
各ドライバICの下面にはガラス基板上に形成された配線の端子と接続するために入力用バンプが形成されている。この入力用バンプと配線の端子が異方性導電膜を介して電気的に接続されている。制御回路部36からFPC及びガラス基板上の配線を介してゲートドライバIC111及びソースドライバIC101に画像データ信号、クロック信号やIC駆動用の電源等が供給される。そして、各ドライバICからの信号がゲート配線及びソース配線に供給されスイッチング素子が駆動し、画素電極に電圧が印加されることになる。その結果、液晶層が駆動して、表示領域34において画像が表示されるのである。
図2は、本実施形態にかかる半透過型液晶表示装置のTFTアレイ基板の製造プロセスフローを示す説明図である。この製造プロセスでは、7回のフォトリソグラフィー工程により半透過型a−SiのTFTアレイを製造している。1は第1の金属薄膜、2は第1の絶縁膜、3は半導体能動膜、4はオーミックコンタクト膜、5はソース電極、6はドレイン電極、7は第2の絶縁膜、8は有機膜、9は透明導電性薄膜、10、11は第3の金属薄膜、12はコンタクトホール、13は下地金属薄膜である。図1に示したパターン形状は左から順にゲート端子部、ソース端子部、ソース配線とゲート配線の交差部、TFT部、表示領域の反射部、表示領域の透過部を示している。ソース端子部、ゲート端子部には、それぞれドライバICが接続されることになる。反射部には各画素における反射電極が設けられ、透過部には各画素における透過電極が設けられている。この反射電極と透過電極が各画素の画素電極を構成している。
まず、絶縁性基板としてガラス基板を洗浄して表面を清浄化する。絶縁性基板には、ガラス基板等の透明な絶縁性基板を用いる。また、絶縁性基板の厚さは任意でよいが、液晶表示装置の厚さを薄くするために1.1mm厚以下のものが好ましい。絶縁性基板が薄すぎる場合には各種の成膜やプロセスの熱履歴によって基板の歪みが生じるためにパターニング精度が低下するなどの不具合を生じるので、絶縁性基板の厚さは使用するプロセスを考慮して選択する必要がある。また、絶縁性基板がガラスなどの脆性破壊材料からなる場合、基板の端面は面取りを実施しておくことが、端面からのチッピングによる異物の混入を防止する上で好ましい。また、絶縁性基板の一部に切り欠きを設けて基板の向きが特定できるようにすることが、各プロセスでの基板処理の方向が特定できることでプロセス管理がしやすくなることより好ましい。
つぎに、スパッタリングなどの方法で第1の金属薄膜1を成膜する。第1の金属薄膜1としては、たとえばクロム、モリブデン、タンタル、チタン、アルミニウム、銅やこれらに他の物質を微量に添加した合金などのいずれかからなる100nm から500nm程度の膜厚の薄膜を用いることができる。好適な実施例では、200nmの膜厚のクロムが用いられる。第1の金属薄膜1上には、後述の工程でドライエッチングによりコンタクトホールが形成され、その上から透明導電性薄膜が形成されるので、表面酸化が生じにくい金属薄膜や酸化されても導電性を有する金属薄膜を第1の金属薄膜1に用いることが好ましく、少なくとも表面がクロム、チタン、タンタル、モリブデンなどのうちのいずれかであることが好ましい。また、第1の金属薄膜1として、異種の金属薄膜を積層した金属薄膜や膜厚方向に組成の異なる金属薄膜を用いることもできる。また、第1の金属薄膜1としてアルミニウムを含む材料を用いた場合は、少なくとも表面が10〜1000μΩ程度の比抵抗を有する窒化アルミニウムであることが好ましい。
つぎに、第1のフォトリソグラフィープロセス(写真工程)で第1の金属薄膜1をパターニングし、ゲート電極およびゲート配線、補助容量電極および補助容量配線、ゲート端子等を形成する。これにより、図2(a)で示される構造が形成される。フォトリソグラフィープロセスはTFTアレイ基板を洗浄後、感光性レジストを塗布・乾燥したのちに、所定のパターンが形成されたマスクパターンを通して露光し、現像することで写真製版的にTFTアレイ基板上にマスクパターンを転写したレジストを形成し、感光性レジストを加熱硬化させたのちにエッチングを行い、感光性レジストを剥離することで行われる。感光性レジストとTFTアレイ基板との濡れ性が不良で、感光性レジストのはじきが生じる場合には、塗布前にUV洗浄を実施したり、濡れ性改善のためにHMDS(ヘキサメチルジシラザン)を蒸気塗布するなどの処理を行う。
また、感光性レジストとTFTアレイ基板との密着性が不良で、剥がれが生じる場合には加熱硬化温度を高くしたり、時間を長くしたりするなどの処理を適宜行うことができる。第1の金属薄膜1のエッチングは、公知のエッチャント(たとえば、第1の金属薄膜1がクロムからなる場合には、第二硝酸セリウムアンモンおよび硝酸が混合されてなる水溶液)を用いてウェットエッチングでエッチング可能である。また、第1の金属薄膜1のエッチングはパターンエッジがテーパ形状となるようにエッチングすることが、他の配線との段差での短絡を防止する上で好ましい。ここで、テーパ形状とは断面が台形状になるようにパターンエッジがエッチングされることをいう。また、この工程でゲート電極およびゲート配線、補助容量電極および補助容量配線を形成することを示したが、その他にTFTアレイ基板を製造する上で必要な各種のマーク類や配線が形成される。
つぎに、プラズマCVDにより第1の絶縁膜2、半導体能動膜3、オーミックコンタクト膜4を連続で成膜する。ゲート絶縁膜となる第1の絶縁膜2としてはSiNx膜、SiOy膜、SiOzNw膜やこれらの積層膜が用いられる(なお、x、y、z、wはそれぞれ正数である)。第1の絶縁膜2の膜厚は300nmから600nm程度とする。膜厚が薄い場合にはゲート配線とソース配線の交差部で短絡を生じやすく、第1の金属薄膜1の厚さ程度以上とすることが好ましい。膜厚が厚い場合にはTFTのON電流が小さくなり、表示特性が低下することからなるべく薄くすることが好ましい。好ましい実施例では、300nmのSiN膜を成膜した後、100nmのSiN膜を成膜することにより、第1の絶縁膜2を形成する。
半導体能動膜3としてはアモルファスシリコン(a−Si)膜、ポリシリコン(p−Si)膜が用いられる。半導体能動膜3の膜厚は100nmから300nm程度とする。膜厚が薄い場合には、後述するオーミックコンタクト膜4のドライエッチ時の消失が発生しやすく、厚い場合にはTFTのON電流が小さくなる。従ってこれらを考慮して、オーミックコンタクト膜4のドライエッチ時のエッチング深さの制御性と必要とするTFTのON電流の状況により膜厚を選択する。半導体能動膜3としてa−Si膜を用いる場合には第1の絶縁膜2のa−Si膜との界面はSiNx膜またはSiOzNw膜とすることが、TFTが導通状態となるゲート電圧であるTFTのVthの制御性および信頼性上好ましい。
半導体能動膜3としてp−Si膜を用いる場合には、第1の絶縁膜2のp−Si膜との界面はSiOy膜またはSiOzNw膜とすることがTFTのVthの制御性および信頼性上好ましい。また、半導体能動膜3としてa−Si膜を用いる場合には、第1の絶縁膜2との界面付近を成膜レートの小さい条件で成膜し、上層部を成膜レートの大きい条件で成膜することが短い成膜時間で移動度の大きいTFT特性がえられることと、TFTのオフ時のリーク電流を小さくできることより好ましい。好適な実施例では、半導体能動膜3として150nmのa−Si膜を成膜する。
オーミックコンタクト膜4としては、a−Si、又はp−Siにリン(P)を微量にドーピングしたn−a−Si膜、n−p−Si膜が用いられる。オーミックコンタクト膜4の膜厚は、20nmから70nm程度とすることができる。これらのSiNx膜、SiOy膜、SiOzNw膜、a−Si膜、p−Si膜、n−a−Si膜、n−p−Si膜は公知のガス(SiH、NH3、H、NO、PH、Nおよびこれらの混合ガス)を用いて成膜することが可能である。好適な実施例では、オーミックコンタクト膜4として30nmのn−a−Si膜を成膜する。
つぎに、第2のフォトリソグラフィープロセスで半導体能動膜3およびオーミックコンタクト膜4を少なくともTFT部が形成される部分にパターニングする。これにより、図2(b)に示す構造が形成される。第1の絶縁膜2は、全体に亘って残存する。半導体能動膜3およびオーミックコンタクト膜4はTFT部が形成される部分の他に、ソース配線とゲート配線および補助容量配線とが平面的に交差する部分にもパターニングして残存させることが交差部での耐電圧が大きくなることより好ましい。また、TFT部の半導体能動膜3およびオーミックコンタクト膜4をソース配線の下部まで連続形状で残存させることが、ソース電極が半導体能動膜3およびオーミックコンタクト膜4の段差を乗り越えることがなく、段差部でのソース電極の断線が発生しにくいので好ましい。
半導体能動膜3およびオーミックコンタクト膜4のエッチングは、公知のガス組成(たとえば、SF6とO2の混合ガスまたはCF4とO2の混合ガス)でドライエッチングが可能である。
つぎに、スパッタリングなどの方法で第2の金属薄膜を成膜する。第2の金属薄膜としては、たとえばクロム、モリブデン、タンタル、チタン、アルミニウム、銅やこれらに他の物質を微量に添加した合金、あるいはこれらの積層膜が用いられる。もちろん、上述の材料を積層形成してもよい。好適な実施例では、200nmの膜厚を有するクロムが成膜される。
つぎに第3のフォトリソグラフィープロセスで第2の金属薄膜がソース配線、ソース端子、ソース電極5及びドレイン電極6を形成するようにパターニングする。これにより、図2(c)に示す構造が形成される。ソース電極5は、ソース配線とゲート配線が交差する部分にまで亘って形成される。ドレイン電極6は、反射部まで亘って形成される。次に、オーミックコンタクト膜4のエッチングを行なう。このプロセスによりTFT部のオーミックコンタクト膜4の中央部が除去され、半導体能動膜3が露出する。オーミックコンタクト膜4のエッチングは、公知のガス組成(たとえば、SF6とO2の混合ガスまたはCF4とO2の混合ガス)でドライエッチングが可能である。
つぎに、プラズマCVDにより第2の絶縁膜7を形成する。その上から有機膜8を形成する。第2の絶縁膜7は第1の絶縁膜2と同様の材質により形成することができる。好適な実施例では、第2の絶縁膜7として100nmの膜厚のSiNが用いられる。また、有機膜8は、公知の感光性有機膜であり、例えば、JSR製PC335又はPC405が用いられる。この有機膜8は3.0〜4.0μm程度の厚み、望ましくは3.2〜3.9μm程度の厚みで形成される。もちろん、これ以外の厚みでもよい。
つぎに第4のフォトリソグラフィープロセスで有機膜8、第2の絶縁膜7、第1の絶縁膜2を図2(d)に示す形状にパターニングする。この工程ではドライエッチングにより、第1の電極1と接続するためのコンタクトホール12が形成される。このとき有機膜8の表面に凸凹を設けてもよい。これにより、外光が散乱され良好な表示特性を得ることができる。
ゲート端子部では、ゲート配線と駆動信号源とを電気的に接続するコンタクトホール12を形成するため、有機膜8並びに第1の絶縁膜2及び第2の絶縁膜7の双方が除去され、第1の金属薄膜1が露出している。ソース端子部では、ソース配線と駆動信号源とを電気的に接続するコンタクトホール12を形成するため有機膜8及び第2の絶縁膜7が除去され第2の金属薄膜が露出している。TFT部と反射部の間では、有機膜8及び第2の絶縁膜7が除去されドレイン電極6が露出している。さらに透過部では、有機膜8並びに第1の絶縁膜2及び第2の絶縁膜7の双方が除去され、第1の絶縁性基板が露出している。なお、コンタクトホール12の形成は前述と同様の方法を用いることができる。
その後、本実施形態ではスパッタリング等の方法で下地金属薄膜13を形成する。ここでは下地金属薄膜13として、たとえばクロム、モリブデン、タンタル、チタン、アルミニウム、銅やこれらに他の物質を微量に添加した合金などのいずれかからなる100nmから500nm程度の膜厚の薄膜を用いることができる。もちろん、上述の材料を積層形成してもよい。好適な実施例では、100nmの膜厚のクロムが用いられる。第5のフォトリソグラフィープロセスにより、この下地金属薄膜13をパターニングする。
下地金属薄膜13は図2(e)に示されるようにコンタクトホール12の上部を覆う様に形成される。コンタクトホール12の下に設けられている第1の金属膜1、ソース電極5やドレイン電極6等が露出していると、パターニングの際に第1の金属膜1、ソース電極5やドレイン電極6等がエッチング液に溶け出してしまうからである。なお、エッチングは前述と同様の方法を用いることができる。この下地金属薄膜13はコンタクトホール12の下部でゲート端子、ソース端子やドレイン電極等と接触され、電気的に接続される。
つぎに、スパッタリングなどの方法で透明導電性薄膜9を成膜する。透明導電性薄膜9としては、透明導電膜であるITO、SnO2、IZOなどを用いることができ、とくに化学的安定性の点からITOが好ましい。好適な実施例では、透明導電性薄膜9は、80nmの膜厚を有するITOが用いられる。なお、ITOは、結晶化ITO又はアモルファスITOのいずれでもよいが、アモルファスITOを用いた場合は、第3の金属薄膜成膜前に結晶化温度180℃以上に加熱して結晶化させる必要がある。
つぎに、第6のフォトリソグラフィープロセスで透明導電性薄膜9を図2(f)に示されるように画素電極等の形状にパターニングする。透明導電性薄膜9のエッチングは使用する材料によって公知のウェットエッチング(たとえば、透明導電性薄膜9が結晶化ITOからなる場合には塩酸および硝酸が混合されてなる水溶液)などを用いて行うことが可能である。透明導電性薄膜9がITOの場合、公知のガス組成(たとえば、HI、HBr)でのドライエッチングによるエッチングも可能である。また、この工程で透過電極を形成することを示したが、電気的に対向基板の対向電極とTFTアレイ基板の共通配線とを接続するためのトランスファパッドがTFTアレイ基板に形成される。
なお、アモルファスITOの場合、パターニングは、加熱後であれば結晶化ITOと同様に、加熱前であれば公知のしゅう酸が混合されてなる水溶液で行う。好適な実施例では、アモルファスITOを成膜し、しゅう酸によりエッチングし、第3の金属薄膜成膜前に大気中で220〜230℃に加熱する。この透過部に設けられた透明導電性薄膜9が液晶の駆動に用いられる。またゲート端子部やソース端子部のコンタクトホール12の上に設けられた透明導電性薄膜9は下地金属薄膜13と接触しているため、ゲート端子、ソース端子、ドレイン電極等と電気的に接続されることになる。
続いて、スパッタリングなどの方法で第3の金属薄膜を構成する金属薄膜10、11を成膜する。第3の金属薄膜10、11としては、たとえばクロム、モリブデン、タンタル、チタン、アルミニウム、銅、銀やこれらに他の物質を微量に添加した合金などのうちのいずれかからなる100nmから500nm程度の膜厚の薄膜を用いることができる。もちろん、上述の材料を積層形成してもよい。金属薄膜10は、金属薄膜11がコンタクトホール部等の段差で段切れ生じるのを防ぐ効果を有する。この段切れが無視できる場合は、金属薄膜10は形成しなくてもよい。この場合、工程数が減少し、コスト低減が可能となる。好適な実施例では、100nmの膜厚を有するクロムを成膜後、300nmの膜厚を有するアルミニウムとCuの合金を成膜し、さらに100nmの膜厚を有するクロムを成膜する。アルミニウムとCuの合金が露出していると、次のリソグラフィー工程の現像時に、透明導電性薄膜9の腐食が進むため、これを防止するために最上層にクロム(図示せず)を設けている。
つぎに、第7のフォトリソグラフィープロセスで第3の金属薄膜10、11及び最上層のクロムを反射電極の形状にパターニングおよび最上層のクロムをエッチング除去して、反射電極及び透明導電性薄膜9の保護膜を形成する。保護膜10b、11bについては後述するが、この第3の金属薄膜10,11は、表示領域34においては、反射電極10a、11aとして機能し、表示領域34以外の額縁領域35では、保護膜10b、11bとして機能することになる。
なお、金属薄膜10がクロムの場合、金属薄膜11のエッチング後にレジストを剥離することで、最上層のクロムと同時にエッチングすることも可能である。反射電極は、クロムよりなる金属薄膜10上にアルミニウムとCuの合金からなる金属薄膜11が積層した状態で形成される。最上層のクロムは、透明導電性薄膜9の腐食防止のため設けられたが、反射率を上げるためにこの段階で除去される。第3の金属薄膜11は反射電極として用いられるため反射率が高い材質であることが好ましい。そのため本実施の形態では電気伝導度の高いアルミニウムに銅を添加した合金を用いている。第3の金属薄膜のエッチングは、公知のエッチャントを用いてウェットエッチングで行うことが可能である。反射部に設けられた第3の金属薄膜11は反射電極として用いられ、この反射電極及び透過電極により液晶が駆動される。最終的には、図2(g)で示す構造が形成される。
この上から配向膜が塗布され、一定の方向にラビングすることによってTFTアレイ基板が製造される。このように製造されたTFTアレイ基板は、対向電極を有するCF基板とスペーサーを介して貼り合わされ、その間に液晶が注入される。この液晶層が狭持された液晶パネルをバックライトユニットに取り付けることにより、液晶表示装置が製造される。
つぎに本実施形態の特徴部である額縁領域35の端子部について説明する。図3は、額縁領域35の端子部の構成の一部を示す側面断面図である。同図において、17は共通配線、18は絶縁膜、12はホール、8は有機膜、13は下地金属膜、9は透明導電性薄膜、10は保護膜を示している(図1参照)。この端子部の上にソースドライバIC101又はゲートドライバIC111が実装される。
共通配線17は、図1で示した製造工程における第1の金属薄膜1又はソース電極5(ドレイン電極6)と同じ層により形成される。絶縁膜18は、第1の絶縁膜2又は第2の絶縁膜7と同じ層により形成される。ホール12は、上述したようにドライエッチング工程で有機膜8及び絶縁膜18をパターニングすることにより形成される。
下地金属膜13は、有機膜8の上に形成され、この下地金属膜13の上には透明導電性薄膜9が設けられている。さらに、透明導電性薄膜9の上には保護膜10b、11bが形成されている。従って、透明導電性薄膜9は下地金属膜13を介して共通配線17と接続されることになる。また、保護膜10b、11bと透明導電性薄膜9も電気的に接続されることになる。
保護膜10b、11bは、第3の金属薄膜10、11から形成され、前述したとおり表示領域34の反射電極10a、11aと同一のプロセスにより形成される。
従来、表示領域34の反射電極10a、11aの電極パターンを得るために行うエッチング時に、エッチャントが額縁領域35の透明導電性薄膜9のピンホールや膜厚の薄い部分に染み込みが発生することがあった。そして、透明導電性薄膜9自身やその下層膜のエッチングを招来していた。その結果、透明導電性薄膜9や下層膜の形状不良(断線や剥離、空隙等)が発生していた。本実施形態のように、凹凸形状のある有機層8の上に下地金属膜13を積層する場合においては、よりエッチングがされやすいので上記問題がより深刻であった。
実際、上述のTFTアレイ基板製造工程において、それぞれ有機膜8、下地金属膜13、透明導電性薄膜9を積層した段階で、各層の表面を観察したところ、表面が凹凸の形状となっていることを確認した。
本実施形態によれば、図3に示すように額縁領域35の透明導電性薄膜9上に保護膜10b、11bを積層してキャッピングを行い、透明導電性薄膜9が露出しないようにしている。従って、表示領域34の反射電極10a、11aのパターンを得るために行うエッチング時にエッチャントが額縁領域35の透明導電性薄膜9のピンホールや膜厚の薄い部分に染み込むことがない。その結果、透明導電性薄膜やその下層膜の形状不良が発生せず、表示欠陥を抑制することができ、高品質な液晶表示装置を提供することができる。
なお、本実施形態においては額縁領域35の端子部について説明したが、これに限定されるものではない。例えば額縁領域35のゲート配線層からソース配線層に配線を変換する変換部における端子や機器を接続するための検査用端子部においても本発明を適用することができる。
また、有機膜8及び下地金属膜13上に積層されている透明導電性薄膜9の例について説明したが、これに限定されるものではなく、例えば、透明導電性薄膜9の下層に下層膜が形成されている場合に適用できる。
また、半透過型の液晶表示装置に限られるものではなく、表示装置全般について適用することができる。
本実施形態にかかる液晶表示パネルの構成を示す上面図。 本実施形態にかかる液晶表示装置の製造工程における構成を示す側面断面図。 本実施形態にかかる液晶表示装置のTFTアレイ基板における端子部の構成の概略を示す側面断面図。 従来の液晶表示装置の製造工程における構成を示す側面断面図。
符号の説明
1 第1の金属薄膜、
2 第1の絶縁膜、
3 半導体能動膜、
4 オーミックコンタクト膜、
5 ソース電極、
6 ドレイン電極、
7 第2の絶縁膜
8 有機膜、
9 透明導電性薄膜、
10,11 第3の金属薄膜、
10a、11a 反射電極
10b、11b 保護膜
12 コンタクトホール、
13 下地金属薄膜、
17 共通配線、
18 絶縁膜、

Claims (8)

  1. 表示部を備える基板を有する表示装置であって、
    該基板の上に設けられた下層膜と、
    該下層膜の上に設けられて該下層膜と電気的に接続される透明導電性薄膜と、
    該表示部以外の領域の該透明導電性薄膜上に設けられて、該透明導電性薄膜及び該下層膜の形状不良を防止する保護膜とを備えた表示装置。
  2. 請求項1の表示装置において、
    上記保護膜は、金属膜であることを特徴とする表示装置。
  3. 請求項1又は2の表示装置において、
    上記下層膜より下層に有機層が形成されていることを特徴とする表示装置。
  4. 請求項1,2、又は3の表示装置において、
    上記保護膜が上記透明導電性薄膜の上に形成された反射電極と同じ層で形成されていることを特徴とする表示装置。
  5. 表示部を備える基板を有する表示装置の製造方法であって、
    該基板上に下層膜を形成するステップと、
    該下層膜の上に該下層膜と電気的に接続する透明導電性薄膜を形成するステップと、
    該表示部以外の領域の該透明導電性薄膜上に該透明導電性薄膜及び該下層膜の形状不良を防止する保護膜を形成するステップとを備えた表示装置の製造方法。
  6. 請求項5の表示装置の製造方法において、
    上記保護膜は、金属膜であることを特徴とする表示装置の製造方法。
  7. 請求項5、又は6の表示装置の製造方法において、
    上記下層膜より下層に有機層が形成されていることを特徴とする表示装置の製造方法。
  8. 請求項7の表示装置の製造方法において、
    上記保護膜が上記透明導電性薄膜の上に形成された反射電極と同じ層で形成されていることを特徴とする表示装置の製造方法。
JP2004120970A 2004-04-16 2004-04-16 表示装置とその製造方法 Expired - Lifetime JP4205010B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004120970A JP4205010B2 (ja) 2004-04-16 2004-04-16 表示装置とその製造方法
TW094111802A TWI307442B (en) 2004-04-16 2005-04-14 Display device and method for manufacturing the same
US11/106,601 US7630049B2 (en) 2004-04-16 2005-04-15 Display device and method with lower layer film formed on substrate but between transparent conductive film and organic layer and then protective film on the transparent film
KR1020050031343A KR100725871B1 (ko) 2004-04-16 2005-04-15 표시장치와 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004120970A JP4205010B2 (ja) 2004-04-16 2004-04-16 表示装置とその製造方法

Publications (2)

Publication Number Publication Date
JP2005301162A true JP2005301162A (ja) 2005-10-27
JP4205010B2 JP4205010B2 (ja) 2009-01-07

Family

ID=35095901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004120970A Expired - Lifetime JP4205010B2 (ja) 2004-04-16 2004-04-16 表示装置とその製造方法

Country Status (4)

Country Link
US (1) US7630049B2 (ja)
JP (1) JP4205010B2 (ja)
KR (1) KR100725871B1 (ja)
TW (1) TWI307442B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012039000A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法
WO2012038999A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4506628B2 (ja) * 2005-09-26 2010-07-21 エプソンイメージングデバイス株式会社 半透過型液晶表示パネル
JP5169195B2 (ja) * 2007-12-14 2013-03-27 セイコーエプソン株式会社 有機el装置、電子機器
TWI431388B (zh) 2010-12-15 2014-03-21 E Ink Holdings Inc 顯示裝置結構、電泳顯示器之顯示面板結構,以及顯示裝置製造方法
TWI484271B (zh) * 2012-08-09 2015-05-11 Au Optronics Corp 畫素結構及畫素結構的製作方法
JP6231281B2 (ja) 2013-01-23 2017-11-15 株式会社ジャパンディスプレイ 表示装置
CN107623009A (zh) * 2017-09-29 2018-01-23 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板和显示装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60164725A (ja) 1984-02-07 1985-08-27 Matsushita Electric Ind Co Ltd マトリクス型液晶表示装置
JPS61160721A (ja) 1985-01-09 1986-07-21 Semiconductor Energy Lab Co Ltd 液晶表示装置
JPH05242745A (ja) 1992-02-28 1993-09-21 Sony Corp Ito膜の形成方法及び液晶表示素子の製造方法
JPH0764112A (ja) 1993-08-30 1995-03-10 Sanyo Electric Co Ltd 液晶表示装置とその製造方法
JPH08160465A (ja) * 1994-12-09 1996-06-21 Sharp Corp 表示素子の製造方法
JP3161528B2 (ja) 1998-09-07 2001-04-25 日本電気株式会社 液晶表示パネル
US6844957B2 (en) 2000-11-29 2005-01-18 International Business Machines Corporation Three level stacked reflective display
JP2002287866A (ja) 2001-03-26 2002-10-04 Matsushita Electric Ind Co Ltd タスクバー表示システム
TW494454B (en) 2001-04-11 2002-07-11 Chi Mei Electronic Corp Manufacturing method of rough surface reflector
JP2003168571A (ja) 2001-11-29 2003-06-13 Ulvac Japan Ltd 有機el素子
KR100469553B1 (ko) * 2001-12-28 2005-02-02 엘지.필립스 엘시디 주식회사 Tft 제조 방법
KR100869112B1 (ko) * 2002-01-14 2008-11-17 삼성전자주식회사 반사형 액정표시장치 및 그 제조 방법
JP3977099B2 (ja) 2002-02-25 2007-09-19 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその製造方法
JP2003280029A (ja) * 2002-03-25 2003-10-02 Alps Electric Co Ltd 液晶表示装置
JP4072015B2 (ja) 2002-07-26 2008-04-02 シャープ株式会社 液晶表示装置用基板及びその製造方法及びそれを備えた液晶表示装置
JP2004094020A (ja) 2002-09-02 2004-03-25 Toshiba Matsushita Display Technology Co Ltd 液晶表示装置
JP3964324B2 (ja) 2002-12-27 2007-08-22 三菱電機株式会社 半透過型表示装置の製造方法および半透過型表示装置
JP4656827B2 (ja) 2003-09-12 2011-03-23 三菱電機株式会社 液晶表示装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012039000A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法
WO2012038999A1 (ja) * 2010-09-21 2012-03-29 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法
CN102549636A (zh) * 2010-09-21 2012-07-04 松下电器产业株式会社 薄膜晶体管阵列装置、薄膜晶体管阵列装置的制造方法
US8426870B2 (en) 2010-09-21 2013-04-23 Panasonic Corporation Thin-film transistor array device, el display panel, el display device, thin-film transistor array device manufacturing method, el display panel manufacturing method
US8487395B2 (en) 2010-09-21 2013-07-16 Panasonic Corporation Thin-film transistor array device, el display panel, el display device, thin-film transistor array device manufacturing method, el display panel manufacturing method
JP5576862B2 (ja) * 2010-09-21 2014-08-20 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法
JP5579173B2 (ja) * 2010-09-21 2014-08-27 パナソニック株式会社 薄膜トランジスタアレイ装置、薄膜トランジスタアレイ装置の製造方法

Also Published As

Publication number Publication date
KR100725871B1 (ko) 2007-06-08
TWI307442B (en) 2009-03-11
TW200538835A (en) 2005-12-01
US7630049B2 (en) 2009-12-08
US20050231670A1 (en) 2005-10-20
KR20060045748A (ko) 2006-05-17
JP4205010B2 (ja) 2009-01-07

Similar Documents

Publication Publication Date Title
US7833813B2 (en) Thin film transistor array panel and method of manufacturing the same
KR100725871B1 (ko) 표시장치와 그 제조방법
JP2006208881A (ja) アクティブマトリクス基板及びその製造方法
JP2006350306A (ja) 液晶表示パネル及びその製造方法
US10761390B2 (en) Liquid crystal display device and method for fabricating the same
JP2005010775A (ja) 液晶表示装置及びその製造方法
US20070031642A1 (en) Adhesive tape for a flexible display device and method of manufacturing a flexible display device using the same
JP2006113590A (ja) 液晶表示装置及びその製造方法
US8877570B2 (en) Array substrate with improved pad region and method for manufacturing the same
KR100555009B1 (ko) 액정 표시 장치 및 그 제조 방법
US7927899B2 (en) Liquid crystal display panel and fabricating method thereof
JPH10209463A (ja) 表示装置の配線形成方法、表示装置の製造方法、および表示装置
JP4237679B2 (ja) 表示装置とその製造方法
JP4354205B2 (ja) 液晶表示装置及びその製造方法
JP2007121804A (ja) 薄膜積層基板、及びその製造方法、並びに薄膜積層基板を備える液晶表示装置
JP2004294805A (ja) 液晶表示装置、表示装置の製造方法、パターニング方法
JPH0764109A (ja) 液晶表示装置
KR101205767B1 (ko) 액상의 유기 반도체물질을 이용한 액정표시장치용 어레이기판의 제조방법
KR20060068442A (ko) 표시장치용 박막트랜지스터 기판과 그 제조방법
US20070200111A1 (en) Image display device
JPH1195248A (ja) 表示装置用アレイ基板及びその製造方法
JP5032188B2 (ja) 液晶表示装置及びその製造方法
JP3724710B2 (ja) 電極基板の作製方法
JP2005266475A (ja) 半透過型液晶表示装置
KR100694573B1 (ko) 액정표시장치용 어레이기판의 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060912

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080617

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081014

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081015

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4205010

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121024

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131024

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term