JPH0764112A - 液晶表示装置とその製造方法 - Google Patents
液晶表示装置とその製造方法Info
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- JPH0764112A JPH0764112A JP21408893A JP21408893A JPH0764112A JP H0764112 A JPH0764112 A JP H0764112A JP 21408893 A JP21408893 A JP 21408893A JP 21408893 A JP21408893 A JP 21408893A JP H0764112 A JPH0764112 A JP H0764112A
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- film
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【目的】 正スタガー型のａ−ＳｉＴＦＴを用いたアク
ティブマトリク液晶表示装置において、ＩＴＯよりなる
ソース・ドレイン配線のエッジ部をテーパー加工するこ
とにより、ａ−Ｓｉの膜欠陥を防止し、ＴＦＴ特性の安
定化を達成する。 【構成】 ＩＴＯ（１１）膜上に、塩酸と塩化第２鉄の
混合液よりなるエッチャントで、ＩＴＯ（１１）よりも
エッチングレートの早いＭｏ（２０Ｍ）またはＡｌ（２
０Ａ）を積層し、Ｍｏ／ＩＴＯまたはＡｌ／ＩＴＯのウ
エットエッチを行うことにより、ＩＴＯ（１１）膜をテ
ーパー状にパターニングする。また、ＩＴＯ（１１）の
スパッタリングの際に、条件設定を変えて、通常のＩＴ
Ｏ膜上に、それよりもエッチングレートの早いＩＴＯ膜
を形成してウエットエッチを行うことにより、ＩＴＯ膜
をテーパー状にパターニングする。
ティブマトリク液晶表示装置において、ＩＴＯよりなる
ソース・ドレイン配線のエッジ部をテーパー加工するこ
とにより、ａ−Ｓｉの膜欠陥を防止し、ＴＦＴ特性の安
定化を達成する。 【構成】 ＩＴＯ（１１）膜上に、塩酸と塩化第２鉄の
混合液よりなるエッチャントで、ＩＴＯ（１１）よりも
エッチングレートの早いＭｏ（２０Ｍ）またはＡｌ（２
０Ａ）を積層し、Ｍｏ／ＩＴＯまたはＡｌ／ＩＴＯのウ
エットエッチを行うことにより、ＩＴＯ（１１）膜をテ
ーパー状にパターニングする。また、ＩＴＯ（１１）の
スパッタリングの際に、条件設定を変えて、通常のＩＴ
Ｏ膜上に、それよりもエッチングレートの早いＩＴＯ膜
を形成してウエットエッチを行うことにより、ＩＴＯ膜
をテーパー状にパターニングする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関し、
特に、歩留まりの向上と特性の安定化を達成した液晶表
示装置に関する。
特に、歩留まりの向上と特性の安定化を達成した液晶表
示装置に関する。
【０００２】
【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、正
スタガー型の薄膜トランジスタ（以下、ＴＦＴと略す）
を用いたアクティブマトリクス型は、構造が簡単である
ので大画面の動画表示に適し、ディスプレイに使用され
ている。
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、正
スタガー型の薄膜トランジスタ（以下、ＴＦＴと略す）
を用いたアクティブマトリクス型は、構造が簡単である
ので大画面の動画表示に適し、ディスプレイに使用され
ている。
【０００３】以下で従来例を図４を参照しながら説明す
る。まず透明基板（１０）上に表示電極（１１Ｐ）、表
示電極（１１Ｐ）と一体のソース電極（１１Ｓ）、ドレ
インライン（１１Ｌ）及びドレインライン（１１Ｌ）と
一体のドレイン電極（１１Ｄ）が、ＩＴＯ（１１）より
形成されている。ソース電極（１１Ｓ）とドレイン電極
（１１Ｄ）を覆ってはａ−Ｓｉ（１２）が設けられ、更
にＳｉＮXなどのゲート絶縁膜（１３）を挟んで、ゲー
トライン（１４Ｌ）と一体のゲート電極（１４Ｇ）が、
ａ−Ｓｉ（１２）に対向して設けられている。
る。まず透明基板（１０）上に表示電極（１１Ｐ）、表
示電極（１１Ｐ）と一体のソース電極（１１Ｓ）、ドレ
インライン（１１Ｌ）及びドレインライン（１１Ｌ）と
一体のドレイン電極（１１Ｄ）が、ＩＴＯ（１１）より
形成されている。ソース電極（１１Ｓ）とドレイン電極
（１１Ｄ）を覆ってはａ−Ｓｉ（１２）が設けられ、更
にＳｉＮXなどのゲート絶縁膜（１３）を挟んで、ゲー
トライン（１４Ｌ）と一体のゲート電極（１４Ｇ）が、
ａ−Ｓｉ（１２）に対向して設けられている。
【０００４】
【発明が解決しようとする課題】表示電極及びソース・
ドレイン配線に用いられているＩＴＯ（１１）は、１０
００Å程度の厚さに形成されており、また、ａ−Ｓｉ
（１２）はＯＦＦ電流の低減のために薄く、５００〜１
０００Åの程度の厚さにされる。そのため、ＩＴＯ（１
１）膜のエッジ部の断面形状によっては、ａ−Ｓｉ（１
２）の段切れやａ−Ｓｉ（１２）層とＩＴＯ（１１）膜
のコンタクト不良が生じて、ＴＦＴ特性の不安定化や歩
留まりの低下につながっていた。
ドレイン配線に用いられているＩＴＯ（１１）は、１０
００Å程度の厚さに形成されており、また、ａ−Ｓｉ
（１２）はＯＦＦ電流の低減のために薄く、５００〜１
０００Åの程度の厚さにされる。そのため、ＩＴＯ（１
１）膜のエッジ部の断面形状によっては、ａ−Ｓｉ（１
２）の段切れやａ−Ｓｉ（１２）層とＩＴＯ（１１）膜
のコンタクト不良が生じて、ＴＦＴ特性の不安定化や歩
留まりの低下につながっていた。
【０００５】本発明の目的は、ａ−Ｓｉ（１２）の膜欠
陥を防止し、ａ−Ｓｉ（１２）層とＩＴＯ（１１）膜の
良好なコンタクトを得るために、ＩＴＯ（１１）膜のエ
ッジ部の断面形状を改善することにある。
陥を防止し、ａ−Ｓｉ（１２）層とＩＴＯ（１１）膜の
良好なコンタクトを得るために、ＩＴＯ（１１）膜のエ
ッジ部の断面形状を改善することにある。
【０００６】
【課題を解決するための手段】本発明は、前記目的を達
成するために成され、第１に、透明な絶縁性基板上にマ
トリクス状に設けられた表示電極と、前記表示電極の列
間に設けられたドレインラインと、前記表示電極の行間
に設けられたゲートラインと、前記ドレインラインと一
体のドレイン電極、前記表示電極と一体のソース電極、
前記ドレイン電極及び前記ソース電極を覆うａ−Ｓｉ
層、前記ゲートラインと一体で、絶縁膜を介して前記ａ
−Ｓｉ層に対向して配置されたゲート電極より構成され
る薄膜トランジスタを有する液晶表示装置であって、前
記ドレイン電極及び前記ソース電極はＩＴＯからなり、
エッジ部の断面がテーパー状に形成されており、かつ、
前記ドレイン電極と前記ａ−Ｓｉ層の接続部分、及び、
前記ソース電極と前記ａ−Ｓｉ層との接続部分には、Ｎ
+ａ−Ｓｉ層が介在されている構造である。
成するために成され、第１に、透明な絶縁性基板上にマ
トリクス状に設けられた表示電極と、前記表示電極の列
間に設けられたドレインラインと、前記表示電極の行間
に設けられたゲートラインと、前記ドレインラインと一
体のドレイン電極、前記表示電極と一体のソース電極、
前記ドレイン電極及び前記ソース電極を覆うａ−Ｓｉ
層、前記ゲートラインと一体で、絶縁膜を介して前記ａ
−Ｓｉ層に対向して配置されたゲート電極より構成され
る薄膜トランジスタを有する液晶表示装置であって、前
記ドレイン電極及び前記ソース電極はＩＴＯからなり、
エッジ部の断面がテーパー状に形成されており、かつ、
前記ドレイン電極と前記ａ−Ｓｉ層の接続部分、及び、
前記ソース電極と前記ａ−Ｓｉ層との接続部分には、Ｎ
+ａ−Ｓｉ層が介在されている構造である。
【０００７】第２に、透明な絶縁性基板上にマトリクス
状に設けられた表示電極と、前記表示電極の列間に設け
られたドレインラインと、前記表示電極の行間に設けら
れたゲートラインと、前記ドレインラインと接続するド
レイン電極、前記表示電極と接続するソース電極、前記
ドレイン電極及び前記ソース電極を覆うａ−Ｓｉ層、前
記ゲートラインと一体で、絶縁膜を介して前記ａ−Ｓｉ
層に対向して配置されたゲート電極より構成される薄膜
トランジスタを有する液晶表示装置であって、前記ドレ
イン電極及び前記ソース電極は下層がＩＴＯ、上層がＭ
ｏの２層構造からなり、エッジ部の断面がテーパー状に
形成されており、かつ、前記ドレイン電極と前記ａ−Ｓ
ｉ層の接続部分、及び、前記ソース電極と前記ａ−Ｓｉ
層との接続部分には、Ｎ+ａ−Ｓｉ層が介在されている
構造である。
状に設けられた表示電極と、前記表示電極の列間に設け
られたドレインラインと、前記表示電極の行間に設けら
れたゲートラインと、前記ドレインラインと接続するド
レイン電極、前記表示電極と接続するソース電極、前記
ドレイン電極及び前記ソース電極を覆うａ−Ｓｉ層、前
記ゲートラインと一体で、絶縁膜を介して前記ａ−Ｓｉ
層に対向して配置されたゲート電極より構成される薄膜
トランジスタを有する液晶表示装置であって、前記ドレ
イン電極及び前記ソース電極は下層がＩＴＯ、上層がＭ
ｏの２層構造からなり、エッジ部の断面がテーパー状に
形成されており、かつ、前記ドレイン電極と前記ａ−Ｓ
ｉ層の接続部分、及び、前記ソース電極と前記ａ−Ｓｉ
層との接続部分には、Ｎ+ａ−Ｓｉ層が介在されている
構造である。
【０００８】第３に、透明な絶縁性基板上にＩＴＯ膜を
形成する工程と、該ＩＴＯ膜上にＭｏ膜を形成する工程
と、前記Ｍｏ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄よ
り調合されるエッチャントを用いたフォトエッチで、パ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記Ｍｏ
膜表面にＮ+ａ−Ｓｉ層を形成する工程と、これらの上
にａ−Ｓｉ層を形成する工程と、該ａ−Ｓｉ層上に絶縁
膜を形成する工程と、該絶縁膜上に導電層を形成する工
程と、前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記
Ｎ+ａ−Ｓｉ層及び前記Ｍｏ膜を同一のマスクでパター
ニングすることにより、前記ソース電極上及び前記ドレ
イン電極上にＮ+ａ−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆
するａ−Ｓｉ層、前記絶縁膜を挟んで前記ａ−Ｓｉ層に
対向して配置されるゲート電極、及び該ゲート電極と一
体で前記表示電極の行間に設けられるゲートラインを形
成するとともに、前記表示電極の前記Ｍｏ膜を除去する
工程とを有する製造方法である。
形成する工程と、該ＩＴＯ膜上にＭｏ膜を形成する工程
と、前記Ｍｏ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄よ
り調合されるエッチャントを用いたフォトエッチで、パ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記Ｍｏ
膜表面にＮ+ａ−Ｓｉ層を形成する工程と、これらの上
にａ−Ｓｉ層を形成する工程と、該ａ−Ｓｉ層上に絶縁
膜を形成する工程と、該絶縁膜上に導電層を形成する工
程と、前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記
Ｎ+ａ−Ｓｉ層及び前記Ｍｏ膜を同一のマスクでパター
ニングすることにより、前記ソース電極上及び前記ドレ
イン電極上にＮ+ａ−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆
するａ−Ｓｉ層、前記絶縁膜を挟んで前記ａ−Ｓｉ層に
対向して配置されるゲート電極、及び該ゲート電極と一
体で前記表示電極の行間に設けられるゲートラインを形
成するとともに、前記表示電極の前記Ｍｏ膜を除去する
工程とを有する製造方法である。
【０００９】第４に、透明な絶縁性基板上にＩＴＯ膜を
形成する工程と、該ＩＴＯ膜上にＡｌ膜を形成する工程
と、前記Ａｌ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄よ
り調合されるエッチャントを用いたフォトエッチで、パ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記ソー
ス電極、前記ドレイン電極及び前記表示電極の前記Ａｌ
膜をエッチング除去する工程と、前記ＩＴＯ膜表面にＰ
をドープする工程と、これらの上にａ−Ｓｉを積層しな
がら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓｉ層を形成す
る工程と、前記ａ−Ｓｉ層上に絶縁膜を形成する工程
と、該絶縁膜上に導電層を形成する工程と、前記導電
層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ−Ｓｉ層
を同一のマスクでパターニングすることにより、前記ソ
ース電極上及び前記ドレイン電極上にＮ+ａ−Ｓｉ層、
該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、前記絶縁膜
を挟んで前記ａ−Ｓｉ層に対向して配置されるゲート電
極、及び該ゲート電極と一体で前記表示電極の行間に設
けられるゲートラインを形成する工程とを有する製造方
法である。
形成する工程と、該ＩＴＯ膜上にＡｌ膜を形成する工程
と、前記Ａｌ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄よ
り調合されるエッチャントを用いたフォトエッチで、パ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記ソー
ス電極、前記ドレイン電極及び前記表示電極の前記Ａｌ
膜をエッチング除去する工程と、前記ＩＴＯ膜表面にＰ
をドープする工程と、これらの上にａ−Ｓｉを積層しな
がら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓｉ層を形成す
る工程と、前記ａ−Ｓｉ層上に絶縁膜を形成する工程
と、該絶縁膜上に導電層を形成する工程と、前記導電
層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ−Ｓｉ層
を同一のマスクでパターニングすることにより、前記ソ
ース電極上及び前記ドレイン電極上にＮ+ａ−Ｓｉ層、
該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、前記絶縁膜
を挟んで前記ａ−Ｓｉ層に対向して配置されるゲート電
極、及び該ゲート電極と一体で前記表示電極の行間に設
けられるゲートラインを形成する工程とを有する製造方
法である。
【００１０】第５に、透明な絶縁性基板上にＩＴＯ膜
を、所定の温度及び所定の酸素流量でスパッタリングす
る第１次成長、及び、該第１次成長よりも低い温度、ま
たは、該第１次成長よりも少ない酸素流量でスパッタリ
ングする第２次成長よりなる工程と、前記ＩＴＯ膜をパ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記ＩＴ
Ｏ膜表面にＰをドープする工程と、これらの上にａ−Ｓ
ｉを積層しながら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓ
ｉ層を形成する工程と、前記ａ−Ｓｉ層上に絶縁膜を形
成する工程と、該絶縁膜上に導電層を形成する工程と、
前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ
−Ｓｉ層を同一のマスクでパターニングすることによ
り、前記ソース電極上及び前記ドレイン電極上にＮ+ａ
−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、
前記絶縁膜を挟んで前記ａ−Ｓｉ層に対向して配置され
るゲート電極、及び該ゲート電極と一体で前記表示電極
の行間に設けられるゲートラインを形成する工程とを有
する製造方法である。
を、所定の温度及び所定の酸素流量でスパッタリングす
る第１次成長、及び、該第１次成長よりも低い温度、ま
たは、該第１次成長よりも少ない酸素流量でスパッタリ
ングする第２次成長よりなる工程と、前記ＩＴＯ膜をパ
ターニングすることにより、マトリクス状に配置された
表示電極、該表示電極と一体のソース電極、該表示電極
の列間に位置するドレインライン、及び、該ドレインラ
インと一体のドレイン電極を形成する工程と、前記ＩＴ
Ｏ膜表面にＰをドープする工程と、これらの上にａ−Ｓ
ｉを積層しながら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓ
ｉ層を形成する工程と、前記ａ−Ｓｉ層上に絶縁膜を形
成する工程と、該絶縁膜上に導電層を形成する工程と、
前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ
−Ｓｉ層を同一のマスクでパターニングすることによ
り、前記ソース電極上及び前記ドレイン電極上にＮ+ａ
−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、
前記絶縁膜を挟んで前記ａ−Ｓｉ層に対向して配置され
るゲート電極、及び該ゲート電極と一体で前記表示電極
の行間に設けられるゲートラインを形成する工程とを有
する製造方法である。
【００１１】
【作用】表示電極及びソース・ドレイン配線の材料とな
るＩＴＯ（１１）上に、Ｍｏ（２０Ｍ）又はＡｌ（２０
Ａ）を積層することにより、下層のエッチングレートが
遅く、上層のエッチングレートが早い２層構造となる。
すなわち、パターニングにおいて、塩酸と塩化第２鉄を
調合して得られるエッチャントを用いることにより、Ｍ
ｏ／ＩＴＯまたはＡｌ／ＩＴＯのエッチングレート比を
５程度に設定したウエットエッチングを行うことができ
る。これにより、界面を境にして、上層のＭｏ（２０
Ｍ）又はＡｌ（２０Ａ）のエッチングが下層のＩＴＯ
（１１）よりも早く進むため、エッジ部においてＩＴＯ
（１１）膜の断面はテーパー形状に加工することができ
る。
るＩＴＯ（１１）上に、Ｍｏ（２０Ｍ）又はＡｌ（２０
Ａ）を積層することにより、下層のエッチングレートが
遅く、上層のエッチングレートが早い２層構造となる。
すなわち、パターニングにおいて、塩酸と塩化第２鉄を
調合して得られるエッチャントを用いることにより、Ｍ
ｏ／ＩＴＯまたはＡｌ／ＩＴＯのエッチングレート比を
５程度に設定したウエットエッチングを行うことができ
る。これにより、界面を境にして、上層のＭｏ（２０
Ｍ）又はＡｌ（２０Ａ）のエッチングが下層のＩＴＯ
（１１）よりも早く進むため、エッジ部においてＩＴＯ
（１１）膜の断面はテーパー形状に加工することができ
る。
【００１２】また、ＩＴＯ（１１）を成膜する際、通常
のスパッタリングを行った後、温度を下げる、または、
Ｏ2の流量を下げるなどの条件を変えたスパッタリング
を行うことにより、上層のエッチングレートが下層より
も早いＩＴＯ（１１）膜が得られる。この膜をウエット
エッチすることによっても、同様にエッジ部をテーパー
加工することができる。
のスパッタリングを行った後、温度を下げる、または、
Ｏ2の流量を下げるなどの条件を変えたスパッタリング
を行うことにより、上層のエッチングレートが下層より
も早いＩＴＯ（１１）膜が得られる。この膜をウエット
エッチすることによっても、同様にエッジ部をテーパー
加工することができる。
【００１３】
【実施例】以下で、本発明の第１の実施例を図１を参照
しながら説明する。まず透明基板（１０）上に、スパッ
タリングによりＩＴＯ（１１）を約１０００Åの厚さに
積層し、続いて、Ｍｏ（２０Ｍ）を約５００Åの厚さに
積層する。次に、塩酸と塩化第２鉄の混合液で、Ｍｏ／
ＩＴＯのエッチングレート比が５程度になるように調整
したエッチャントでウエットエッチングを行って、パタ
ーニングする。これにより、表示電極（１１Ｐ）、ドレ
インライン（１１Ｌ）、及び表示電極（１１Ｐ）と一体
のソース電極（１１Ｓ）、ドレインライン（１１Ｌ）と
一体のドレイン電極（１１Ｄ）のパターンが、エッジ部
の断面がテーパー状になって形成される。
しながら説明する。まず透明基板（１０）上に、スパッ
タリングによりＩＴＯ（１１）を約１０００Åの厚さに
積層し、続いて、Ｍｏ（２０Ｍ）を約５００Åの厚さに
積層する。次に、塩酸と塩化第２鉄の混合液で、Ｍｏ／
ＩＴＯのエッチングレート比が５程度になるように調整
したエッチャントでウエットエッチングを行って、パタ
ーニングする。これにより、表示電極（１１Ｐ）、ドレ
インライン（１１Ｌ）、及び表示電極（１１Ｐ）と一体
のソース電極（１１Ｓ）、ドレインライン（１１Ｌ）と
一体のドレイン電極（１１Ｄ）のパターンが、エッジ部
の断面がテーパー状になって形成される。
【００１４】次に、プラズマＣＶＤ装置において、Ｓｉ
Ｈ3中にＰＨ3を１％含んだ材料ガスを高周波グロー放電
により活性化することによる膜成長と、Ｈ2のプラズマ
照射を交互に繰り返すことにより、Ｍｏ（２０Ｍ）の表
面に、選択的にＮ+ａ−Ｓｉ薄膜が形成される。引き続
き、プラズマＣＶＤによりａ−Ｓｉ（１２Ｎ）を５００
〜１０００Å、ゲート絶縁膜（１３）としてＳｉＮXを
２０００〜４０００Å程度の厚さに順次積層する。次
に、ゲート配線材料として、例えばＡｌをスパッタリン
グなどにより５０００Å程度の厚さに積層する。そし
て、Ａｌ、ＳｉＮX、ａ−Ｓｉ、Ｎ+ａ−Ｓｉ及びＭｏを
同一マスクでパターニングすることにより、Ｍｏ／ＩＴ
Ｏの積層体でなるソース及びドレイン電極（１１Ｓ，１
１Ｄ）、ソース及びドレイン電極（１１Ｓ，１１Ｄ）上
に、それぞれのコンタクト層となるＮ+ａ−Ｓｉ（１２
Ｓ，１２Ｄ）、チャンネル層として両Ｎ+ａ−Ｓｉ（１
２Ｓ，１２Ｄ）を被覆するａ−Ｓｉ（１２Ｎ）、更に、
ＳｉＮXのゲート絶縁膜（１３）を挟んで、ａ−Ｓｉ
（１２Ｎ）に対向するゲート電極（１４Ｇ）、及び、ゲ
ート電極（１４Ｇ）と一体で、ゲート絶縁膜（１３）を
介して、ドレインライン（１１Ｌ）と交差するゲートラ
イン（１４Ｌ）がＡｌにより形成されるとともに、表示
電極（１１Ｐ）とドレインライン（１１Ｌ）のＭｏ（２
０Ｍ）が除去されて、ＩＴＯ（１１）の１層となり、図
１の構造が得られる。
Ｈ3中にＰＨ3を１％含んだ材料ガスを高周波グロー放電
により活性化することによる膜成長と、Ｈ2のプラズマ
照射を交互に繰り返すことにより、Ｍｏ（２０Ｍ）の表
面に、選択的にＮ+ａ−Ｓｉ薄膜が形成される。引き続
き、プラズマＣＶＤによりａ−Ｓｉ（１２Ｎ）を５００
〜１０００Å、ゲート絶縁膜（１３）としてＳｉＮXを
２０００〜４０００Å程度の厚さに順次積層する。次
に、ゲート配線材料として、例えばＡｌをスパッタリン
グなどにより５０００Å程度の厚さに積層する。そし
て、Ａｌ、ＳｉＮX、ａ−Ｓｉ、Ｎ+ａ−Ｓｉ及びＭｏを
同一マスクでパターニングすることにより、Ｍｏ／ＩＴ
Ｏの積層体でなるソース及びドレイン電極（１１Ｓ，１
１Ｄ）、ソース及びドレイン電極（１１Ｓ，１１Ｄ）上
に、それぞれのコンタクト層となるＮ+ａ−Ｓｉ（１２
Ｓ，１２Ｄ）、チャンネル層として両Ｎ+ａ−Ｓｉ（１
２Ｓ，１２Ｄ）を被覆するａ−Ｓｉ（１２Ｎ）、更に、
ＳｉＮXのゲート絶縁膜（１３）を挟んで、ａ−Ｓｉ
（１２Ｎ）に対向するゲート電極（１４Ｇ）、及び、ゲ
ート電極（１４Ｇ）と一体で、ゲート絶縁膜（１３）を
介して、ドレインライン（１１Ｌ）と交差するゲートラ
イン（１４Ｌ）がＡｌにより形成されるとともに、表示
電極（１１Ｐ）とドレインライン（１１Ｌ）のＭｏ（２
０Ｍ）が除去されて、ＩＴＯ（１１）の１層となり、図
１の構造が得られる。
【００１５】上で述べたように、ソース電極（１１Ｓ）
及びドレイン電極（１１Ｄ）となっているＩＴＯ（１
１）膜は、エッジ部がテーパー状の断面を有しているた
め、ａ−Ｓｉ層（１２Ｎ）は良好なステップカヴァレッ
ジをもって被覆される。そのため、ＩＴＯ（１１）膜の
段差の影響が緩和され、膜欠陥などによるＴＦＴ特性の
悪化が防止される。
及びドレイン電極（１１Ｄ）となっているＩＴＯ（１
１）膜は、エッジ部がテーパー状の断面を有しているた
め、ａ−Ｓｉ層（１２Ｎ）は良好なステップカヴァレッ
ジをもって被覆される。そのため、ＩＴＯ（１１）膜の
段差の影響が緩和され、膜欠陥などによるＴＦＴ特性の
悪化が防止される。
【００１６】また、ＩＴＯ（１１）膜上のＭｏ（２０
Ｍ）膜は、ＩＴＯ（１１）膜のテーパー加工と同時に、
コンタクト層の形成のために設けられる。そのため、Ｍ
ｏ（２０Ｍ）膜の段差がａ−Ｓｉ（１２Ｎ）の欠陥の原
因にならないように薄く形成している。また、製造過程
において、マスクを１枚増やして、Ｍｏ（２０Ｍ）のパ
ターニングを、別のマスクで行って、ドレインライン
（１１Ｌ）上にも残すことにより、Ｍｏ／ＩＴＯの２層
構造とし、ドレイン配線の低抵抗化を図ることができ
る。
Ｍ）膜は、ＩＴＯ（１１）膜のテーパー加工と同時に、
コンタクト層の形成のために設けられる。そのため、Ｍ
ｏ（２０Ｍ）膜の段差がａ−Ｓｉ（１２Ｎ）の欠陥の原
因にならないように薄く形成している。また、製造過程
において、マスクを１枚増やして、Ｍｏ（２０Ｍ）のパ
ターニングを、別のマスクで行って、ドレインライン
（１１Ｌ）上にも残すことにより、Ｍｏ／ＩＴＯの２層
構造とし、ドレイン配線の低抵抗化を図ることができ
る。
【００１７】以下で、ＩＴＯ膜のテーパー加工について
の他の実施例について説明する。図２は本発明の第２の
実施例である。透明基板（１０）上に、スパッタリング
によりＩＴＯ（１１）を約１０００Åの厚さに積層し、
続いて、Ａｌ（２０Ａ）を約５００Åの厚さに積層す
る。次に、塩酸と塩化第２鉄の混合液で、Ａｌ／ＩＴＯ
のエッチングレート比が５程度になるように調整したエ
ッチャントを用いて、ウエットエッチングによるパター
ニングを行う。これにより、表示電極（１１Ｐ）、ドレ
インライン（１１Ｌ）、ソース電極（１１Ｓ）、及びド
レイン電極（１１Ｄ）のパターンが、エッジ部の断面が
テーパー状になって形成される。そして、ドレインライ
ン（１１Ｌ）以外の全てのＡｌ（２０Ａ）をエッチング
除去することにより、表示電極（１１Ｐ）、ソース電極
（１１Ｓ）及びドレイン電極（１１Ｄ）をＩＴＯ（１
１）の１層とし、ドレインライン（１１Ｌ）をＡｌ／Ｉ
ＴＯの２層構造とする。これにより、ドレイン配線が低
抵抗化される。また、マスク数減のためＡｌ（２０Ａ）
を全てエッチングしてもよい。
の他の実施例について説明する。図２は本発明の第２の
実施例である。透明基板（１０）上に、スパッタリング
によりＩＴＯ（１１）を約１０００Åの厚さに積層し、
続いて、Ａｌ（２０Ａ）を約５００Åの厚さに積層す
る。次に、塩酸と塩化第２鉄の混合液で、Ａｌ／ＩＴＯ
のエッチングレート比が５程度になるように調整したエ
ッチャントを用いて、ウエットエッチングによるパター
ニングを行う。これにより、表示電極（１１Ｐ）、ドレ
インライン（１１Ｌ）、ソース電極（１１Ｓ）、及びド
レイン電極（１１Ｄ）のパターンが、エッジ部の断面が
テーパー状になって形成される。そして、ドレインライ
ン（１１Ｌ）以外の全てのＡｌ（２０Ａ）をエッチング
除去することにより、表示電極（１１Ｐ）、ソース電極
（１１Ｓ）及びドレイン電極（１１Ｄ）をＩＴＯ（１
１）の１層とし、ドレインライン（１１Ｌ）をＡｌ／Ｉ
ＴＯの２層構造とする。これにより、ドレイン配線が低
抵抗化される。また、マスク数減のためＡｌ（２０Ａ）
を全てエッチングしてもよい。
【００１８】次に、プラズマＣＶＤ装置を用いた、ＰＨ
3ガスの高周波グロー放電により、ＩＴＯ（１１）膜の
表面にＰをドープし、引き続き、ａ−Ｓｉの膜形成を行
うことにより、同時に、ＩＴＯ（１１）とａ−Ｓｉの界
面に選択的にＮ+ａ−Ｓｉ薄膜が形成される。続いて、
ＳｉＮX、Ａｌを順次積層した後、パターニングするこ
とにより、ＩＴＯでなるソース及びドレイン電極（１１
Ｓ，１１Ｄ）、ソース及びドレイン電極（１１Ｓ，１１
Ｄ）上に、それぞれのコンタクト層となるＮ+ａ−Ｓｉ
（１２Ｓ，１２Ｄ）、チャンネル層として両Ｎ+ａ−Ｓ
ｉ（１２Ｓ，１２Ｄ）を被覆するａ−Ｓｉ（１２Ｎ）、
更に、ＳｉＮXのゲート絶縁膜（１３）を挟んで、ａ−
Ｓｉ（１２Ｎ）に対向するゲート電極（１４Ｇ）、及
び、ゲート電極（１４Ｇ）と一体で、ゲート絶縁膜（１
３）を介して、ドレインライン（１１Ｌ）と交差するゲ
ートライン（１４Ｌ）がＡｌにより形成されて、図２の
構造が得られる。
3ガスの高周波グロー放電により、ＩＴＯ（１１）膜の
表面にＰをドープし、引き続き、ａ−Ｓｉの膜形成を行
うことにより、同時に、ＩＴＯ（１１）とａ−Ｓｉの界
面に選択的にＮ+ａ−Ｓｉ薄膜が形成される。続いて、
ＳｉＮX、Ａｌを順次積層した後、パターニングするこ
とにより、ＩＴＯでなるソース及びドレイン電極（１１
Ｓ，１１Ｄ）、ソース及びドレイン電極（１１Ｓ，１１
Ｄ）上に、それぞれのコンタクト層となるＮ+ａ−Ｓｉ
（１２Ｓ，１２Ｄ）、チャンネル層として両Ｎ+ａ−Ｓ
ｉ（１２Ｓ，１２Ｄ）を被覆するａ−Ｓｉ（１２Ｎ）、
更に、ＳｉＮXのゲート絶縁膜（１３）を挟んで、ａ−
Ｓｉ（１２Ｎ）に対向するゲート電極（１４Ｇ）、及
び、ゲート電極（１４Ｇ）と一体で、ゲート絶縁膜（１
３）を介して、ドレインライン（１１Ｌ）と交差するゲ
ートライン（１４Ｌ）がＡｌにより形成されて、図２の
構造が得られる。
【００１９】次に、本発明の第３の実施例を図３を参照
しながら説明する。透明基板（１０）上に、ＩＴＯ（１
１）のスパッタリングを、温度２８５℃、酸素流量１．
５ｓｃｃｍの条件下で行って、１０００Å程度の厚さに
第１次成長した後、条件を温度１５０〜２００℃、酸素
流量１．０ｓｃｃｍ以下に変えて、５００Å程度の厚さ
に第２次成長する。これにより、エッチングレートが、
第１次成長により形成された下層よりも、第２次成長に
より形成された上層の方が早くなるので、第１及び第２
の実施例と同様に、ウエットエッチングで表示電極（１
１Ｐ）、ドレインライン（１１Ｌ）、ソース電極（１１
Ｓ）及びドレイン電極（１１Ｄ）のパターン形成を行え
ば、エッジ部の断面がテーパー状に加工される。
しながら説明する。透明基板（１０）上に、ＩＴＯ（１
１）のスパッタリングを、温度２８５℃、酸素流量１．
５ｓｃｃｍの条件下で行って、１０００Å程度の厚さに
第１次成長した後、条件を温度１５０〜２００℃、酸素
流量１．０ｓｃｃｍ以下に変えて、５００Å程度の厚さ
に第２次成長する。これにより、エッチングレートが、
第１次成長により形成された下層よりも、第２次成長に
より形成された上層の方が早くなるので、第１及び第２
の実施例と同様に、ウエットエッチングで表示電極（１
１Ｐ）、ドレインライン（１１Ｌ）、ソース電極（１１
Ｓ）及びドレイン電極（１１Ｄ）のパターン形成を行え
ば、エッジ部の断面がテーパー状に加工される。
【００２０】後は、第２の実施例と同様に、ＩＴＯ（１
１）膜表面にＰをドープした後、ａ−Ｓｉ（１２Ｎ）を
成膜し、ＳｉＮX、Ａｌを積層し、パターニングを行う
ことにより、２層のＩＴＯよりなるソース・ドレイン電
極（１１Ｓ，１１Ｄ）及びドレインライン（１１Ｌ）、
Ｎ+ａ−Ｓｉ（１２Ｓ，１２Ｄ）、ａ−Ｓｉ（１２
Ｎ）、ゲート絶縁膜（１３）、ゲート電極（１４Ｇ）、
及び、ゲートライン（１４Ｌ）が形成されて、図３の構
造が得られる。
１）膜表面にＰをドープした後、ａ−Ｓｉ（１２Ｎ）を
成膜し、ＳｉＮX、Ａｌを積層し、パターニングを行う
ことにより、２層のＩＴＯよりなるソース・ドレイン電
極（１１Ｓ，１１Ｄ）及びドレインライン（１１Ｌ）、
Ｎ+ａ−Ｓｉ（１２Ｓ，１２Ｄ）、ａ−Ｓｉ（１２
Ｎ）、ゲート絶縁膜（１３）、ゲート電極（１４Ｇ）、
及び、ゲートライン（１４Ｌ）が形成されて、図３の構
造が得られる。
【００２１】
【発明の効果】以上の説明から明らかなように、ＩＴＯ
からなるソース・ドレイン配線及び表示電極のパターン
形成を行う際、ＩＴＯと同じエッチャントでエッチング
でき、かつ、ＩＴＯよりもエッチングレートが早いＭ
ｏ、Ａｌなどと組み合わせることにより、エッジ部をテ
ーパー加工できる。これにより、チャンネル領域におい
て、ａ−Ｓｉ層の膜欠陥が防止され、安定なＴＦＴ特性
が得られた。特に、Ｍｏは、その表面に選択的にＮ+ａ
−Ｓｉ薄膜をプラズマ成膜できるので、Ｍｏと同一のマ
スクでパターニングすることにより、マスク数が減らせ
る。
からなるソース・ドレイン配線及び表示電極のパターン
形成を行う際、ＩＴＯと同じエッチャントでエッチング
でき、かつ、ＩＴＯよりもエッチングレートが早いＭ
ｏ、Ａｌなどと組み合わせることにより、エッジ部をテ
ーパー加工できる。これにより、チャンネル領域におい
て、ａ−Ｓｉ層の膜欠陥が防止され、安定なＴＦＴ特性
が得られた。特に、Ｍｏは、その表面に選択的にＮ+ａ
−Ｓｉ薄膜をプラズマ成膜できるので、Ｍｏと同一のマ
スクでパターニングすることにより、マスク数が減らせ
る。
【００２２】また、ＭｏまたはＡｌをａ−Ｓｉと別のマ
スクでパターニングして、ドレインライン上に残して、
ＩＴＯとの２層構造にすることにより、ドレインを低抵
抗化できた。また、ＩＴＯ膜のスパッタリングの際に、
条件設定を変えて、通常のＩＴＯ膜上に、それよりもエ
ッチングレートの早い膜を形成して、パターニングする
ことによっても、エッジ部をテーパー状に加工できた。
更に、ＩＴＯ表面にＰをプラズマドープすることによ
り、ａ−Ｓｉのプラズマ成膜中に、ＩＴＯ上にＮ+ａ−
Ｓｉ薄膜を選択的に形成できるので、Ｎ+ａ−Ｓｉ用の
マスクが不要になった。
スクでパターニングして、ドレインライン上に残して、
ＩＴＯとの２層構造にすることにより、ドレインを低抵
抗化できた。また、ＩＴＯ膜のスパッタリングの際に、
条件設定を変えて、通常のＩＴＯ膜上に、それよりもエ
ッチングレートの早い膜を形成して、パターニングする
ことによっても、エッジ部をテーパー状に加工できた。
更に、ＩＴＯ表面にＰをプラズマドープすることによ
り、ａ−Ｓｉのプラズマ成膜中に、ＩＴＯ上にＮ+ａ−
Ｓｉ薄膜を選択的に形成できるので、Ｎ+ａ−Ｓｉ用の
マスクが不要になった。
【図１】本発明の第１の実施例である液晶表示装置の断
面図である。
面図である。
【図２】本発明の第２の実施例である液晶表示装置の断
面図である。
面図である。
【図３】本発明の第３の実施例である液晶表示装置の断
面図である。
面図である。
【図４】従来の液晶表示装置の断面図である。
１０ 透明基板 １１ ＩＴＯ １１Ｐ 表示電極 １１Ｌ ドレインライン １１Ｓ ソース電極 １１Ｄ ドレイン電極 １２Ｎ ａ−Ｓｉ １２Ｓ，１２Ｄ Ｎ+ａ−Ｓｉ １３ ゲート絶縁膜 １４Ｇ ゲート電極 １４Ｌ ゲートライン ２０Ｍ Ｍｏ ２０Ａ Ａｌ
Claims (5)
- 【請求項１】 透明な絶縁性基板上にマトリクス状に設
けられた表示電極と、前記表示電極の列間に設けられた
ドレインラインと、前記表示電極の行間に設けられたゲ
ートラインと、 前記ドレインラインと一体のドレイン電極、前記表示電
極と一体のソース電極、前記ドレイン電極及び前記ソー
ス電極を覆うａ−Ｓｉ層、前記ゲートラインと一体で、
絶縁膜を介して前記ａ−Ｓｉ層に対向して配置されたゲ
ート電極より構成される薄膜トランジスタを有する液晶
表示装置であって、 前記ドレイン電極及び前記ソース電極はＩＴＯからな
り、エッジ部の断面がテーパー状に形成されており、か
つ、前記ドレイン電極と前記ａ−Ｓｉ層の接続部分、及
び、前記ソース電極と前記ａ−Ｓｉ層との接続部分に
は、Ｎ+ａ−Ｓｉ層が介在されていることを特徴とする
液晶表示装置。 - 【請求項２】 透明な絶縁性基板上にマトリクス状に設
けられた表示電極と、前記表示電極の列間に設けられた
ドレインラインと、前記表示電極の行間に設けられたゲ
ートラインと、 前記ドレインラインと接続するドレイン電極、前記表示
電極と接続するソース電極、前記ドレイン電極及び前記
ソース電極を覆うａ−Ｓｉ層、前記ゲートラインと一体
で、絶縁膜を介して前記ａ−Ｓｉ層に対向して配置され
たゲート電極より構成される薄膜トランジスタを有する
液晶表示装置であって、 前記ドレイン電極及び前記ソース電極は下層がＩＴＯ、
上層がＭｏの２層構造からなり、エッジ部の断面がテー
パー状に形成されており、かつ、前記ドレイン電極と前
記ａ−Ｓｉ層の接続部分、及び、前記ソース電極と前記
ａ−Ｓｉ層との接続部分には、Ｎ+ａ−Ｓｉ層が介在さ
れていることを特徴とする液晶表示装置。 - 【請求項３】 透明な絶縁性基板上にＩＴＯ膜を形成す
る工程と、該ＩＴＯ膜上にＭｏ膜を形成する工程と、前
記Ｍｏ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄より調合
されるエッチャントを用いたフォトエッチで、パターニ
ングすることにより、マトリクス状に配置された表示電
極、該表示電極と一体のソース電極、該表示電極の列間
に位置するドレインライン、及び、該ドレインラインと
一体のドレイン電極を形成する工程と、前記Ｍｏ膜表面
にＮ+ａ−Ｓｉ層を形成する工程と、これらの上にａ−
Ｓｉ層を形成する工程と、該ａ−Ｓｉ層上に絶縁膜を形
成する工程と、該絶縁膜上に導電層を形成する工程と、
前記導電層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ
−Ｓｉ層及び前記Ｍｏ膜を同一のマスクでパターニング
することにより、前記ソース電極上及び前記ドレイン電
極上にＮ+ａ−Ｓｉ層、該両Ｎ+ａ−Ｓｉ層を被覆するａ
−Ｓｉ層、前記絶縁膜を挟んで前記ａ−Ｓｉ層に対向し
て配置されるゲート電極、及び該ゲート電極と一体で前
記表示電極の行間に設けられるゲートラインを形成する
とともに、前記表示電極の前記Ｍｏ膜を除去する工程と
を有する液晶表示装置の製造方法。 - 【請求項４】 透明な絶縁性基板上にＩＴＯ膜を形成す
る工程と、該ＩＴＯ膜上にＡｌ膜を形成する工程と、前
記Ａｌ膜及び前記ＩＴＯ膜を塩酸と塩化第２鉄より調合
されるエッチャントを用いたフォトエッチで、パターニ
ングすることにより、マトリクス状に配置された表示電
極、該表示電極と一体のソース電極、該表示電極の列間
に位置するドレインライン、及び、該ドレインラインと
一体のドレイン電極を形成する工程と、前記ソース電
極、前記ドレイン電極及び前記表示電極の前記Ａｌ膜を
エッチング除去する工程と、前記ＩＴＯ膜表面にＰをド
ープする工程と、これらの上にａ−Ｓｉを積層しなが
ら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓｉ層を形成する
工程と、前記ａ−Ｓｉ層上に絶縁膜を形成する工程と、
該絶縁膜上に導電層を形成する工程と、前記導電層、前
記絶縁膜、前記ａ−Ｓｉ層及び前記Ｎ+ａ−Ｓｉ層を同
一のマスクでパターニングすることにより、前記ソース
電極上及び前記ドレイン電極上にＮ+ａ−Ｓｉ層、該両
Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、前記絶縁膜を挟
んで前記ａ−Ｓｉ層に対向して配置されるゲート電極、
及び該ゲート電極と一体で前記表示電極の行間に設けら
れるゲートラインを形成する工程とを有する液晶表示装
置の製造方法。 - 【請求項５】 透明な絶縁性基板上にＩＴＯ膜を、所定
の温度及び所定の酸素流量でスパッタリングする第１次
成長、及び、該第１次成長よりも低い温度、または、該
第１次成長よりも少ない酸素流量でスパッタリングする
第２次成長よりなる工程と、前記ＩＴＯ膜をパターニン
グすることにより、マトリクス状に配置された表示電
極、該表示電極と一体のソース電極、該表示電極の列間
に位置するドレインライン、及び、該ドレインラインと
一体のドレイン電極を形成する工程と、前記ＩＴＯ膜表
面にＰをドープする工程と、これらの上にａ−Ｓｉを積
層しながら、前記ＩＴＯ膜との界面にＮ+ａ−Ｓｉ層を
形成する工程と、前記ａ−Ｓｉ層上に絶縁膜を形成する
工程と、該絶縁膜上に導電層を形成する工程と、前記導
電層、前記絶縁膜、前記ａ−Ｓｉ層、前記Ｎ+ａ−Ｓｉ
層を同一のマスクでパターニングすることにより、前記
ソース電極上及び前記ドレイン電極上にＮ+ａ−Ｓｉ
層、該両Ｎ+ａ−Ｓｉ層を被覆するａ−Ｓｉ層、前記絶
縁膜を挟んで前記ａ−Ｓｉ層に対向して配置されるゲー
ト電極、及び該ゲート電極と一体で前記表示電極の行間
に設けられるゲートラインを形成する工程とを有する液
晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21408893A JPH0764112A (ja) | 1993-08-30 | 1993-08-30 | 液晶表示装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21408893A JPH0764112A (ja) | 1993-08-30 | 1993-08-30 | 液晶表示装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764112A true JPH0764112A (ja) | 1995-03-10 |
Family
ID=16650034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21408893A Pending JPH0764112A (ja) | 1993-08-30 | 1993-08-30 | 液晶表示装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764112A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535307A1 (de) * | 1995-09-22 | 1997-03-27 | Siemens Ag | Verfahren zur Erzeugung sehr feiner Strukturen in Molybdän-Oberflächen |
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| JP2011228733A (ja) * | 2011-06-29 | 2011-11-10 | Mitsubishi Electric Corp | フォトセンサー及びその製造方法 |
-
1993
- 1993-08-30 JP JP21408893A patent/JPH0764112A/ja active Pending
Cited By (18)
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