JP2005277389A - 多層配線基板及び半導体パッケージ - Google Patents

Abstract

【課題】ＩＣチップの近くに内臓タイプのコンデンサを設けることにより、電源層もしくはグランド層に共振抑制機能を持たせた多層配線基板及び半導体パッケージを提供することを目的とする。
【解決手段】一方の面にソルダーレジスト５１、グランド層３３、半導体実装用パッド５２が形成された多層配線基板に、ＩＣチップ６１を実装し、はんだボール６５を形成して、スティフナ７１を導電接着剤からなる第１接着層７２にて固定したもので、スティフナ７１は第１接着層７２、ビア３２及びビア３５を介して電源層３１ｂに電気的に接続されており、スティフナ７１とグラウンド層３１ｂ間でソルダーレジスト５１を誘電体層としたコンデンサを形成し、半導体パッケージの電源層、グランド層の共振を抑制する機能を持たせている。
【選択図】図１

Description

本発明は、多層配線基板のノイズ対策のために電源層とグランド層間に共振抑制機能を具備した共振抑制用多層配線基板及び半導体パッケージに関する。

ＩＣチップの電源もしくはグランドの端子ピンから高周波ノイズが電源層もしくはグランド層へ流れ、この電源層もしくはグランド層が共振することで、ＥＭＩ（不要電磁輻射）が発生する。これを抑制する方法として、デカップリングコンデンサを電源とグランドの端子ピンの間に配置するなどして対策を行っている。

図５は、従来のノイズ対策を施した半導体パッケージ３００の模式構成断面図である。図５に示すように、半導体チップ６１の近傍にデカップリング用のチップコンデンサ９１を設けて、電源層もしくはグランド層の共振を抑える働きを持たせたものである。

上記半導体パッケージ３００の製造方法について説明する。
図６（ａ）〜（ｆ）は、半導体パッケージの製造方法の一例を示す模式構成断面図である。まず、絶縁基材１１の両面に銅箔２１が形成された両面銅張り積層板（図６（ａ）参照）の銅箔２１をサブトラクティブ法にてパターニング処理を行い、配線層２１ａ及びグランド層２１ｂを形成する（図６（ｂ）参照）。

次に、樹脂フィルムをラミネートする等の方法で絶縁層４１を形成し（図６（ｃ）参照）、セミアディティブ法にてパターン形成を行い、電源層３３、半導体実装用パッド３４、はんだボール用パッド３６、グランド層に接続された端子電極３７ａ、電源層に接続された端子電極３７ｂをそれぞれ形成する（図６（ｄ）参照）。

次に、半導体実装用パッド３４上に開口部５２が、端子電極３７ａ、３７ｂ上に開口部５６が形成されたソルダーレジスト５１と、はんだボール用パッド３６上に開口部５５が形成されたソルダーレジスト５４とを形成し、多層配線基板を作製する（図６（ｅ）参照）。

最後に、半導体チップ６１を半導体実装用パッド３４に、チップコンデンサ９１を端子電極３７ａ及び端子電極３７ｂにそれぞれ実装し、はんだボール６５を形成した後、スティフナ７１を接着層７２で固定して、ノイズ対策を施した半導体パッケージ３００を作製する（図６（ｆ）参照）。

近年、信号伝送周波数の高周波化がますます進んできており、それに伴い基板に実装するノイズ対策部品数も多くなってきている。ノイズ対策部品の多用は、部品間の配線距離を伸ばし、信号配線間の同期をとることが難しくなるなど、配線設計を困難なものにしている要因の一つである。

このため、電源プレーン用導体とグランドプレーン用導体間に高誘電率材料を使用し、前記プレーン間の容量成分を高め、プレーン共振を抑制する対処法も考えられている（例えば、特許文献１参照）。
実開平７−１０９７９号公報

不要電磁輻射はノイズ源であるＩＣチップから不必要なノイズ電流が半導体パッケージを経由し、プリント配線基板の電源層、もしくはグランド層、もしくはプリント配線板に接続されたケーブルに定在波としてのることで発生する。

プリント配線基板上で対策を行う場合、広範囲にノイズが分布してしまっているため、対策部品数が多くなり、実装部品費用がかかるため、半導体パッケージでノイズを減衰させることが可能であれば、プリント配線基板上で対策を行うより対策部品数の削減が期待できる。
また、高周波信号を伝送する場合、プリント配線基板上でノイズ対策を行うと、ＩＣチップからデカップリングコンデンサまでの配線距離に伴うインダクタが生じることで、高周波までノイズ抑制ができない問題があり、より配線距離の短いインターポーザ用の多層配線基板上にもデカップリングコンデンサ等の対策部品を実装する必要がでてきている。

スティフナを有する多層配線基板にチップコンデンサを実装する場合、スティフナには、チップコンデンサを実装した領域に開口部を設けてやる必要がある。このスティフナの開口部はチップコンデンサを実装しない場合（ＩＣチップだけを実装する場合）と比べ大きくなる。開口部が大きくなることで、スティフナは十分に多層配線基板を固定する強度を保つことができず、リフロー炉などの加熱時に曲がったり、膨張によるそり等が発生し、問題となっている。

本発明は上記問題点に鑑み考案されたもので、ＩＣチップの近くに内蔵タイプのコンデンサを設けることにより、電源層もしくはグランド層に共振抑制機能を持たせた多層配線基板及び半導体パッケージを提供することを目的とする。

本発明は、上記課題を達成するために、まず請求項１においては、少なくとも１層の絶縁層と、複数の導体層と、ソルダーレジストを有し、当該ソルダーレジスト上にスティフナが第１接着層によって固定されている多層配線基板であって、当該スティフナを一方の電極とし、ソルダーレジストを介して対向する導体層を他方の電極とし、ソルダーレジストを誘電体層としたコンデンサが形成されていることで、共振抑制機能を持たせた多層配線基板としたものである。

また、請求項２においては、前記第１接着層は導電接着剤であることを特徴とする請求項１記載の多層配線基板としたものである。
多層配線基板にスティフナを固定する第１接着層を導電接着剤とすることにより、電極間距離をソルダーレジストだけにし、コンデンサ容量を高めることができる。

また、請求項３においては、前記ソルダーレジストを介してスティフナと対向する導体層は電源層であって、前記スティフナはグランド層に電気的に接続されていることを特徴とする請求項１または２記載の多層配線基板としたものである。

また、請求項４においては、前記ソルダーレジストを介してスティフナと対向する導体層はグランド層であって、前記スティフナは電源層に電気的に接続されていることを特徴とする請求項１または２記載の多層配線基板としたものである。

また、請求項５においては、請求項１乃至４のいずれかに記載の多層配線基板にＩＣチップが実装されていることを特徴とする半導体パッケージとしたものである。
共振抑制機能を有するだけでなく、開口部を広げることなくＩＣチップ近傍にコンデンサを設けることができるので、スティフナの強度を保つことができる。

また、請求項６においては、少なくとも１層の絶縁層と、複数の導体層と、ソルダーレジストと、実装されたＩＣチップを有し、当該ソルダーレジスト上にスティフナが第１接着層によって固定され、当該スティフナ上に第２接着層によって、及び当該ＩＣチップ上に第３接着層によって金属板が固定されている半導体パッケージであって、当該スティフナを一方の電極とし、当該金属板を他方の電極とし、第２接着層を誘電体層としたコンデンサが形成されていることで、共振抑制機能を持たせたことを特徴とする半導体パッケージとしたものである。

また、請求項７においては、前記第３接着層は導電接着剤であり、前記スティフナには電源電位が、前記金属板にはグランド電位が与えられていることを特徴とする請求項６記載の半導体パッケージとしたものである。

また、請求項８においては、前記第３接着層は導電接着剤であり、前記スティフナにはグランド電位が、前記金属板には電源電位が与えられていることを特徴とする請求項６記載の半導体パッケージとしたものである。

本発明の多層配線基板及び半導体パッケージは、スティフナの開口部を広げることなく、また、部品数を増やすことなく、ＩＣチップの近くにスティフナを一方の電極としてコンデンサを形成することにより、共振抑制機能が働き、電磁不要輻射を抑制することができる。

本発明はスティフナを一方の電極として用いたコンデンサを有する多層配線基板及び半導体パッケージを提供するものである。本発明の多層配線基板とは、少なくとも１層の絶縁層と、複数層の導体層を有し、最上面にはソルダーレジストが設けられ、さらにその上に接着層によってスティフナが固定されているものであれば特に制限はない。いわゆるサブストレートと呼ばれるものや、ＢＧＡ等のインターポーザが挙げられる。また、半導体パッケージとは、多層配線基板にＩＣチップが実装されたものである。
導体層とは、配線層、電極層、グランド層等、目的に応じてパターニングされ、多層配線基板に形成された導電性の層である。また、スティフナとは、多層配線基板を支持する役割を持つ導電性の板である。

図１は、本発明の半導体パッケージの一実施例を示す模式構成断面図である。
図１に示す半導体パッケージ１００は、一方の面にソルダーレジスト５１、グランド層３３、半導体実装用パッド５２が、他方の面に電源層３１ｂ、ソルダーレジスト５４及びハンダボール用パッド３６がそれぞれ形成された多層配線基板に、ＩＣチップ６１を実装し、はんだボール６５を形成して、スティフナ７１を導電接着材からなる第１接着層７２にて固定したものである。スティフナ７１とグランド層３３を電極とし、ソルダーレジスト５１を誘電体層としたコンデンサを形成している。

スティフナ７１と多層配線基板を固定するための第１接着層７２として導電接着剤を使用することで、スティフナ７１と電源層３１ｂとの導通と、スティフナ７１の多層基板への固定と両方の作用を持たせたものである。これにより、コンデンサの電極間距離はソルダーレジスト５１だけとなり、コンデンサの容量を大きくすることができ、多層配線基板の電源層もしくはグランド層の共振を抑制させる働きがある。

スティフナ７１を第1接着層にて多層配線基板に固定することにより、スティフナ７１はビア３２、ビア３５を介して電源層３１ｂに電気的に接続されることになり、スティフナ７１とグラウンド層３３との間にコンデンサが形成され、スティフナ７１の共振が抑制されるようにしたものである。

ここではスティフナは電源層に電気的に接続され、スティフナとソルダーレジストを介して対向し、コンデンサの他方の電極となる導体層がグランド層となっているが、スティフナがグランド層に接続され、他方の電極となる導体層は電源層であってもよい。

ソルダーレジストとしては、コンデンサの誘電体層となるため、高誘電率材料であることが好ましい。ソルダーレジスト５１に高誘電率材料を使用することにより、スティフナ７１とグランド層３３間のコンデンサの容量をさらに高め、共振抑制効果を大きくすることができる。
また、ソルダーレジストとして、高誘電正接（ｔａｎδ）材料を使用することが好ましい。ソルダーレジスト５１に高誘電正接材料を使用することにより、スティフナ７１とグランド層３３間のコンデンサにおいて、スティフナ７１に流れるノイズ電流を減衰させることができる。

図２は、本発明の半導体パッケージの他の実施例を示す模式構成断面図である。
図２に示す半導体パッケージ２００は、上記半導体パッケージに金属板であるリッド８１を第２接着層８２にてスティフナ７１上に、導電接着剤からなる第３接着層８３にてＩＣチップ６１上に固定したものである。
スティフナ７１は接着層７２、ビア３２及びビア３５を介して電源層３１ｂに電気的に接続されて電源電位を得ており、リッド８１は第３接着層８３を介してＩＣチップ６１に電気的に接続されてグランド電位を得ている。リッド８１とスティフナ７１間で第２接着層８２を誘電体層としたコンデンサを形成する。
ここでいう金属板には、ＩＣチップ放熱のために設けられるヒートシンクや、リッド（ふた）など、スティフナとＩＣチップ上を覆うように設けられる導電性材料であれば好ましく用いることができる。

第３接着層８３はリッド８１をＩＣチップ６１に固定する役目と、第３接着層８３を介してＩＣチップ６１で発生した熱をリッド８１に熱伝導する役目と、ＩＣチップとリッドを電気的に接続する役目とを有する。これにより、リッド８１にはＩＣチップ６１から直接グランドの揺れ（グランドバウンズ）等のノイズ電流が伝わるため、リッド８１が共振し電磁不要輻射が発生する。

これを解決するために、リッド８１とスティフナ７１との間でコンデンサを形成し、多層配線基板から電源電位またはグランド電位を与えることで、リッド８１及びスティフナ７１からの電磁不要輻射を抑制することが可能となる。

第２接着層８２は、金属板をスティフナに固定する役割と、スティフナと金属板とを電極とするコンデンサの誘電体層となる役割がある。そのため、第２接着層８２としては高誘電率材料が好ましい。接着層８２に高誘電率材料を使用することにより、スティフナ７１とリッド８１間のコンデンサの容量をさらに高め、共振抑制効果を大きくすることができる。

また、第２接着層として、高誘電正接（ｔａｎδ）材料を使用することが好ましい。第２接着層８２に高誘電正接材料を使用することにより、スティフナ７１とリッド８１間のコンデンサにおいて、スティフナ７１とリッド８１（金属板）の双方に流れるノイズ電流を減衰させることができる。

なお、図１、図２の実装形態はＢＧＡ（ボール・グリッド・アレイ）を取っているが、ＰＧＡ（ピン・グリッド・アレイ）等他の実装形態にも対応可能であり、本特許の効果は実装形態によるものではない。

以下本発明の多層配線基板及び半導体パッケージの製造方法について説明する。
図３（ａ）〜（ｆ）及び図４（ｇ）〜（ｊ）は、本発明の多層配線基板及び半導体パッケージの製造方法の一例を示す模式構成断面図である。
まず、ポリイミド樹脂フィルムからなる絶縁基材１１の両面に銅箔２１を積層した両面銅付樹脂基板の所定位置に、レーザビームを照射し、ビア用孔１２を形成する（図３（ａ）参照）。

次に、ビア用孔１２内のデスミア処理、めっき触媒付与及び無電解銅めっきを行ってめっき下地導電層（特に、図示せず）を形成し、銅箔２１をカソードにして電解銅めっきを行い、導体層３１及びビア３２を形成する（図３（ｂ）参照）。

次に、銅箔２１及び導体層３１を通常のサブトラクティブ法にてパターニング処理を行い、配線層３１ａ及び電源層３１ｂを形成する（図３（ｃ）参照）。
次に、ポリイミド樹脂フィルムをラミネートする等の方法で絶縁層４１を形成し、絶縁層４１の所定位置にレーザビームを照射し、ビア用孔４２を形成し、ビア用孔４２内のデスミア処理を行い、絶縁層４１上及びビア用孔４２内にめっき触媒付与及び無電解銅めっきを行って、めっき下地導電層（特に、図示せず）を形成する（図３（ｄ）参照）。

次に、感光性のドライフィルムをラミネートする等の方法で感光層を形成し、パターン露光、現像等の一連のパターニング処理を行って、パターンめっき用のレジストパターン４３を形成する（図３（ｅ）参照）。

次に、レジストパターン４３をマスクにして電解銅めっきを行い、所定厚の導体層を形成し、レジストパターン４３を剥離し、レジストパターン４３の下部にあっためっき下地導電層をクイックエッチングにて除去して、グランド層３３、半導体実装用パッド３４、ビア３２と導通するビア３５及びはんだボール実装用パッド３６を形成する（図３（ｆ）参照）。

次に、絶縁層４１、グランド層３３、半導体実装用パッド３４及びビア３５上、及び絶縁層４１及びはんだボール実装用パッド３６上にスクリーン印刷にて感光性のソルダーレジスト溶液を塗布して、ソルダー感光層を形成し、パターン露光、現像等のパターニング処理を行って、半導体実装用パッド３４上に開口部５２を、ビア３５上に開口部５３を有するソルダーレジスト５１及びはんだボール実装用パッド３６上に開口部５５を有するソルダーレジスト５４を形成し、４層配線基板５０を作製する（図４（ｇ））。

次に、ソルダーレジスト５１上に導電接着剤で第１接着層７２を形成し、スティフナ７１を固定する。この際、スティフナ７１は、ソルダーレジスト５１の開口部５３によってビア３５に電気的に接続される。こうして本発明の多層配線基板６０を得る（図４（ｈ））。
さらに、ＩＣチップ６１のパッド電極６２と半導体実装用パッド３４とをはんだバンプ６３にて実装し、ＩＣチップ６１とソルダーレジスト５１との間にはアンダーフィル樹脂６４を流し込み、はんだボール実装用パッド３６上にハンダボール６５を形成して、本発明の一つの形態である半導体パッケージ１００を得る（図４（ｉ））。ここで、本発明の半導体パッケージとするには、図４（ｈ’）に示すように、先にＩＣチップ６１を実装し、次いでスティフナ７１を固定してもよい。

さらに、リッド８１をＩＣチップ６１上では導電接着剤からなる第３接着層８３で、スティフナ７１上では第２接着層８２でそれぞれ固定し、本発明の他の形態の半導体パッケージ２００を得る（図４（ｊ））。ここで、グランド層３３と電源層であるスティフナ７１との間、及び電源層であるスティフナ７１とグランド層であるリッド８１との間で、それぞれ３．３Ｖが印加されたコンデンサを形成することで、多層配線基板の電源層３１ｂとグランド層３３で起こる共振を抑える働きを持つ半導体パッケージを得ることができる。

本発明の半導体パッケージの一実施例を示す模式構成断面図である。 本発明の半導体パッケージの他の実施例を示す模式構成断面図である。 （ａ）〜（ｆ）は、本発明の半導体パッケージの製造方法における工程の一部を模式的に示す構成断面図である。 （ｇ）〜（ｊ）は、本発明の半導体パッケージの製造方法における工程の一部を模式的に示す構成断面図である。 従来の半導体パッケージの一例を示す模式構成断面図である。 （ａ）〜（ｆ）は、従来の半導体パッケージの製造方法の一例を工程順に示す模式構成断面図である。

符号の説明

１１……絶縁基材
１２、４２……ビア用孔
２１……銅箔
３１……導体層
３２、３５……ビア
３１ａ……配線層
３１ｂ……電源層
４１……絶縁層
４３……レジストパターン
３３……グランド層
３４……半導体実装用パッド
３６……はんだボール実装用パッド
５０……４層配線基板
５１、５４……ソルダーレジスト
５２、５３、５５……開口部
６０……本発明の多層配線基板
６１……ＩＣチップ
６２……パッド電極
６３……はんだバンプ
６４……アンダーフィル樹脂
６５……はんだボール
７１……スティフナ
７２……第１接着層
８１……リッド
８２……第２接着層
８３……第３接着層
９１……チップコンデンサ
１００、２００、３００……半導体パッケージ

Claims (8)

1. 少なくとも１層の絶縁層と、複数の導体層と、ソルダーレジストを有し、当該ソルダーレジスト上にスティフナが第１接着層によって固定されている多層配線基板であって、当該スティフナを一方の電極とし、ソルダーレジストを介して対向する導体層を他方の電極とし、ソルダーレジストを誘電体層としたコンデンサが形成されていることを特徴とする多層配線基板。
2. 前記第１接着層は導電接着剤であることを特徴とする請求項１記載の多層配線基板。
3. 前記ソルダーレジストを介してスティフナと対向する導体層は電源層であって、前記スティフナはグランド層に電気的に接続されていることを特徴とする請求項１または２記載の多層配線基板。
4. 前記ソルダーレジストを介してスティフナと対向する導体層はグランド層であって、前記スティフナは電源層に電気的に接続されていることを特徴とする請求項１または２記載の多層配線基板。
5. 請求項１乃至４のいずれかに記載の多層配線基板にＩＣチップが実装されていることを特徴とする半導体パッケージ。
6. 少なくとも１層の絶縁層と、複数の導体層と、ソルダーレジストと、実装されたＩＣチップを有し、当該ソルダーレジスト上にスティフナが第１接着層によって固定され、当該スティフナ上に第２接着層によって、及び当該ＩＣチップ上に第３接着層によって金属板が固定されている半導体パッケージであって、当該スティフナを一方の電極とし、当該金属板を他方の電極とし、第２接着層を誘電体層としたコンデンサが形成されていることを特徴とする半導体パッケージ。
7. 前記第３接着層は導電接着剤であり、前記スティフナには電源電位が、前記金属板にはグランド電位が与えられていることを特徴とする請求項６記載の半導体パッケージ。
8. 前記第３接着層は導電接着剤であり、前記スティフナにはグランド電位が、前記金属板には電源電位が与えられていることを特徴とする請求項６記載の半導体パッケージ。

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