JP2017069474A - 回路基板及びその製造方法 - Google Patents
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Abstract
【課題】伝熱性ブロックとビア導体との接続の信頼性を向上することが可能な回路基板及びその製造方法の提供を目的とする。【解決手段】本発明の回路基板10では、コア基板11と、コア基板11を貫通するキャビティ16と、キャビティ16に収容される伝熱性ブロック17と、コア基板11の表裏に積層されて、キャビティ16及び伝熱性ブロック17の表裏の両面を覆うビルドアップ層20,20と、ビルドアップ層20,20の最内部の絶縁樹脂層21に設けられ、伝熱性ブロック17と接続するビア導体21Dと、を有する回路基板であって、伝熱性ブロック17は、伝熱性素材により構成される伝熱箔17Mと、伝熱箔17Mの表裏の両面のうち少なくとも一方の面に形成される金属メッキ層17Nと、を有する。【選択図】図4
Description
本発明は、コア基板に形成されているキャビティに伝熱性ブロックが収容されている回路基板及びその製造方法に関する。
従来、この種の回路基板として、伝熱性ブロックがビルドアップ層のビア導体と接続し、放熱に用いられているものが知られている(例えば、特許文献1参照)。
上記した従来の回路基板では、伝熱性ブロックとビア導体との接続が弱くなると、放熱機能が低下することが考えられる。
本発明は、上記事情に鑑みてなされたもので、伝熱性ブロックとビア導体との接続の信頼性を向上することが可能な回路基板及びその製造方法の提供を目的とする。
上記目的を達成するためなされた請求項1に係る発明は、コア基板と、前記コア基板を貫通するキャビティと、前記キャビティに収容される伝熱性ブロックと、前記コア基板の表裏に積層されて、前記キャビティ及び前記伝熱性ブロックの表裏の両面を覆うビルドアップ層と、前記ビルドアップ層の最内部の絶縁樹脂層に設けられ、前記伝熱性ブロックと接続するビア導体と、を有する回路基板であって、前記伝熱性ブロックは、伝熱性素材により構成される伝熱箔と、前記伝熱箔の表裏の両面のうち少なくとも一方の面に形成され、前記ビア導体が接続される金属メッキ層と、を有する。
[第1実施形態]
以下、本発明の第1実施形態を図1〜図12に基づいて説明する。本実施形態の回路基板10は、図1の平面図に示されているように、例えば、外縁部に沿った枠状の捨て領域R1を有し、その捨て領域R1の内側が正方形の複数の製品領域R2に区画されている。図2には、1つの製品領域R2が拡大して示され、その製品領域R2を対角線に沿って切断した回路基板10の断面構造が図3に拡大して示されている。
以下、本発明の第1実施形態を図1〜図12に基づいて説明する。本実施形態の回路基板10は、図1の平面図に示されているように、例えば、外縁部に沿った枠状の捨て領域R1を有し、その捨て領域R1の内側が正方形の複数の製品領域R2に区画されている。図2には、1つの製品領域R2が拡大して示され、その製品領域R2を対角線に沿って切断した回路基板10の断面構造が図3に拡大して示されている。
図3に示すように、回路基板10は、コア基板11の表裏の両面にビルドアップ層20,20を有する構造になっている。コア基板11は、絶縁性部材で構成されている。コア基板11の表側の面であるF面11Fと、コア基板11の裏側の面であるB面11Bとには、導体回路層12がそれぞれ形成されている。また、コア基板11には、キャビティ16と複数の導電用貫通孔14が形成されている。
導電用貫通孔14は、コア基板11のF面11F及びB面11Bの両面からそれぞれ穿孔しかつ奥側に向かって徐々に縮径したテーパー孔14A,14Aの小径側端部を互いに連通させた中間括れ形状をなしている。これに対し、キャビティ16は、直方体状の空間を有する形状になっている。
各導電用貫通孔14内にはメッキが充填されて複数のスルーホール導電導体15がそれぞれ形成され、それらスルーホール導電導体15によってF面11Fの導体回路層12とB面11Bの導体回路層12との間が接続されている。
キャビティ16には、金属ブロック17(本発明の「伝熱性ブロック」に相当する)が収容されている。金属ブロック17は、例えば銅製の直方体であって、金属ブロック17の平面形状はキャビティ16の平面形状より一回り小さくなっている。また、金属ブロック17の厚さ、即ち、金属ブロック17の表裏の一方の面である第1主面17Fと、金属ブロック17の表裏の他方の面である第2主面17Bとの間の距離は、コア基板11の表裏の導体回路層12,12の最外面間の距離と略同一になっている。また、金属ブロック17の第1主面17Fがコア基板11のF面11Fにおける導体回路層12の最外面と略面一になる一方、金属ブロック17の第2主面17Bがコア基板11のB面11Bにおける導体回路層12の最外面と略面一になっている。なお、金属ブロック17とキャビティ16の内面との間の隙間には、充填樹脂16Jが充填されている。
図3に示すように、コア基板11のF面11F側のビルドアップ層20も、B面11B側のビルドアップ層20も共に、コア基板11側から順番に、絶縁樹脂層21、導体層22を積層してなり、導体層22上には、ソルダーレジスト層23が積層されている。また、絶縁樹脂層21には、複数のビアホール21Hが形成され、それらビアホール21Hは、コア基板11側に向かって徐々に縮径したテーパー状になっている。さらに、これらビアホール21H内にメッキが充填されて複数のビア導体21Dが形成されている。そして、これらビア導体21Dによって、導体回路層12と導体層22との間及び、金属ブロック17と導体層22との間が接続されている。なお、金属ブロック17は、第1主面17F側と第2主面17B側との両方において、導体層22,22に対し、4つのビア導体21Dを介して接続されている。ここで、導体回路層12と導体層22との間を接続するビア導体21Dの径(トップ径)と、金属ブロック17と導体層22との間を接続するビア導体21Dの径(トップ径)とは略同じでも良いが、異なっていても良い。
図3に示すように、ソルダーレジスト層23には、複数のパッド用孔が形成され、導体層22の一部がパッド用孔内に位置してパッド26になっている。コア基板11のF面11F上のビルドアップ層20の最外面である回路基板10のF面10Fにおいては、複数のパッド26が、製品領域R2の外縁部に沿って2列に並べられた中パッド26A群と、それら中パッド26A群に囲まれた内側の領域に縦横複数列に並べられた小パッド26C群とから構成されている。また、小パッド26C群から電子部品実装部26Jが構成されている。さらに、例えば、図2に示すように、小パッド26C群の中央で製品領域R2の対角線上に並んだ4つの小パッド26Cと、それら4つの小パッド26Cの列の隣で前記対角線と平行に並んだ3つの小パッド26Cとの計7つの小パッド26Cの真下となる位置に金属ブロック17が配置されている。そして、それら7つの小パッド26Cのうち、図3に示すように、例えば4つの小パッド26Cが4つのビア導体21Dを介して金属ブロック17に接続されている。
また、コア基板11のB面11B上のビルドアップ層20の最外面である回路基板10のB面10Bでは、中パッド26Aより大きな大パッド26Bが基板接続部を構成し、4つのビア導体21Dを介して金属ブロック17に接続されている。
次に、金属ブロック17について、図4に示される拡大図に基づいて詳細を説明する。本実施形態の金属ブロック17は、圧延銅箔17M(本発明の「伝熱箔」に相当する)の表裏の両面に銅メッキ層17N(本発明の「金属メッキ層」に相当する)を有してなる。圧延銅箔17Mと銅メッキ層17Nとの接触面は、算術平均粗さRaが0.1[μm]〜3.0[μm]の粗面になっている(JIS B 0601−1994の定義による)。また、金属ブロック17の第1主面17F及び第2主面17B(即ち、金属ブロック17の表裏の銅メッキ層17N,17Nの最外面)も、算術平均粗さRaが0.1[μm]〜3.0[μm]の粗面になっている。なお、金属ブロック17の第1主面17Fと第2主面17Bとは略同じ面積をなし、互いに平行になっている。また、金属ブロック17の側面は、第1主面17F及び第2主面17Bと直交し、略平坦となっている。
本実施形態の回路基板10は、以下のようにして製造される。
(1)図5(A)に示すように、エポキシ樹脂又はBT(ビスマレイミドトリアジン)樹脂とガラスクロスなどの補強材からなり、表裏の両面に銅箔11Cがラミネートされている絶縁性基材11Kが用意される。
(1)図5(A)に示すように、エポキシ樹脂又はBT(ビスマレイミドトリアジン)樹脂とガラスクロスなどの補強材からなり、表裏の両面に銅箔11Cがラミネートされている絶縁性基材11Kが用意される。
(2)図5(B)に示すように、絶縁性基材11KにF面11F側から例えばCO2レーザが照射されて導電用貫通孔14(図3参照)を形成するためのテーパー孔14Aが穿孔される。
(3)図5(C)に示すように、絶縁性基材11KのB面11Bのうち前述したF面11F側のテーパー孔14Aの真裏となる位置にCO2レーザが照射されてテーパー孔14Aが穿孔され、それらテーパー孔14A,14Aから導電用貫通孔14が形成される。
(4)無電解メッキ処理が行われ、銅箔11C上と導電用貫通孔14の内面に無電解メッキ膜(図示せず)が形成される。
(5)図5(D)に示すように、銅箔11C上の無電解メッキ膜上に、所定パターンのメッキレジスト33が形成される。
(6)電解メッキ処理が行われ、図6(A)に示すように、電解メッキが導電用貫通孔14内に充填されてスルーホール導電導体15が形成されると共に、銅箔11C上の無電解メッキ膜(図示せず)のうちメッキレジスト33から露出している部分に電解メッキ膜34が形成される。
(7)メッキレジスト33が剥離されると共に、メッキレジスト33の下方の無電解メッキ膜(図示せず)及び銅箔11Cが除去され、図6(B)に示すように、残された電解メッキ膜34、無電解メッキ膜及び銅箔11Cにより、コア基板11のF面11F上に導体回路層12が形成されると共に、コア基板11のB面11B上に導体回路層12が形成される。そして、F面11Fの導体回路層12とB面11Bの導体回路層12とがスルーホール導電導体15によって接続された状態になる。
(8)図6(C)に示すように、コア基板11に、ルーター又はCO2レーザによってキャビティ16が形成される。
(9)図6(D)に示すように、キャビティ16が塞がれるように、PETフィルムからなるテープ90がコア基板11のF面11F上に張り付けられる。
(10)後述する方法により製造される金属ブロック17が用意される。
(11)図7(A)に示すように、金属ブロック17がマウンター(図示せず)によってキャビティ16に第1主面17Fを下にして収められる。
(12)図7(B)に示すように、コア基板11のB面11B上の導体回路層12上に、絶縁樹脂層21としてのプリプレグ(心材を樹脂含浸してなるBステージの樹脂シート)と銅箔37が積層されてから、加熱プレスされる。その際、コア基板11のB面11Bの導体回路層12,12同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ16の内面と金属ブロック17との隙間に充填される。
(13)図7(C)に示すように、テープ90が除去される。
(14)図7(D)に示すように、コア基板11のF面11F上の導体回路層12上に絶縁樹脂層21としてのプリプレグと銅箔37が積層されてから、加熱プレスされる。その際、コア基板11のF面11Fの導体回路層12,12同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ16の内面と金属ブロック17との隙間に充填される。また、コア基板11のF面11F及びB面11Bのプリプレグから染み出てキャビティ16の内面と金属ブロック17との隙間に充填された熱硬化性樹脂によって前述の充填樹脂16Jが形成される。
なお、絶縁樹脂層21としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
(15)図8(A)に示すように、上記したプリプレグによって形成されたコア基板11の表裏の両側の絶縁樹脂層21,21にCO2レーザが照射されて、複数のビアホール21Hが形成される。それら複数のビアホール21Hの一部のビアホール21Hは、導体回路層12上に配置され、他の一部のビアホール21Hは金属ブロック17上に配置される。なお、金属ブロック17上にビアホール21Hを形成する際に、ビアホール21Hの奥側に位置する金属ブロック17の粗面の凹凸はレーザ光照射または、照射後のデスミア処理で排除されてもよい。
(16)無電解メッキ処理が行われ、絶縁樹脂層21,21上と、ビアホール21H,21H内とに無電解メッキ膜(図示せず)が形成される。
(17)図8(B)に示すように、銅箔37上の無電解メッキ膜上に、所定パターンのメッキレジスト40が形成される。
(18)電解メッキ処理が行われ、図8(C)に示すように、メッキがビアホール21H,21H内に充填されてビア導体21D,21Dが形成され、さらには、絶縁樹脂層21,21上の無電解メッキ膜(図示せず)のうちメッキレジスト40から露出している部分に電解メッキ膜39,39が形成される。
(19)メッキレジスト40が剥離されると共に、メッキレジスト40の下方の無電解メッキ膜(図示せず)及び銅箔37が除去され、図9(A)に示すように、残された電解メッキ膜39、無電解メッキ膜及び銅箔37により、コア基板11の表裏の各絶縁樹脂層21上に導体層22が形成される。そして、コア基板11の表裏の各導体層22の一部と導体回路層12とがビア導体21Dによって接続されると共に、各導体層22の他の一部と金属ブロック17とがビア導体21Dによって接続された状態になる。
(20)図9(B)に示すように、コア基板11の表裏の各導体層22上にソルダーレジスト層23,23が積層される。
(21)図10に示すように、コア基板11の表裏のソルダーレジスト層23,23の所定箇所にテーパー状のパッド用孔が形成され、コア基板11の表裏の各導体層22のうちパッド用孔から露出した部分がパッド26になる。
(22)パッド26上に、ニッケル層、パラジウム層、金層の順に積層されて図3に示した金属膜41が形成される。以上で回路基板10が完成する。なお、金属膜41として錫層を形成しても良い。また、金属膜41の代わりに、OSP(プリフラックス)による表面処理をおこなっても良い。
次に、図11に基づいて金属ブロック17の製造方法について説明する。
(1)圧延銅箔50が用意される。
(2)圧延銅箔50が貯留槽に貯留されている酸液(例えば、硫酸と過酸化水素を主成分とした酸)に所定時間浸された後、水洗される。これにより、図11(A)に示すように、圧延銅箔50の表裏の両面が粗面となる。
(3)電解メッキ処理が行われて、図11(B)に示すように、圧延銅箔50上に銅メッキ層51が形成され、金属板52となる。
(4)金属板52が貯留槽に貯留されている酸液(例えば、硫酸と過酸化水素を主成分とした酸)に所定時間浸された後、水洗される。これにより、図11(C)に示すように、金属板52の表裏の両面(即ち、銅メッキ層51,51の最外面)が粗面となる。
(5)金属板52が金型やルーターによって機械的に分断されて、図11(D)に示すように、金属ブロック17が形成される。
本実施形態の回路基板10の構造及び製造方法に関する説明は以上である。次に回路基板10の作用効果を、回路基板10の使用例と共に説明する。本実施形態の回路基板10は、例えば、以下のようにして使用される。即ち、図12に示すように、回路基板10の有する前述の大、中、小のパッド26B,26A,26C上に、それら各パッドの大きさに合った大、中、小の半田バンプ27B,27A,27Cが形成される。そして、例えば、回路基板10のF面10Fの小パッド群と同様に配置されたパッド群を下面に有するCPU80が、各製品領域R2の小半田バンプ27C群上に搭載されて半田付けされて、第1パッケージ基板10Pが形成される。このときCPU80が有する例えばグランド用の4
つのパッドが、ビア導体21Dを介して回路基板10の金属ブロック17に接続される。
つのパッドが、ビア導体21Dを介して回路基板10の金属ブロック17に接続される。
次いで、メモリ81を回路基板82のF面82Fに実装してなる第2パッケージ基板82Pが、CPU80の上方から第1パッケージ基板10P上に配されて、その第2パッケージ基板82Pにおける回路基板82のB面82Bに備えるパッドに第1パッケージ基板10Pにおける回路基板10の中半田バンプ27Aが半田付けされてPoP83(Package on Package83)が形成される。なお、PoP83における回路基板10,82の間には図示しない樹脂が充填される。
次いで、PoP83がマザーボード84上に配されて、そのマザーボード84が有するパッド群にPoP83における回路基板10の大半田バンプ27Bが半田付けされる。このとき、マザーボード84が有する例えばグランド用のパッドが回路基板10のうち金属ブロック17に接続されているパッド26と半田付けされる。なお、CPU80及びマザーボード84が放熱専用のパッドを有している場合には、それら放熱専用のパッドと回路基板10の金属ブロック17とが、ビア導体21Dで接続されてもよい。
CPU80が発熱すると、その熱は、CPU80が実装されている回路基板10のF面10F側のビルドアップ層20に含まれるビア導体21Dを介して金属ブロック17に伝わり、回路基板10のB面10B側のビルドアップ層20に含まれるビア導体21Dを介して金属ブロック17からマザーボード84へと放熱される。
ここで、仮に、コア基板11の表裏の導体回路層12,12の最外面間の距離と金属ブロック17の厚さとの差が大きいと、ビアホール21H内へメッキが十分に充填されず、金属ブロック17とビア導体21Dとの接続が弱くなって断線してしまい、金属ブロック17を介した放熱が妨げられることが考えられる。また、ビア導体21Dが長くなることにより金属ブロック17とビア導体21Dとの接続面が小さくなるので、熱伝導が十分に行われなかったり、接続の信頼性が低下したりすることも考えられる。
これに対して、本実施形態の回路基板10では、金属ブロック17が、圧延銅箔17Mの表裏の両面に銅メッキ層17Nが形成されて構成されているので、金属ブロック17の厚さを調整しやすくなっている。これにより、コア基板11の表裏の導体回路層12,12の最外面間の距離と、金属ブロック17の厚さと、の差を小さくすることができ、上記した問題の発生が防がれる。さらに、本実施形態の回路基板10では、金属ブロック17の厚さが、コア基板11の表裏の導体回路層12,12の最外面間の距離と略同一となっているので、ビア導体21Dと金属ブロック17との接続性がより向上する。また、ビア導体21Dと、金属ブロック17の銅メッキ層17Nとが共に銅メッキからなり、両者の間の接続が強固となる。また、圧延銅箔17Mと銅メッキ層17Nとの接触面が粗面となっているので、圧延銅箔17Mと銅メッキ層17Nとの密着度が高まり、銅メッキ層17Nの剥離が防がれる。
また、本実施形態の金属ブロック17では、本発明の「伝熱箔」として圧延銅箔17Mが用いられているが電解銅箔が用いられてもよい。この場合、電解銅箔の製造時にその電解銅箔を必要な厚さとすることも考えられるが、銅箔の厚みが増すほど電解法により得ることが難しくなるため、ある程度の厚さの電解銅箔を得た後、金属メッキにより調整することが好ましい。なお、一般的に電解銅箔よりも圧延銅箔の方が安価であるため、本実施形態のように圧延銅箔50を用いることでコストが削減される。
ところで、回路基板10は、CPU80の使用、不使用により熱伸縮を繰り返す。そして、金属ブロック17と、絶縁樹脂層21及び充填樹脂16Jとの熱伸縮率の相違から、絶縁樹脂層21と共にビア導体21Dが金属ブロック17から剥離することが懸念される。しかしながら、本実施形態の回路基板10では、金属ブロック17の表裏の両面(第1主面17F及び第2主面17B)が粗面になっているので、金属ブロック17と絶縁樹脂層21,21及びキャビティ16内の充填樹脂16Jとの固定をより強めることができる。
[第2実施形態]
本実施形態の回路基板10Vは、図13に示されている。この回路基板10Vには、金属ブロック17を収容したキャビティ16の近傍に、積層セラミックコンデンサ30を収容した複数のキャビティ32が備えられている。積層セラミックコンデンサ30は、例えば、セラミックス製の角柱体の両端部を1対の電極31,31で覆った構造になっている。また、各積層セラミックコンデンサ30は、金属ブロック17と同様に、積層セラミックコンデンサ30の各電極31の第1平面31Fがコア基板11のF面11F側の導体回路層12における最外面と面一になると共に、積層セラミックコンデンサ30の各電極31の第2平面31Bがコア基板11のB面11B側の導体回路層12における最外面と面一になっていて、電子部品実装部26Jの下方に配されている。そして、それら各積層セラミックコンデンサ30の電極31に、コア基板11の表裏両面のビルドアップ層20,20に含まれるビア導体21Dが接続されている。また、この回路基板10Vを製造する際には、金属ブロック17と積層セラミックコンデンサ30とが同じ工程でキャビティ16,32に収容される。
本実施形態の回路基板10Vは、図13に示されている。この回路基板10Vには、金属ブロック17を収容したキャビティ16の近傍に、積層セラミックコンデンサ30を収容した複数のキャビティ32が備えられている。積層セラミックコンデンサ30は、例えば、セラミックス製の角柱体の両端部を1対の電極31,31で覆った構造になっている。また、各積層セラミックコンデンサ30は、金属ブロック17と同様に、積層セラミックコンデンサ30の各電極31の第1平面31Fがコア基板11のF面11F側の導体回路層12における最外面と面一になると共に、積層セラミックコンデンサ30の各電極31の第2平面31Bがコア基板11のB面11B側の導体回路層12における最外面と面一になっていて、電子部品実装部26Jの下方に配されている。そして、それら各積層セラミックコンデンサ30の電極31に、コア基板11の表裏両面のビルドアップ層20,20に含まれるビア導体21Dが接続されている。また、この回路基板10Vを製造する際には、金属ブロック17と積層セラミックコンデンサ30とが同じ工程でキャビティ16,32に収容される。
[第3実施形態]
本実施形態の回路基板10Wにおいては、図14に示されるように、金属ブロック17Wの側面が、中央に向かって深くなるように湾曲した溝形側面17Aとなっている。これにより、金属ブロック17の側面が平坦面のものよりも充填樹脂16Jとの接触面積を大きくすることができ、固定強度を従来よりも高くすることができる。
本実施形態の回路基板10Wにおいては、図14に示されるように、金属ブロック17Wの側面が、中央に向かって深くなるように湾曲した溝形側面17Aとなっている。これにより、金属ブロック17の側面が平坦面のものよりも充填樹脂16Jとの接触面積を大きくすることができ、固定強度を従来よりも高くすることができる。
なお、この金属ブロック17Wは、例えば、以下のようにして製造される。
(1)上記第1実施形態に示した方法により、金属板52が用意される。
(2)図15(A)に示すように、金属板52の表裏の面に所定パターンのエッチングレジスト60が形成される。
(3)図15(B)に示すように、エッチング処理により金属板52のエッチングレジスト60から露出している部分がハーフエッチングされる。
(4)図15(C)に示すように、金属板52が支持部材61に貼られる。
(5)図15(D)に示すように、金属板52のエッチングレジスト60から露出している部分がエッチング処理により切断される。これにより金属ブロック17Wが形成される。また、エッチング処理は、金属ブロック17Wの側面が溝形側面17Aとなるまで行われる。つまり、一度のエッチング処理で分断と溝形側面17Aの形成との両方が行われる。
(6)図15(E)に示すように、支持部材61が除去された後、エッチングレジスト60が剥離される。
(7)金属ブロック17Wが乾燥される。
ここで、金属板52から金属ブロック17Wへの加工をプレス加工等により行うと、金属ブロック17の外縁部がダレて、第1主面17F又は第2主面17Bから突出した部分が導体層22と接触し、ショートが発生する虞がある。これに対し、本実施形態の回路基板10では、金属板52から金属ブロック17Wへの加工をエッチング処理により行っているため、金属ブロック17Wの外縁部が第1主面17F又は第2主面17Bより突出することを防ぐことができ、ショートの発生を防ぐことができる。
[他の実施形態]
[他の実施形態]
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
(1)上記実施形態では、圧延銅箔50に銅メッキ層51が形成された後に、金属ブロック17へ分断されていたが、圧延銅箔50を分断した後に銅メッキ層を形成する構成であってもよい。その場合は、金属ブロック17の表面すべてが銅メッキ層17Nにより覆われている状態になる。
(2)上記実施形態では、金属ブロック17の表裏の粗面の形成が、金属板52を分断する前に行われていたが、分断後に行われてもよい。その場合は、金属ブロック17の表面すべて(即ち、第1主面17F、第2主面17B及び側面)が粗化されている状態になる。
(3)上記実施形態では、酸により表面の粗化を行っていたが、例えば、粒子の吹き付けや、凹凸面の押し付けにより粗化を行ってもよい。
(4)上記第2実施形態では、キャビティ32に収容されているのが積層セラミックコンデンサ30であったが、積層セラミックコンデンサ30ではなく、他の電子部品、例えば、コンデンサ、抵抗、サーミスタ、コイル等の受動部品のほか、IC回路等の能動部品など、であってもよい。
(5)上記実施形態の金属ブロック17は、その平面形状が長方形であったが、他の多角形状であってもよいし、図16に示すように円形であってもよいし、楕円形又は長円形であってもよい。
(6)上記実施形態では、本発明の「伝熱性ブロック」が銅製の金属ブロック17であったが、例えば、銅にモリブデンやタングステンを混ぜたものや、アルミニウム等から構成されていてもよいし、金属ではなく、グラファイト等の伝熱性素材から構成されていてもよい。
(7)上記実施形態では、金属ブロック17の厚さが、コア基板11の表裏の導体回路層12,12の最外面間の距離と略同一であったが、コア基板11の表裏の導体回路層12,12の最外面間の距離より大きくてもよいし、図17に示すように、小さくてもよい。図17に示される回路基板10では、金属ブロック17の第1主面17Fがコア基板11のF面11Fにおける導体回路層12の最外面と略面一になる一方、金属ブロック17の第2主面17Bがコア基板11のB面11Bにおける導体回路層12の最外面よりも上方に位置している。この場合であっても、金属ブロック17が圧延銅箔17Mのみで構成されるものよりも、金属ブロック17の厚さとコア基板11の表裏の導体回路層12,12の最外面間の距離との差を小さくすることができ、接続の信頼性を向上することができる。
(8)上記実施形態の金属ブロック17では、銅メッキ層17Nが圧延銅箔17Mの表裏の両面に形成されていたが、圧延銅箔17Mの表面又は裏面のみに形成されていてもよい。
10,10V,10W 回路基板
12 導体回路層
16,32 キャビティ
17,17W 金属ブロック(伝熱性ブロック)
17M 圧延銅箔(伝熱箔)
17N 銅メッキ層(金属メッキ層)
20 ビルドアップ層
21 絶縁樹脂層
21D ビア導体
22 導体層
30 積層セラミックコンデンサ(電子部品)
50 圧延銅箔
51 銅メッキ層(金属メッキ層)
52 金属板
12 導体回路層
16,32 キャビティ
17,17W 金属ブロック(伝熱性ブロック)
17M 圧延銅箔(伝熱箔)
17N 銅メッキ層(金属メッキ層)
20 ビルドアップ層
21 絶縁樹脂層
21D ビア導体
22 導体層
30 積層セラミックコンデンサ(電子部品)
50 圧延銅箔
51 銅メッキ層(金属メッキ層)
52 金属板
Claims (17)
- コア基板と、
前記コア基板を貫通するキャビティと、
前記キャビティに収容される伝熱性ブロックと、
前記コア基板の表裏に積層されて、前記キャビティ及び前記伝熱性ブロックの表裏の両面を覆うビルドアップ層と、
前記ビルドアップ層の最内部の絶縁樹脂層に設けられ、前記伝熱性ブロックと接続するビア導体と、を有する回路基板であって、
前記伝熱性ブロックは、伝熱性素材により構成される伝熱箔と、前記伝熱箔の表裏の両面のうち少なくとも一方の面に形成され、前記ビア導体が接続される金属メッキ層と、を有する。 - 請求項1に記載の回路基板であって、
前記ビア導体と前記金属メッキ層とが銅メッキからなる。 - 請求項1又は2に記載の回路基板であって、
前記伝熱性ブロックのうち前記ビルドアップ層で覆われる表裏の両面が粗面になっている。 - 請求項3に記載の回路基板であって、
前記伝熱性ブロックのうち表面の外縁部と裏面の外縁部との間を接続する側面が粗面になっている。 - 請求項1乃至4の何れか1の請求項に記載の回路基板であって、
前記伝熱箔と前記金属メッキ層との接触面が粗面になっている。 - 請求項1乃至5の何れか1の請求項に記載の回路基板であって、
前記伝熱箔は、圧延銅箔からなる。 - 請求項1乃至6の何れか1の請求項に記載の回路基板であって、
前記伝熱箔の表裏の両面に前記金属メッキ層が設けられている。 - 請求項7に記載の回路基板であって、
前記ビア導体が、前記伝熱性ブロックの表裏の両面に接続されている。 - 請求項7又は8に記載の回路基板であって、
前記伝熱箔のうち表面の外縁部と裏面の外縁部との間を接続する側面に前記金属メッキ層が設けられている。 - 請求項1乃至9の何れか1の請求項に記載の回路基板であって、
前記コア基板の表裏の両面上に積層される導体回路層を有し、
前記コア基板の表裏の前記導体回路層の最外面間の距離と前記伝熱性ブロックの厚さとの差は、前記コア基板の表裏の前記導体回路層の最外面間の距離と前記伝熱箔の厚さとの差よりも小さい。 - 請求項10に記載の回路基板であって、
前記伝熱性ブロックの厚さは、前記コア基板の表裏の前記導体回路層の最外面間の距離と略同一である。 - 請求項10に記載の回路基板であって、
前記伝熱性ブロックの厚さは、前記コア基板の表裏の前記導体回路層の最外面間の距離よりも小さい。 - 請求項1乃至12の何れか1の請求項に記載の回路基板であって、
前記コア基板を貫通する複数の前記キャビティと、
何れかの前記キャビティに収容される前記伝熱性ブロックと、
何れかの他の前記キャビティに収容される電子部品と、を有する。 - コア基板にキャビティを形成することと、
伝熱性ブロックを準備することと、
前記キャビティに、前記伝熱性ブロックを収容することと、
前記コア基板の表裏にビルドアップ層を積層して、前記キャビティ及び前記伝熱性ブロックを覆うことと、
前記ビルドアップ層の最内部の絶縁樹脂層に、前記伝熱性ブロックと接続するビア導体を設けることと、を行う回路基板の製造方法であって、
前記伝熱性ブロックを、伝熱性素材により構成される伝熱箔と、前記伝熱箔の表裏の両面のうち少なくとも一方の面に形成され、前記ビア導体が接続される金属メッキ層と、から構成する。 - 請求項14に記載の回路基板の製造方法であって、
前記伝熱性ブロックの準備は、
圧延銅箔を準備することと、
前記圧延銅箔の表裏の両面に金属メッキ層を形成することと、
前記金属メッキ層を表裏の両面に有する前記圧延銅箔を切断することと、を含む。 - 請求項15に記載の回路基板の製造方法であって、
前記圧延銅箔に前記金属メッキ層を形成する前に、前記圧延銅箔の表裏の両面を粗化することを含む。 - 請求項15又は16に記載の回路基板の製造方法であって、
前記金属メッキ層を表裏の両面に有する前記圧延銅箔を切断する前に、前記圧延銅箔の表裏の両面の前記金属メッキ層を粗化することを含む。
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JP2015195557A JP2017069474A (ja) | 2015-10-01 | 2015-10-01 | 回路基板及びその製造方法 |
Applications Claiming Priority (1)
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JP2015195557A JP2017069474A (ja) | 2015-10-01 | 2015-10-01 | 回路基板及びその製造方法 |
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JP2017069474A true JP2017069474A (ja) | 2017-04-06 |
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JP (1) | JP2017069474A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2022004280A1 (ja) * | 2020-07-02 | 2022-01-06 | 株式会社村田製作所 | 多層回路基板および電子部品実装多層基板 |
-
2015
- 2015-10-01 JP JP2015195557A patent/JP2017069474A/ja active Pending
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