KR100744903B1 - 디커플링 기능을 갖는 다층 기판 - Google Patents

디커플링 기능을 갖는 다층 기판 Download PDF

Info

Publication number
KR100744903B1
KR100744903B1 KR1020060017418A KR20060017418A KR100744903B1 KR 100744903 B1 KR100744903 B1 KR 100744903B1 KR 1020060017418 A KR1020060017418 A KR 1020060017418A KR 20060017418 A KR20060017418 A KR 20060017418A KR 100744903 B1 KR100744903 B1 KR 100744903B1
Authority
KR
South Korea
Prior art keywords
power
ground
substrate
power line
main body
Prior art date
Application number
KR1020060017418A
Other languages
English (en)
Inventor
임성택
정율교
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060017418A priority Critical patent/KR100744903B1/ko
Priority to JP2007033620A priority patent/JP2007227913A/ja
Priority to CNA2007100795206A priority patent/CN101026930A/zh
Priority to US11/709,156 priority patent/US7417870B2/en
Application granted granted Critical
Publication of KR100744903B1 publication Critical patent/KR100744903B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10643—Disc shaped leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 저주파 대역은 물론이고 고주파 대역에서도 우수한 디커플링 특성을 발휘할 수 있는 디커플링 기능을 갖는 다층 기판에 관한 것으로,
본 발명의 디커플링 기능을 갖는 다층 기판은, 복수의 유전층이 적층되고, 그 상면 및 하면에는 파워 단자부 및 접지 단자부가 각각 형성되고, 상기 상면 및 하면의 파원단자부끼리, 상기 상면 및 하면의 접지 단자부끼리 해당 비아홀을 통해 서로 연결되며, 그 상면에는 상기 파워 단자부와 접지 단자부에 연결되는 IC 부품이 실장되는 기판 본체; 상기 기판 본체의 복수의 유전층중 기설정된 파워 유전층에 형성되어, 상기 파워 단자부와 상기 IC 부품에 연결되는 파워 라인부; 상기 기판 본체의 복수의 유전층중 기설정된 접지 유전층에 형성되어, 상기 접지 단자부와 상기 IC 부품에 연결되는 접지 라인부; 상기 기판 본체의 상면에 실장되고, 상기 기판 본체의 상면에 형성된 상기 파워 단자부와 상기 접지 단자부 사이에 연결되는 적어도 하나의 적층형 칩 커패시터; 및 상기 기판 본체의 내부에 내장되고, 상기 파워 라인부와 상기 접지 라인부 사이에 연결되는 적어도 하나의 박막 커패시터를 구비한다.
BGA 타입 패키지, 다층기판, 디커플링 커패시터,MLCC,박막 커패시터

Description

디커플링 기능을 갖는 다층 기판{MULTI-LAYER BOARD WITH DECOUPLING FUNCTION}
도 1은 종래 적층형 칩 커패시터를 갖는 다층 기판의 구조도.
도 2는 도 1의 파워라인과 접지간의 등가 디커플링 커패시턴스 회로도.
도 3은 본 발명에 따른 디커플링 기능을 갖는 다층 기판의 구조도.
도 4는 도 3의 박막 커패시터를 포함하는 다층 기판의 일부 확대 구조도.
도 5는 도 3의 파워라인과 접지간의 등가 디커플링 커패시턴스 회로도.
도 6은 본 발명의 다증기판과 종래 LICC를 갖는 다층기판간의 주파수 응답특성 그래프.
도 7은 본 발명의 다증기판과 종래 SLIC를 갖는 다층기판간의 주파수 응답특성 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 본체 100-T : 기판 본체 상면
100-B : 기판 본체 하면 110 : 적층형 칩 커패시터
120 : 박막 커패시터 200 : IC 부품
T10,T11,T12 : 파워 단자부 T20,T21,T22 : 접지 단자부
L10 : 파워 라인부 L11 : 제1 파워라인
L12 : 제2 파워라인 L20 : 접지 라인부
본 발명은 BGA(Ball Grid Array) 타입 패키지에 적용되는 디커플링(Decoupling) 기능을 갖는 다층 기판에 관한 것으로, 특히 적층형 칩 커패시터 및 박막 커패시터를 이용하여 구현함으로써, 저주파 대역은 물론이고 고주파 대역에서도 우수한 디커플링 특성을 발휘할 수 있는 디커플링 기능을 갖는 다층 기판에 관한 것이다.
최근, 디지털 IC칩은 동작 주파수가 더 고주파화되고, 동작전압이 낮아지면서 보다 안정적인 전원의 공급 및 스위칭 노이즈(switching noise)를 제거하기 위한 저 임피던스 디커플링 커패시터(low impedance decoupling capacitor)의 필요성이 중요해지고 있다.
이러한 디커플링 커패시터(decoupling capacitor)는 IC칩에 근접할수록 임피던스(impedance)를 낮출 수 있어 IC 위에 이들 커패시터(capacitor)를 형성하는 기술에 대한 보고가 많이 나오고 있다.
이와 같은 디커플링 커패시터에 대해서 간단히 설명한다.
먼저, 오프-칩 커패시터(off-chip capacitor)를 이용하는 경우에, 커패시터(capacitor)를 PCB나 IC 패키지(package)에 부착하여 사용하는데, 이 경우에 IC칩에서 이들 커패시터(capacitor)까지의 와이어링 길이(wiring length)에 의해 발생되는 기생 인덕턴스(parasitic inductance)로 인하여 고주파특성이 나빠진다.
또한, 실리콘(silicon)에 트랜지스터(transistor)를 형성하는 공정중에 디커플링 커패시터(capacitor)를 형성하는 경우에서는, 가장 근접하기 때문에 가장 이상적인 방식이지만 다음의 두 가지 점 때문에 디커플링 커패시터(decoupling capacitor)를 트랜지스터(transistor)에 인접하여 배치하는 것은 효율적이지 못하다. 그 첫 번째 이유는 이들 칩 내부의 전극재료로 사용하는 물질이 저항값이 커서 제작된 커패시터의 Q값이 10 이상인 커패시터를 만들기가 대단히 어렵다는 단점이다. 두 번째 이유로는, 칩 내부에 수동(passive)소자를 형성하는 경우에, 제작공정이 복합해져서 공정 코스트(cost)가 올라가고, 또한 디지탈(digital) 구성요소가 놓일 자리에 커패시터(capacitor)가 위치함으로써 코스트/단위면적당 비용이 상당히 상승하는 단점도 있다.
이와 같은 이유로, 칩상에 적용하기 위한 커패시터는 대개 BEOL(Back-End-Of-the-Line)을 이용하여 파워(power)와 접지(ground) 사이에 박막 유전체를 형성하여 제작하고 있다.
이와 같이 BEOL에 적용하는 커패시터는 정전용량이 100nF/cm2 이상의 큰 값이 요구되며, 배선층으로 사용하는 Cu의 산화방지, 절연층으로 사용하는 BCB와 같은 물질의 안정성을 위해서는 공정온도가 450℃ 이하의 저온 증착(deposition) 공 정이 요구된다.
한편, 시스템에서, 디지털 회로의 발달과 고기능화로 인하여 전반적으로 아날로그에서 디지탈로, 저속(low speed), 전류(current), 전압(voltage)에서 고속(high speed), 전류(current), 전압(voltage)을 요구하는 방향으로 급속히 변화하고 있다. 이에 따라, 특히 고주파 영역에서 저 임피던스 파워(low impedance power)를 제공할 수 있는 수동소자 또는 소자 시스템이 요구되고 있다.
도 1은 종래 적층형 칩 커패시터를 갖는 다층 기판의 구조도로서, 도 1에 도시된 종래 다층 기판은, 적층된 복수의 유전층(LY1~LY4)으로 이루어진 기판 본체(10)를 포함하고, 상기 기판 본체(10)의 상면(10-T) 및 하면(10-B)에는 파워 단자부(T1)(T1a,T1b) 및 접지 단자부(T2)(T2a,T2b)가 형성되고, 상기 상면 및 하면 파워 단자부(T1a,T1b)는 파워 비아홀(VH1)을 통해 서로 연결되고, 상기 상면 하면 접지 단자부(T2a,T2b)는 접지 비아홀(VH2)을 통해 연결된다.
이때, 상기 기판 본체(10)의 상면(10-T)에는 상기 상면 파워 단자부(T1a)와 상면 접지 단자부(T2a)에 접지 및 파워 솔더볼(BG,BP)을 통해 연결되는 IC(집적회로) 부품(20)이 실장된다.
이러한 상기 다층 기판에서, 상기 기판 본체(10)의 상면(10-T)에 형성된 제1 파워라인(LP1)은 상기 파워 솔더볼(BP)에 연결된 상면 파워단자와 파워 비아홀(VH1)에 연결된 상면 파워단자를 서로 연결하는 제1 연결라인(LP1a)과, 상기 상면 파워단자와 소자 장착용 파워단자를 연결하는 제2 연결라인(LP1b)을 포함한다.
그리고, 상기 기판 본체(10)의 내부에 형성된 제2 파워라인(LP2)은 상기 파워 비아홀(VH10)을 통해 상기 파워 단자부(T1)에 연결된다.
또한, 상기 기판 본체(10)의 상면(10-T)에 형성된 제1 접지라인(LG1)은 상기 접지 솔더볼(BG)에 연결된 상면 접지단자와 접지 비아홀(VH2)에 연결된 상면 접지단자를 서로 연결하는 제1 연결라인(LG1a)과, 상기 상면 접지단자와 소자 장착용 접지단자를 연결하는 제2 연결라인(LG1b)을 포함한다. 그리고, 상기 기판 본체(10)의 내부에 형성된 제2 접지라인(LG2)은, 상기 접지 비아홀(VH2)을 통해 상기 접지 단자부(T2)에 연결된다.
이와 같은 상기 다층 기판에서, 상기 기판 본체(10)의 상면(10-T)에는 적어도 하나의 적층형 칩 커패시터(11)(MLCC:Multilayer Ceramic Capacitor)가 실장되고, 상기 적층형 칩 커패시터(11)는 상기 소자 장착용 파워단자와 상기 소자 장착용 접지단자 사이에 연결되어, 파워라인과 접지라인 사이에 디커플링 커패시턴스를 제공한다.
이와 같은 종래의 다층 기판에서의 디커플링 회로는 도 2에 도시한 바와 같이 등가적으로 보여질 수 있다.
도 2는 도 1의 파워라인과 접지라인의 등가 디커플링 커패시턴스 회로도로서, 도 1 및 도 2를 참조하면, 상기 파워라인과 접지라인간의 등가 디커플링 커패시턴스 회로는, 상기 적층형 칩 커패시터와 이에 연결된 선로에 대한 등가 회로서, 이는 직렬 연결된 인덕턴스(L1), 커패시턴스(C1) 및 저항(R1)으로 표현될 수 있다.
그런데, 이와 같은 종래 다층 기판은, 적층형 칩 커패시터(11)(MLCC)를 이용하여 디커플링 특성을 제공하는데, 적층형 칩 커패시터를 사용하는 것으로는 저주파수 영역에서는 낮은 임피던스를 가지므로 디커플링 특성을 발휘할 수 있지만, 이에 반해 고주파수 영역에서는 임피던스가 충분히 낮지 않아 디커플링 특성이 떨어지는 문제점이 있었다.
또한, 적층형 칩 커패시터를 이용하는 경우, 이 적층형 칩 커패시터와 파워라인 및 접지를 연결하는 물리적인 전기적 라인 길이가 길어져서 잡음에 취약하고, 정확한 디커플링 커패신턴스의 구현이 어렵다는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은, 적층형 칩 커패시터 및 박막 커패시터를 이용하여 구현함으로써, 저주파 대역은 물론이고 고주파 대역에서도 우수한 디커플링 특성을 발휘할 수 있는 디커플링 기능을 갖는 다층 기판을 제공하는데 있다.
또한, 본 발명의 다른 목적은 보다 정확한 커플링 커패시턴스를 구현할 수 있는 디커플링 기능을 갖는 다층 기판을 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 디커플링 기능을 갖는 다층 기판은, 복수의 유전층이 적층되고, 그 상면 및 하면에는 파워 단자부 및 접지 단자부가 각각 형성되고, 상기 상면 및 하면의 파원단자부끼리, 상기 상면 및 하면의 접지 단자부끼리 해당 비아홀을 통해 서로 연결되며, 그 상면에는 상기 파워 단자부와 접지 단자부에 연결되는 IC 부품이 실장되는 기판 본체; 상기 기판 본체의 복수의 유전층중 기설정된 파워 유전층에 형성되어, 상기 파워 단자부와 상기 IC 부품에 연결되는 파워 라인부; 상기 기판 본체의 복수의 유전층중 기설정된 접지 유전층에 형성되어, 상기 접지 단자부와 상기 IC 부품에 연결되는 접지 라인부; 상기 기판 본체의 상면에 실장되고, 상기 기판 본체의 상면에 형성된 상기 파워 단자부와 상기 접지 단자부 사이에 연결되는 적어도 하나의 적층형 칩 커패시터; 및 상기 기판 본체의 내부에 내장되고, 상기 파워 라인부와 상기 접지 라인부 사이에 연결되는 적어도 하나의 박막 커패시터를 포함하며, 상기 파워 라인부는, 상기 기판 본체의 상면에 형성되어, 상기 기판 본체의 상면에 형성된 파워 단자부에 연결된 제1 파워라인; 및 상기 기판 본체의 내부에 형성되어, 상기 기판 본체의 상면 및 하면의 파워 단자부를 서로 연결하는 파워 비아홀에 연결된 제2 파워라인을 포함하는 것을 특징으로 한다.
삭제
상기 박막 커패시터는, 상기 제1 파워라인과 상기 접지 라인부 사이에 연결 되어 이루어진 것을 특징으로 한다.
상기 박막 커패시터는, 상기 제2 파워라인과 상기 접지 라인부 사이에 연결되어 이루어진 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
본 발명은, 시스템 또는 디지털 회로의 발달과 고기능화로 인하여, 특히 고주파 영역 (Giga Hz 영역)에서 저 임피던스 파워(low impedance power)를 제공 가능한 수동소자 또는 소자 시스템을 요구됨에 따라, 기존의 고속 IC회로에서 디커플링(decoupling) 용도로 사용되는 적층형 칩 커패시터(MLCC)인 LICC(Low Inductance Ceramic Capacitor) 또는 SLIC(Super Low Inductance Capacitor)에서 확보해주지 못하는 고주파 영역, 특히 공진점 이상에서의 고주파 영역에서, 디지털 회로가 요구하는 낮은 임피던스 파워를 제공할 수 있고, 저온에서 성형 가능한 내장형 박막 캐패시터와 적층형 칩 커패시터(MLCC)의 하이브리드 시스템을 이용하여, LICC나 SLIC가 보여주지 못하는 기가단위의 높은 주파수 영역에서 우수한 특성을 획득할 수 있다.
이러한 본 발명에 대해 도 3 내지 도 7을 참조하여 구체적으로 설명한다.
도 3은 본 발명에 따른 디커플링 기능을 갖는 다층 기판의 구조도로서, 도 3을 참조하면, 본 발명에 따른 다층기판은, 복수의 유전층(LY1,LYk,LYm,LYn)이 적층된 기판 본체(100), 파워 라인부(L10), 접지 라인부(L20), 적어도 하나의 적층형 칩 커패시터(110) 및 적어도 하나의 박막 커패시터(120)를 포함한다.
상기 기판 본체(100)는, 그 상면(100-T) 및 하면(100-B)에는 파워 단자부(T10)(T11,T12) 및 접지 단자부(T20)(T21,T22)가 각각 형성되고, 상기 상면(100-T) 및 하면(100-B)의 파원단자부(T11.T12)끼리, 상기 상면(100-T) 및 하면(100-B)의 접지 단자부(T21,T22)끼리 해당 비아홀을 통해 서로 연결되며, 그 상면(100-T)에는 상기 파워 단자부(T11)와 접지 단자부(T21)에 파워 솔더볼(BP) 및 접지 솔더볼(BG)을 통해 연결되는 IC 부품(200)이 실장된다.
이때, 상기 파워 단자부(T11,T12)의 상면 파워단자(T11)는 상기 파워 솔더볼(BP)과 연결되는 볼연결 파워단자(T11b)와, 소자 장착용 파워단자(T11m)를 포함한다.
그리고, 상기 접지 단자부(T21,T22)의 상면 접지단자(T21)는 상기 접지 솔더볼(BG)과 연결되는 볼연결 접지단자(T21b)와, 소자 장착용 접지단자(T21m)를 포함한다.
상기 파워 라인부(L10)는, 상기 기판 본체(100)의 복수의 유전층중 기설정된 파워 유전층에 형성되어, 상기 파워 단자부(T10)와 상기 IC 부품(200)에 각각 연결된다.
이에 대해, 도 3에 도시한 바와 같이, 일 실시 예를 설명하면, 상기 파워 라인부(L10)는 상기 기판 본체(100)의 상면(100-T)에 형성되어, 상기 상면 파워 단자부(T11)와 상기 볼연결 파워단자(T11b)를 연결하고 상기 상면 파워 단자부(T11)와 상기 소자 장착용 파워단자(T11m)를 연결하는 제1 파워라인(L11)과, 상기 기판 본체(100)의 내부(100-I)에 형성되어, 상기 기판 본체(100)의 상면(100-T) 및 하면(100-B)의 파워 단자부(T11,T12)를 서로 연결하는 파워 비아홀(V10)에 연결된 제2 파워라인(L12)을 포함한다.
이때, 상기 제1 파워라인(L11)은, 상기 상면 파워 단자부(T11)와 상기 볼연결 파워단자(T11b)를 연결하는 제1 연결라인(L11a)과, 상기 상면 파워 단자부(T11)와 상기 소자 장착용 파워단자(T11m)를 연결하는 제2 연결라인(L11b)을 포함한다.
상기 접지 라인부(L20)는, 상기 기판 본체(100)의 복수의 유전층중 기설정된 접지 유전층에 형성되어, 상기 접지 단자부(T20)와 상기 IC 부품(200)에 연결된다.
이에 대해, 도 3에 도시한 바와 같이, 일 실시 예를 설명하면, 상기 접지 라인부(L20)는 상기 기판 본체(100)의 상면(100-T)에 형성되어, 상기 상면 접지 단자부(T21)와 상기 볼연결 접지단자(T21b)를 연결하고 상기 상면 접지 단자부(T21)와 상기 소자 장착용 접지단자(T21m)를 연결하는 제1 접지라인(L21)과, 상기 기판 본체(100)의 내부(100-I)에 형성되어, 상기 기판 본체(100)의 상면(100-T) 및 하면 (100-B)의 접지 단자부(T21,T22)를 서로 연결하는 접지 비아홀(VH20)에 연결된 제2 접지라인(L22)을 포함한다.
이때, 상기 제1 접지라인(L21)은, 상기 상면 접지 단자부(T21)와 상기 볼연결 접지단자(T21b)를 연결하는 제1 연결라인(L21a)과, 상기 상면 접지 단자부(T21)와 상기 소자 장착용 접지단자(T21m)를 연결하는 제2 연결라인(L21b)을 포함한다.
여기서, 상기 파워 유전층은, 상기 접지 유전체의 상부에 적층되는 것이 바람직하지만, 상기 파워 유전층이 복수개일 경우에는, 상기 접지 유전층이 복수개의 파워 유전층중 일부 유전층 보다 상부에 적층될 수 있다.
상기 적층형 칩 커패시터(110)는, 상기 기판 본체(100)의 상면(100-T)에 실장되고, 상기 상면 파워 단자부(T11)에 연결된 소자 장착용 파워단자(T11m)와 상기 상면 접지 단자부(T21)에 연결된 소자 장착용 접지단자(T21m) 사이에 연결된다. 도 5에 도시한 바와 같이, 상기 적층형 칩 커패시터(110)는 본 발명의 디커플링 커패시턴스중 일부를 제공한다.
상기 박막 커패시터(120)는, 상기 기판 본체(100)의 내부(100-I)에 내장되고, 상기 파워 라인부(L10)와 상기 접지 라인부(L20) 사이에 연결된다.
구체적으로는, 상기 상면 파워 단자부(T11)가 전술한 바와 같이 상기 제1 파워라인(L11)과 제2 파워라인(L12)을 포함하는 경우에, 상기 박막 커패시터(120)는, 상기 제1 파워라인(L11)과 상기 접지 라인부(L20) 사이에 연결되어 이루어질 수 있다.
이와 달리, 도 3에 도시한 바와 같이, 상기 박막 커패시터(120)는, 상기 제2 파워라인(L12)과 상기 접지 라인부(L20) 사이에 연결되어 이루어질 수 있다.
이와 같은 본 발명의 박막 커패시터(120)는, 도 5에 도시한 바와 같이, 본 발명의 디커플링 커패시턴스중 일부를 제공하여, 상기 적층형 칩 커패시터(110)와 함께 본 발명의 디커플링 커패시턴스를 제공한다.
이러한 박막 커패시터(120)의 연결구조에 대해서는 도 4를 참조하여 설명한다.
도 4는 도 3의 박막 커패시터를 포함하는 다층 기판의 일부 확대 구조도로서, 도 3 및 도 4를 참조하면, 상기 박막 커패시터(120)는 유전층(120b)을 중간층으로 하여 그 상부 및 하부에 상부 및 하부 전극(120a,120c)이 형성되고, 상기 상부 전극(120a)은 제2 파워라인(L12)에 연결되고, 상기 하부전극(120c)은 제2 접지라인(L22)에 연결된다.
도 5는 도 3의 파워라인과 접지간의 등가 디커플링 커패시턴스 회로도로서, 도 5에서, 제1 임피던스회로(IM10)는 상기 적층형 칩 커패시터(110)에 대한 등가 회로이고, 이는 인덕턴스(L11),커패시턴스(C11) 및 저항값(R11)을 포함한다.
또한, 제2 임피던스회로(IM20)는 상기 박막 커패시터(120)에 대한 등가 회로로, 이는 인덕턴스(L21),커패시턴스(C21) 및 저항값(R21)을 포함한다.
이러한 등가 디커플링 커패시턴스 회로에서, 상기 적층형 칩 커패시터(110)에 의한 커패시턴스(C11)와 상기 박막 커패시턴스(C21)를 적절히 조합하면, 도 6 및 도 7에 도시한 바와 같이, 저주파수 영역 뿐만 아니라 고주파수 영역에서도 낮은 임피던스를 갖게 되어, 보다 우수한 디커플링 특성을 발휘할 수 있다.
전술한 바와 같은 본 발명의 다층기판은, MLCC/TFC(Multilayer Ceramic Capacitor/Thin Film Embedded Capacitor) 하이브리드 시스템(Hybrid)(MTFCH)의 다층기판으로서, 이는 종래의 LICC탑의 다층기판과 비교하면, 구조적, 성능적, 그리고 경제적인 측면에서 다양한 잇점을 제공할 수 있다.
예를 들어, 특정 제품(Chipset Package: e.g. Intel i945G Chipset)의 활용 예를 기준으로 비교하게 되면, 종래 LICC타입의 다층기판의 경우, 0.47uF 용량의 LICC가 26개가 필요하며 이때 커패시턴스(Capacitance)는 11.2uF를 보인다. 그런데, 본 발명에 따른 MTFCH의 다층기판의 경우, MLCC (2uF 용량) 9개, 박막 캐패시터 (70nF 용량) 9개를 이용하여 하이브리드 구조를 구성하면, 더 적은 수의 캐패시터로 18uF의 우수한 커패시턴스(capacitance)를 보이게 된다.
이러한 본 발명의 디커플링 특성에서, 저주파 영역에서의 주파수 특성은 적층형 칩 커패시터(MLCC)로 구현하고, 고주파 영역에서의 특성은 박막 캐패시터로 구현하는 것과 같이, 저주파 영역 및 고주파 영역에서의 각 주파수 특성을 서로 분할하여 구현할 수 있다.
이에 따라, 높은 성능과 함께 기존의 적층형 칩 커패시터(MLCC)를 활용할 수 있어 경제적인 측면에서도 낮은 제조단가를 확보할 수 있게 된다.
또한, 기판 본체의 내부에 내장되는 박막 커패시터를 이용하는 경우, 이 박막 커패시터와 파워라인 및 접지를 연결하는 물리적인 전기적 길이가 짧아서 보다 정확한 커플링 커패시턴스를 구현할 수 있다.
도 6은 본 발명의 다증기판과 종래 LICC를 갖는 다층기판간의 주파수 응답특성 그래프로서, 도 6에서, G12은 종래 다층기판이 디커플링 커패시터로서 LICC타입 적층형 칩 커패시터를 포함하는 경우에 대한 임피던스 특성 그래프이고, G20은 본 발명의 다층기판이 디커플링 커패시터로서 적층형 칩 커패시터 및 박막 커패시터를 포함하는 경우에 대한 임피던스 특성 그래프이다.
도 6의 G12 및 G20을 비교하여 보면, 공진점(RP)(공진주파수:25MHz)보다 낮은 주파수 영역에서는 종래와 거의 유사한 특성을 보이지만, 공진점(RP)(공진주파수:25MHz)보다 높은 특정 고주파 영역(25MHz~100MHz)에서는 개선된 낮은 임피던스 특성을 보임을 확인할 수 있다.
도 7은 본 발명의 다증기판과 종래 SLIC를 갖는 다층기판간의 주파수 응답특성 그래프로서, 도 7에서, G12는 종래 다층기판이 디커플링 커패시터로서 SLIC타입 적층형 칩 커패시터를 포함하는 경우에 대한 임피던스 특성 그래프이고, G20은 본 발명의 다층기판이 디커플링 커패시터로서 적층형 칩 커패시터 및 박막 커패시터를 포함하는 경우에 대한 임피던스 특성 그래프이다.
도 7의 G12 및 G20을 비교하여 보면, 공진점(RP)(공진주파수:0.1GHz)보다 낮은 주파수 영역에서는 종래와 거의 유사한 특성을 보이지만, 공진점(RP)(공진주파수:0.1GHz)보다 높은 고주파 영역에서는 개선된 낮은 임피던스 특성을 보임을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백하다.
상술한 바와 같은 본 발명에 따르면, BGA(Ball Grid Array) 타입 패키지에 적용되는 디커플링(Decoupling) 기능을 갖는 다층 기판에서, 적층형 칩 커패시터 및 박막 커패시터를 이용하여 구현함으로써, 저주파 대역은 물론이고 고주파 대역에서도 우수한 디커플링 특성을 발휘할 수 있는 효과가 있다.
또한, 본 발명의 다른 목적은 보다 정확한 커플링 커패시턴스를 구현할 수 있는 효과도 있다.
뿐만 아니라, 높은 성능과 함께 기존의 적층형 칩 커패시터(MLCC)를 활용할 수 있어 경제적인 측면에서도 낮은 제조단가를 확보할 수 있는 효과도 있다.

Claims (4)

  1. 복수의 유전층이 적층되고, 그 상면(100-T) 및 하면(100-B)에는 파워 단자부(T10)(T11,T12) 및 접지 단자부(T20)(T21,T22)가 각각 형성되고, 상기 상면(100-T) 및 하면(100-B)의 파워단자부(T11.T12)끼리, 상기 상면(100-T) 및 하면(100-B)의 접지 단자부(T21,T22)끼리 해당 비아홀을 통해 서로 연결되며, 그 상면(100-T)에는 상기 파워 단자부(T11)와 접지 단자부(T21)에 연결되는 IC 부품(200)이 실장되는 기판 본체(100);
    상기 기판 본체(100)의 복수의 유전층중 기설정된 파워 유전층에 형성되어, 상기 파워 단자부(T10)와 상기 IC 부품(200)에 연결되는 파워 라인부(L10);
    상기 기판 본체(100)의 복수의 유전층중 기설정된 접지 유전층에 형성되어, 상기 접지 단자부(T20)와 상기 IC 부품(200)에 연결되는 접지 라인부(L20);
    상기 기판 본체(100)의 상면(100-T)에 실장되고, 상기 기판 본체(100)의 상면(100-T)에 형성된 상기 파워 단자부(T11)와 상기 접지 단자부(T21) 사이에 연결되는 적어도 하나의 적층형 칩 커패시터(110); 및
    상기 기판 본체(100)의 내부(100-I)에 내장되고, 상기 파워 라인부(L10)와 상기 접지 라인부(L20) 사이에 연결되는 적어도 하나의 박막 커패시터(120)를 포함하며,
    상기 파워 라인부(L10)는
    상기 기판 본체(100)의 상면(100-T)에 형성되어, 상기 기판 본체(100)의 상면(100-T)에 형성된 파워 단자부(T11)에 연결된 제1 파워라인(L11); 및
    상기 기판 본체(100)의 내부(100-I)에 형성되어, 상기 기판 본체(100)의 상면(100-T) 및 하면(100-B)의 파워 단자부(T11,T12)를 서로 연결하는 파워 비아홀(V10)에 연결된 제2 파워라인(L12)을 포함하는 것을 특징으로 하는 디커플링 기능을 갖는 다층 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 박막 커패시터(120)는
    상기 제1 파워라인(L11)과 상기 접지 라인부(L20) 사이에 연결되어 이루어진 것을 특징으로 하는 디커플링 기능을 갖는 다층 기판.
  4. 제1항에 있어서, 상기 박막 커패시터(120)는
    상기 제2 파워라인(L12)과 상기 접지 라인부(L20) 사이에 연결되어 이루어진 것을 특징으로 하는 디커플링 기능을 갖는 다층 기판.
KR1020060017418A 2006-02-22 2006-02-22 디커플링 기능을 갖는 다층 기판 KR100744903B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060017418A KR100744903B1 (ko) 2006-02-22 2006-02-22 디커플링 기능을 갖는 다층 기판
JP2007033620A JP2007227913A (ja) 2006-02-22 2007-02-14 ディカップリング機能を有する多層基板
CNA2007100795206A CN101026930A (zh) 2006-02-22 2007-02-16 具有退耦功能的多层板
US11/709,156 US7417870B2 (en) 2006-02-22 2007-02-22 Multi-layer board with decoupling function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060017418A KR100744903B1 (ko) 2006-02-22 2006-02-22 디커플링 기능을 갖는 다층 기판

Publications (1)

Publication Number Publication Date
KR100744903B1 true KR100744903B1 (ko) 2007-08-01

Family

ID=38427583

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060017418A KR100744903B1 (ko) 2006-02-22 2006-02-22 디커플링 기능을 갖는 다층 기판

Country Status (4)

Country Link
US (1) US7417870B2 (ko)
JP (1) JP2007227913A (ko)
KR (1) KR100744903B1 (ko)
CN (1) CN101026930A (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007234857A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体集積回路および半導体集積回路の設計方法
US7733627B2 (en) * 2007-09-24 2010-06-08 Wan-Ling Yu Structure of embedded capacitor
JP2010004028A (ja) * 2008-05-23 2010-01-07 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置
KR101101686B1 (ko) * 2010-01-07 2011-12-30 삼성전기주식회사 고주파 반도체 소자 및 그 제조방법
KR101179386B1 (ko) 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
US8710623B1 (en) 2010-11-18 2014-04-29 Xilinx, Inc. Integrated circuit having a discrete capacitor mounted on a semiconductor die
US8373252B1 (en) * 2011-03-07 2013-02-12 Xilinx, Inc. Integrated circuit having capacitor on back surface
US9577172B2 (en) 2013-02-19 2017-02-21 Koninklijke Philips N.V. Light emitting die component formed by multilayer structures
US9263186B2 (en) * 2013-03-05 2016-02-16 Qualcomm Incorporated DC/ AC dual function Power Delivery Network (PDN) decoupling capacitor
TWI517269B (zh) * 2013-09-27 2016-01-11 矽品精密工業股份有限公司 層疊式封裝結構及其製法
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611419B1 (en) 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
JP2005277389A (ja) 2004-02-23 2005-10-06 Toppan Printing Co Ltd 多層配線基板及び半導体パッケージ

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0950936A (ja) * 1995-08-09 1997-02-18 Mitsubishi Materials Corp 薄膜コンデンサ内蔵型モジュール
US6239485B1 (en) * 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6724638B1 (en) * 1999-09-02 2004-04-20 Ibiden Co., Ltd. Printed wiring board and method of producing the same
FR2801026B1 (fr) 1999-11-15 2002-02-15 Plastic Omnium Cie Face avant technique automobile, sans radiateur
US6446317B1 (en) 2000-03-31 2002-09-10 Intel Corporation Hybrid capacitor and method of fabrication therefor
EP1491927B1 (en) * 2002-04-01 2013-02-27 Ibiden Co., Ltd. Ic chip mounting substrate, and ic chip mounting substrate manufacturing method
DE10334798B4 (de) * 2003-07-30 2005-06-23 Fujitsu Siemens Computers Gmbh Anordnung zur Kühlung von wärmeentwickelnden Computerkomponenten
JP4700332B2 (ja) * 2003-12-05 2011-06-15 イビデン株式会社 多層プリント配線板
JP2005203623A (ja) * 2004-01-16 2005-07-28 Kyocera Corp コンデンサ、コンデンサの製造方法、配線基板、デカップリング回路及び高周波回路
DE102004019366B4 (de) * 2004-04-21 2006-05-04 Infineon Technologies Ag Schaltungsanordnung für einen breitbandigen Mischer mit Vorverzerrung und hoher Linearität und Verfahren zum breitbandigen Mischen
KR100568310B1 (ko) * 2004-09-08 2006-04-05 삼성전기주식회사 적층형 칩 캐패시터
KR100649579B1 (ko) * 2004-12-07 2006-11-28 삼성전기주식회사 적층형 캐패시터 및 적층형 캐패시터 어레이

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611419B1 (en) 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
JP2005277389A (ja) 2004-02-23 2005-10-06 Toppan Printing Co Ltd 多層配線基板及び半導体パッケージ

Also Published As

Publication number Publication date
CN101026930A (zh) 2007-08-29
JP2007227913A (ja) 2007-09-06
US20070194876A1 (en) 2007-08-23
US7417870B2 (en) 2008-08-26

Similar Documents

Publication Publication Date Title
KR100744903B1 (ko) 디커플링 기능을 갖는 다층 기판
US6532143B2 (en) Multiple tier array capacitor
KR100617887B1 (ko) 품질 팩터가 높은 오버랩핑 공진기를 갖는 멀티칩 모듈
US8227894B2 (en) Stepwise capacitor structure and substrate employing the same
US20110316119A1 (en) Semiconductor package having de-coupling capacitor
US7403370B2 (en) Capacitor parts
US8237520B2 (en) Capacitor devices with a filter structure
JP2014057304A (ja) インピーダンス整合回路を有する半導体デバイス、およびその製造方法
US20080023843A1 (en) Semiconductor device
KR20040014545A (ko) 도전성 폴리머를 사용하여 수동형 부품을 제조하는 방법
KR100211030B1 (ko) 다층 금속배선 기술을 이용한 모스트랜지스터 내장형 인덕터 소자
US8547681B2 (en) Decoupling capacitor
KR20030063433A (ko) 확장 표면 랜드를 갖는 커패시터 및 그 제조 방법
US9147513B2 (en) Series inductor array implemented as a single winding and filter including the same
US20090128993A1 (en) Multi-tier capacitor structure, fabrication method thereof and semiconductor substrate employing the same
KR100769536B1 (ko) 공통 커플링 영역을 갖는 매립식 커패시터 장치
TWI582931B (zh) 半導體裝置
KR20040085169A (ko) 스플릿 게이트 파워 모듈과 그 모듈안의 진동을 억제하는방법
US6300677B1 (en) Electronic assembly having improved power supply bus voltage integrity
JP2008028282A (ja) 半導体装置
KR100669963B1 (ko) 다층배선기판 및 그 제조 방법
US9536820B1 (en) Power distribution network
EP2670212B1 (en) A half bridge induction heating generator and a capacitor assembly for a half bridge induction heating generator
JP7312840B2 (ja) 広いビデオ帯域幅のｒｆパワーアンプ
KR20090053584A (ko) 수동 소자가 내장된 다층 인쇄 회로 기판 및 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee