JP2019068052A - リングインリング構成可能キャパシタンス・スティフナ及びその組立て方法 - Google Patents

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Abstract

【課題】半導体パッケージのスティフナ及びより小さなフォームファクタパッケージングのための集積キャパシタを利用して、パッケージの小型化と高密度配線を可能とする。【解決手段】半導体装置１００において、半導体パッケージ基板１１０上のリングインリング・スティフナ１１２、１１４、１１６は、該リング・スティフナにわたって載置される受動デバイス１２０〜１３８を含む。また、リングインリング・スティフナは、所与のリング・スティフナを半導体パッケージ基板に接合する導電性接着剤を通して半導体パッケージ基板内のトレースに電気的に結合される。受動デバイスは、２つのリング・スティフナの間に埋め込まれて、より小さいX-Yフットプリント並びにより低いZ方向プロファイルを生成する。【選択図】図１Ａ

Description

本開示は、半導体パッケージ・スティフナ及びより小さなフォームファクタパッケージングのための集積キャパシタに関する。
パッケージング時の半導体デバイスの小型化は、受動デバイスを他の構造に有利に近接して配置し、パッケージの物理的な完全性を管理するという課題がある。
開示される実施形態は、限定ではなく例として、添付図面の図に示されており、同様の参照番号は同様の要素を指すことができる。
一実施形態による、半導体パッケージフットプリント及びZプロファイルの両方に受動素子を組み込むパッケージリング式スティフナを含む半導電性装置の上面図である。 一実施形態による、図１Ａに示される半導電性装置の断面及び部分的に切り取った正面図である。 一実施形態による、図１Ａに示された半導電性装置の断面及び部分的に切り取った正面図である。 一実施形態による、半導体パッケージフットプリントとZプロファイルの両方に受動素子を組み込むパッケージ・リング・スティフナ及びリングセグメント・スティフナを含む半導電性装置の上面図である。 一実施形態による、リングインリング・スティフナ埋め込み式（ring-in-ring, stiffener-embedded）受動デバイスを使用する積層化ダイ装置を示す図である。 一実施形態による、リングインリング・スティフナ埋め込み式受動デバイスを使用する積層化ダイ装置を示す図である。 一実施形態による、リングインリング・スティフナ埋め込み式受動デバイスを使用する積層化ダイ装置を示す図である。 一実施形態による、リングセグメント・リングインリング・スティフナ埋め込み式受動デバイスを使用する積層化ダイ装置を示す図である。 一実施形態による、リングセグメント・リングインリング・スティフナ埋め込み式受動デバイスを使用する積層化ダイ装置を示す図である。 一実施形態による、リングセグメント・リングインリング・スティフナ埋め込み式受動デバイスを使用する積層化ダイ装置を示す図である。 一実施形態による性能比較グラフである。 一実施形態によるプロセスフロー図である。 開示される実施形態の高レベルのデバイスアプリケーションの例を示すために含まれる図である。
ダイ側キャパシタ（DSC：die-side capacitor）は、サービスを行っている能動デバイスの近くに配置可能であるため有用である。開示される実施形態は、リングインリング・パッケージ・スティフナに埋め込まれるDSCを含む。DSCとリングインリング・パッケージ・スティフナは双方とも、半導体デバイスパッケージのダイ側に配置される。能動デバイスの近くに受動デバイスを配置するためのトレードオフは、受動デバイスをリングインリング・パッケージ・スティフナに埋め込むことによって解決される。埋め込まれた受動デバイスは、半導体デバイスパッケージのダイ側に有用成分の小さなX-Yフットプリントを提示し、リングインリング・パッケージ・スティフナ埋め込み型のDSC構成は、低いZ方向プロファイルも提示する。
本開示は、DSC設置が組み込まれたとしても、より大きなX-Yフットプリントの必要性の排除を含む、パッケージフォームファクタの小型化を含む。中央処理装置のような半導電性デバイスから有用な距離に所与のDSCを配置することによって、ルーティング能力も向上する。
ダイ側のリングインリング・パッケージ・スティフナにDSCを組み込むことにより、パッケージ基板のランド側が、I/Oと電源／接地ルーティングの双方のためのフル実装ボールグリッドアレイのために解放される。したがって、ランド側キャパシタ（LSC：land-side capacitor）は必要とされないことがある。同様に、ダイ側のリングインリング・スティフナのX-Yフットプリント並びにZ高さ内にDSCを配置することにより、マザーボードタイプの構造を含め、リセスイン・パッケージボード構造（recess-in package-board structures）の必要性を排除することができる。ダイ側のリングインリング・パッケージ・スティフナはまた、薄いパッケージ基板コア層及び／又はコアレスパッケージの積み重ね（stack-up）を容易にするために機械的支持を提供し、したがって、低いZ方向パッケージプロファイルを可能にする。
開示される実施形態は、小さなX-Yフットプリント、低いZ方向プロファイルを提供しつつ、有用な電力インテグリティ性能を提示し、更にDSC構成は、より短いインダクタンス・ループ及び有用なキャパシタ応答時間を生成する。
図１Ａは、一実施形態による、半導体パッケージフットプリントとZプロファイルの双方に受動素子を組み込むパッケージ・リング・スティフナを含む、半導電性装置１００の上面図である。パッケージ・リング・スティフナは、ダイ側１１１の半導体パッケージ基板１１０の上に取り付けられる。図示されているように、リング・スティフナは円形ではなく矩形であるが、スティフナは、半導体パッケージの一部を取り囲むので、「リング・スティフナ」と呼ばれることがあり、矩形フレーム、円形フレーム、正方形フレーム、台形フレーム、菱形フレーム等の形態をとってよいことが理解される。加えて、リング・スティフナのセクションが、半導体パッケージの一部を実質的に取り囲むものとなり、その合計がリング・スティフナとも呼ばれることもある。
一実施形態において、半導体パッケージ・リング・スティフナは、内側リング・スティフナ１１２と後続リング・スティフナ（subsequent ring stiffener）１１４とを含む構成要素部分を含む。一実施形態では、内側リング・スティフナ１１２とともに後続リング・スティフナ１１４を挟む、外側リング・スティフナ１１６も含まれる。一実施形態では、内側リング・スティフナ１１２及び後続リング・スティフナ１１４が、それぞれの電源電圧（VCC）及び接地基準電圧（VSS）部分として回路内で電気的に接続されるように、２つのリング・スティフナのみが使用される。
一実施形態では、能動デバイスは、第１ダイ１０及び補助ダイ２０のようにダイ側１１１に配置される。一実施形態では、第１ダイ１０は、カリフォルニア州サンタクララのインテルコーポレーションによって製造されるような論理プロセッサである。第１ダイ１０がプロセッサである実施形態では、補助ダイ２０はプラットフォーム・コントローラ・ハブ２０である。図示されるように、第１ダイ１０及び補助ダイ２０は、ダイ側１１１のインフィールド領域（infield region）に隣り合って載置（seat）され、インフィールド領域は内側リング・スティフナ１１２の内側輪郭によって作られる。
一実施形態では、CPUダイ、PCHダイ、DRAMダイ、グラフィック処理ユニット（GPU）ダイのような、数個のダイがダイ側１１１に載置される。図示されているように、ボールアレイ１１が、ダイ側１１１の上に第１ダイ１０を支持し、第１ダイと半導体パッケージ基板１１０との間に電子結合を形成する。いくつかの図を通して、第１ダイ１０について図示されているようにダイ側１１１の上にダイを載置するために、ボールアレイ１１のようなボールアレイが図示される。
一実施形態では、キャパシタのような一連の受動デバイスが、内側リング・スティフナ１１２と後続リング・スティフナ１１４との間に供給される。図示されるように、５つのキャパシタ群、すなわち、４キャパシタ群１１８がある内側リング・スティフナ１１２の底部から開始し、時計回りに移動して４キャパシタ群１２０、３キャパシタ群１２２、４キャパシタ群１２４及び４キャパシタ群１２６が提供される。利用可能な空間によって示されるように、一実施形態では、５キャパシタ群のように、他の数のキャパシタ群が組み立てられてもよい。一実施形態では、２キャパシタ群が配置される。一実施形態では、単一のキャパシタが配置される。
一実施形態では、キャパシタのような一連の受動デバイスが、後続リング・スティフナ１１４と外側リング・スティフナ１１６との間に供給される。図示されるように、６つのキャパシタ群、すなわち、４キャパシタ群１２８がある外側リング・スティフナ１１６の底部から開始し、時計回りに移動して３キャパシタ群１３０、３キャパシタ群１３２、４キャパシタ群１３４、３キャパシタ群１３６及び３キャパシタ群１３８が提供される。利用可能な空間によって示されるように、一実施形態では、５キャパシタ群のように、他の数のキャパシタ群が組み立てられてもよい。一実施形態では、２キャパシタ群が配置される。一実施形態では、単一のキャパシタが配置される。
受動デバイスの電気的接続は、はんだ層のような電気材料によって提供される。はんだ層は、後続リング・スティフナ１１４と外側リング・スティフナ１１６との間の４キャパシタ群１２８とともに図示される２つの別個のはんだ層１４０及び１４２を含み、受動デバイス１２８を２つの隣接するリング・スティフナに接続する。各受動デバイスはまた、２つの隣接するリング・スティフナの間を接続するはんだ層、例えばある例では、内側リング・スティフナ１１２及び後続リング・スティフナ１１４に接続し、別の例では後続リング・スティフナ１１４及び外側リング・スティフナ１１６に接続する、はんだ層を有するように説明される。
一実施形態では、リング・スティフナはアルミニウム金属プレートから作られる。一実施形態では、リング・スティフナは銅金属プレートから作られる。一実施形態では、リング・スティフナは、１００マイクロメートル（μｍ）から４００μｍの範囲のZ方向プロファイルを提示する。
いずれにしても、図１Ａでは、３つのリング・スティフナがダイ側１１１に取り付けられ、それぞれが少なくとも１つの受動デバイスによってブリッジされる隙間（gap）によって任意の隣接するリング・スティフナを分けていることがわかる。一実施形態では、隙間は、２つの隣接するリング・スティフナの間に重要な電気的機能を提供しないダミーデバイスによってブリッジされる。
図１Ｂは、一実施形態による、図１Ａに図示される半導電性装置１００の断面及び部分的に切り取られた正面図である。図１Ｂは図１Ａの切断線Ｂ−−Ｂからとったものである。断面において、装置１００は、キャパシタ１２０、１２６、１３０及び１３６を示す。キャパシタ１２０及び１２６は、内側リング・スティフナ１１２と後続リング・スティフナ１１４との間に配置される。キャパシタ１３０及び１３６は、後続リング・スティフナ１１４と外側リング・スティフナ１１６との間に配置される。
他の受動デバイスを、例えば内側リング・スティフナ１１２と後続リング・スティフナ１１４との間に図示される、隙間内の任意の２つの隣接するスティフナ部分の間に配置することができる。いずれにしても、受動素子は、隣接するリング・スティフナの間に電気結合経路を提供する。
例として、キャパシタ１３０は、（より暗い）端部電極又は端子と、（より明るい）キャパシタ本体を有するように図示され、キャパシタ１３０は、はんだ層への直接接触によって電気的に結合される。図１Ｂに図示されるように、はんだ層１４０及び１４２は、数個のリング・スティフナ内に形成されたレッジ（ledge）上に載置される。次に、はんだ層１４０及び１４２は、キャパシタ１３０及び１３６のような受動素子を介して、それぞれの後続リング・スティフナ１１４及び外側リング・スティフナ１１６に電気的に結合される。
図１Ｂの断面及び部分切り取り図において、パッケージ基板１１０は、電気経路（electrical routing）とリング・スティフナとの間の電気経路と導電性接着剤を示している。外側リング・スティフナ１１６は、導電性の接着フィルム１４４によってランド側の面１１１に貼り付け（affix）られる。同様にそれぞれの導電性フィルム１４６及び１４８は、内側リング・スティフナ１１２及び後続リング・スティフナ１１４を貼り付ける。
電気経路１５０、１５２及び１５４が、数個のリング・スティフナ１１２、１１４及び１１６の下の半導体パッケージ基板１１０内に示されている。電気経路の全てが図示されているわけではなく、図１Ａに示されるCPU１０のような半導電性デバイスに結合される、図面の平面に直交するように向けられた電気経路は、図示されていない。
一実施形態では、ボールグリッドアレイが、半導体パッケージ基板１１０のランド側１０９に配置され、その１つの電気的バンプが参照番号１５６によって示されている。
電気経路１５０は、回路がキャパシタ１３０の向こう側へ向けられることを可能にする経路を示し、例えば外側リング・スティフナ１１６で始まって、ボールアレイ１１で完了する。電気経路１５０は、キャパシタ１３０の第１端子を論理ダイ１０に結合する。一実施形態において、電気経路１５０は第１電源電圧（Vcc）に関連付けられる。電気経路１５２は、キャパシタ１２０、１３０、１２６及び１３６の第２端子を論理ダイ１０に結合する。一実施形態において、電気経路１５２は接地基準電圧（Vss）に関連付けられる。電気経路１５４は、補助ダイ２０をキャパシタ１２６に結合する。一実施形態において、電気経路１５４は第２電源電圧（Vcc）に関連付けられる。一実施形態では、電気経路１５０、１５２及び１５４は、１つ以上のマイクロビア（micro-vias）のような垂直相互接続を含んでよい。電気経路１５０、１５２及び１５４の端子は、接触パッド１５０ａのような（すなわち、スティフナ１１６のようなスティフナに隣接する）パッケージ基板接触パッドと、接触パッド１５０ｂのような（すなわち、論理ダイ１０に隣接する）パッケージ基板バンプ接触パッドにそれぞれ供給される。一実施形態では、電気経路１５０は、第１ダイ１０に結合される第１トレースと呼ばれ、電気経路１５４は、補助ダイ２０に結合される補助トレースと呼ばれる。電気経路１５０、１５２及び１５４は、例示的なものであって、電気経路の包括的な例ではない。
一実施形態では、接着フィルム、例えば異方性導電フィルムは導電性であり、数個のリング・スティフナをダイ側１１１に接着する。例えば図１Ｂに図示されるように、接着フィルム１４４、１４６及び１４８は導電性であり、数個の埋め込みキャパシタの使用を可能にする。一実施形態では、キャパシタ及びリング・スティフナ、例えばキャパシタ１３０及び外側リング・スティフナ１１６は、接着フィルム１４４、パッケージ基板接触パッド１５０ａ、電気経路１５０及びパッケージ基板バンプ接触パッド１５０ｂを介して論理ダイ１０に電気的に結合される。一実施形態において、接着フィルムは２０μｍ〜３０μｍの範囲内の厚さを有する。
一実施形態において、受動素子は、ＸＬＰ０４０２、０２０１、０１００５のようなキャパシタである。一実施形態において、受動素子は、極間の長さ（pole-to-pole lengths）が４００μｍ〜１，０００μｍのキャパシタである。一実施形態において、受動素子は、２００μｍ〜５００μｍの幅を有するキャパシタである。一実施形態において、受動素子は、１５０μｍ〜２５０μｍのZ方向プロファイルを有するキャパシタである。
図１Ｃは、一実施形態による、図１Ａに図示される半導電性装置１００の断面及び部分的に切り取られた正面図である。装置１００は、断面線Ｃ−−Ｃからとった図１Ａからわかるように、論理デバイス１０、補助デバイス２０並びにリング・スティフナ１１２、１１４及び１１６を示す。論理デバイス１０及び補助デバイス２０は、パッケージ基板１１０のダイ側１１１にフリップチップ接合（flip-chip bonded）される。パッケージ基板１１０は、リング・スティフナ１１２、１１４及び１１６がそれぞれの接着フィルム１４４、１４６及び１４８によってダイ側の面１１１に貼り付けられることを示している。
図１Ｃに図示されるように、パッケージ基板１１０のような本開示における全てのパッケージ基板についての実施形態では、電気ボールグリッドアレイ１５６は、マザーボード１６０のようなボード１６０上に載置される。一実施形態では、ボード１６０は、コンピューティングシステムの外側のシェルのような物理的かつ電気的に絶縁性のシェル１６２を含む。パッケージ基板１１０をボード１６０に載置させる処理は、ボード１６０の方へのパッケージ基板１１０の移動を示す、破線で示される指向性矢印によって図示されている。
図２は、一実施形態による、半導体パッケージフットプリントとZプロファイルの両方に受動素子を組み込むパッケージ・リング・スティフナ及びリングセグメント・スティフナを含む半導電性装置２００の上面図である。パッケージ・リング・スティフナ及びリングセグメント・スティフナは、ダイ側２１１の半導体パッケージ基板２１０の上に取り付けられる。一実施形態では、半導体パッケージ・リング・スティフナ及びリングセグメント・スティフナは、内側リングセグメント・スティフナ２１２及び２１２’を含む構成要素部分を含む。後続リング・スティフナ２１４は、内側リングセグメント・スティフナ２１２及び２１２'を分離する２つの空間がない一体構造であるのに対し、２つのスティフナは、ダイ側２１１上でリングフォームファクタの輪郭を描いていることがわかる。後続リング・スティフナ２１４は接地基準電圧（VSS）に関連付けられ、したがって、単一の完全なリング・スティフナである。
一実施形態において、外側リングセグメント・スティフナは、アイテム２１６、２１６’及び２１６’’を含む。内側リングセグメント・スティフナ２１２及び２１２'とともに含まれる外側リングセグメント・スティフナ２１６、２１６'及び２１６’’は、後続リング・スティフナ２１４を挟む。後続リング・スティフナ２１４は、外側リングセグメント・スティフナ２１６、２１６’及び２１６’’を分離するいくつかの空間がない一体構造であるが、３つのスティフナがダイ側２１１でリングフォームファクタの輪郭を描いていることがわかる。後続リング・スティフナ２１４は、接地基準電圧（VSS）に関連付けられ、したがって、単一の完全なリング・スティフナである。
一実施形態では、内側リングセグメント・スティフナ２１２及び２１２’と後続リング・スティフナ２１４が、それぞれの電源電圧（VCC）及び接地基準電圧（VSS）部分として回路内で電気的に接続されるように、２つのリング・スティフナのセットのみが使用される。
一実施形態では、能動デバイスが、第１ダイ１０及び補助ダイ２０のようにダイ側２１１に配置される。一実施形態では、第１ダイ１０は、カリフォルニア州サンタクララのインテルコーポレーションによって製造されるような論理プロセッサである。第１ダイ１０がプロセッサである実施形態では、補助ダイ２０はプラットフォーム・コントローラ・ハブ２０である。図示されるように、第１ダイ１０及び補助ダイ２０は、ダイ側２１１のインフィールド領域に隣り合って載置され、ここでインフィールド領域は、内側リングセグメント・スティフナ２１２及び２１２'の内側輪郭によって作られる。
一実施形態では、CPUダイ、PCHダイ、DRAMダイ、グラフィック処理ユニット（GPU）ダイのように、数個のダイがダイ側２１１に載置される。これらの実施形態では、ダイ１０は第１の導電性デバイス１０であり、ダイ２０は後続の半導電性デバイス２０である。
半導電性デバイス１０及び２０、あるいはこれらのうちの１つは、参照番号２１１が配置され、かつ内側リングセグメント・スティフナ２１２及び２１２'の中心輪郭内にある、ダイ側２１１のインフィールド領域内に配置されてもよい。
一実施形態では、キャパシタのような一連の受動デバイスが、内側リングセグメント・スティフナ２１２及び２１２'と、後続リング・スティフナ２１４との間に供給される。図示されるように、５つのキャパシタ群が提供される。すなわち、４キャパシタ群２１８を有する内側リングセグメント・スティフナ２１２’の底部から開始し、時計回りに移動すると４キャパシタ群２２０、３キャパシタ群２２２がある。処理は更にリングセグメント・スティフナ２１２を時計回りに進み、４キャパシタ群２２４及び４キャパシタ群２２６がある。第１受動デバイス２２６が内側リングセグメント・スティフナ２１２と接触し、内側受動デバイス２２６と呼ばれる場合、少なくとも１つの補助受動デバイス２２０が、内側リングセグメント・スティフナ２１２’と接触してよく、少なくとも１つの更なる内側受動デバイス２２０と呼ばれることがある。
一実施形態では、キャパシタのような一連の受動デバイスが、後続リング・スティフナ２１４と外側リングセグメント・スティフナ２１６、２１６'及び２１６’’との間に供給される。第１受動デバイス２３０が外側リングセグメント・スティフナ２１６と接触し、外側受動デバイス２３０と呼ばれる場合、少なくとも１つの補助受動デバイス２３８が外側リングセグメント・スティフナ２１６'と接触してもよく、少なくとも１つの更なる外側受動デバイス２３８と呼ばれることがある。
図示されるように、６つのキャパシタ群、すなわち、４キャパシタ群２２８を有する外側リングセグメント・スティフナ２１６、２１６'及び２１６’’の底部から開始し、時計回りに移動して３キャパシタ群２３０、３キャパシタ群２３２、４キャパシタ群２３４、３キャパシタ群２３６及び３キャパシタ群２３８が提供される。一実施形態では、２キャパシタ群が用いられる。一実施形態では、単一のキャパシタが用いられる。
受動デバイスの電気的接続が、はんだ層２４０及び２４２のような電気材料によって提供される。はんだ層は、後続リング・スティフナ２１４と外側リングセグメント・スティフナ２１６’’との間の４キャパシタ群２２８とともに示される２つの別個のはんだ層２４０及び２４２を含み、これらのはんだ層は、受動デバイス２２８を２つの隣接するリング・スティフナに接続する。各受動デバイスはまた、２つの隣接するリング・スティフナの間を接続するはんだ層を有するようも図示される。
一実施形態では、数個のリングセグメント・スティフナが、１ボルト（V）のような単一の電源電圧の母線（power rail）に関連付けられる。一実施形態では、数個のリングセグメント・スティフナが、１.５V及び３.３Vのような２つの異なる電源電圧の母線に関連付けられる。例えばリングセグメント・スティフナ２１２、２１６及び２１６''は１.５Vを持ち、リングセグメント・スティフナ２１２’及び２１６'は３.３Vの電圧を持つ。一実施形態では、各リングセグメント・スティフナは異なる電源電圧を持つ。例えばリングセグメント・スティフナ２１２は電源電圧Vcc1＝１Vを持ち、リングセグメント・スティフナ２１２'は電圧Vcc2＝１.５Vを持ち、リングセグメント・スティフナ２１６’’は電圧Vcc3＝１.８Vを持ち、リングセグメント・スティフナ２１６'は電圧Vcc4＝３.３Vを持ち、リングセグメント・スティフナ２１６は電圧Vcc5＝０.５Vを持つ。
図３Ａ、図３Ｂ及び図３Ｃは、一実施形態によるリングインリング・スティフナ埋め込み型の受動デバイスを使用する積層化ダイ装置３００を図示する。同様の構造及び構成は図１Ａ、１Ｂ及び１Ｃから参照してよい。
図３Ａはプロセッサダイ６０を図示している。一実施形態では、補助ダイ７０、積層化された第１補助ダイ（stacked supplemental first die）８０及び積層化された後続補助ダイ（stacked supplemental subsequent die）９０が、プロセッサダイ６０に隣接して構成される。積層化された第１補助ダイ８０は、数個のシリコン貫通ビア（TSV：through-silicon vias）７８（図３Ｂを参照されたい）によって補助ダイ７０の裏側を通して接続される。積層化された後続補助ダイ９０は、数個のTSV７９（図３Ｃを参照されたい）によって補助ダイ７０の裏側を通して接続される。数個のTSV７８及び７９は、それぞれ図３Ｂ及び図３Ｃでは、名目上８つのTSV７８及び７９の２つのグループによって示されている。一実施形態では、補助ダイ７０はプラットフォーム・コントローラ・ハブであり、積層化される第１補助ダイ８０はメモリダイであり、積層化される後続補助ダイ９０はトランシーバである。リング・スティフナの全体的なZ方向プロファイルは、ダイ積層７０、８０及び９０がZプロファイルのスティフナ部分によって物理的に保護されるように、メモリ及び／又はトランシーバダイ８０及び９０の最も高い部分よりも高い。一実施形態では、リング・スティフナの全体的なZ方向プロファイルは、ダイ積層７０、８０及び９０の最も高い部分とほぼ同じレベルである。
図４Ａ、図４Ｂ及び図４Ｃは、一実施形態によるリングセグメント・リングインリング・スティフナ埋め込み式受動デバイスを使用する積層化ダイ装置４００を図示する。選択された類似の構造及び構成は、図２及び図３から参照してよい。
半導体パッケージ・リング・スティフナ及びリングセグメント・スティフナは、半導体パッケージ基板４１０上のダイ側４１１に取り付けられる。一実施形態では、半導体パッケージ・リング・スティフナ及びリングセグメント・スティフナは、内側リングセグメント・スティフナ４１２及び４１２'を含む構成要素部分を含む。後続リング・スティフナ４１４は、接地基準電圧（VSS）に関連付けられ、したがって、単一の完全なリング・スティフナである。
一実施形態では、外側リングセグメント・スティフナは、アイテム４１６、４１６'及び４１６’’を含む。一実施形態では、内側リングセグメント・スティフナ４１２及び４１２'とともに含まれる外側リングセグメント・スティフナ４１６、４１６'及び４１６’は、後続リング・スティフナ４１４を挟む。一実施形態では、内側リングセグメント・スティフナ４１２及び４１２’と後続リング・スティフナ４１４が、それぞれの電源電圧（VCC）及び接地基準電圧（VSS）部分として回路内で電気的に接続されるように、２つのリング・スティフナのみが使用される。
一実施形態では、第１ダイ６０、メモリダイ積層６２及び補助ダイ７０のように、能動デバイスがダイ側４１１上に配置される。一実施形態において、第１ダイ６０は、カリフォルニア州サンタクララのインテルコーポレーションによって製造されるような論理プロセッサである。第１ダイ６０がプロセッサである実施形態では、メモリダイ積層は、ダイ側４１１上にフリップチップ接合される第１メモリダイ６２と、第１メモリダイ６２上に積層されてシリコン貫通ビア６９によって第１メモリダイ６２に接続される後続のメモリダイ６３とを含む。一実施形態において、メモリダイ積層６２及び６３は、動的ランダムアクセスメモリ（DRAM）又はフラッシュメモリである。
図示されるように、第１ダイ６０とメモリダイ積層６２及び６３は、積層化される第１補助ダイ８０及び積層化される後続補助ダイ９０を有して構成される補助ダイ７０とともに、ダイ側４１１のインフィールド領域に隣り合って載置される。積層化される第１補助ダイ８０は、数個のシリコン貫通ビア（TSV）７８（図４Ｂを参照されたい）によって補助ダイ７０の裏側を通して接続される。積層化される後続補助ダイ９０は、数個のTSV（図４Ｃを参照されたい）によって補助ダイ７０の裏側を通して接続される。数個のTSV７８及び７９は、それぞれ図４Ｂ及び図４Ｃでは、名目上８つのTSV７８及び７９の２つのグループによって示されている。一実施形態では、補助ダイ７０はプラットフォーム・コントローラ・ハブであり、積層化される第１補助ダイ８０はグラフィクスプロセッサであり、積層化される後続補助ダイ９０はトランシーバである。リング・スティフナ及びリングセグメント・スティフナの全体的なZ方向プロファイルは、ダイ積層がZプロファイルのスティフナのセグメント部分によって物理的に保護されるように、ダイ６０、６２、８０及び９０の最も高い部分よりも高い。一実施形態では、リング・スティフナの全体的なZ方向プロファイルは、ダイ６０、６２、８０及び９０の最も高い部分とほぼ同じレベルである。
一実施形態では、キャパシタのような一連の受動デバイスが、内側リングセグメント・スティフナ４１２及び４１２'と後続リング・スティフナ４１４との間に供給される。図示されるように、５つのキャパシタ群、すなわち、４キャパシタ群４１８を有する内側リング・スティフナ４１２及び４１２’の底部から開始し、時計回りに移動して４キャパシタ群４２０、３キャパシタ群４２２、４キャパシタ群４２４及び４キャパシタ群４２６が提供される。
一実施形態では、キャパシタのような一連の受動デバイスが、後続リング・スティフナ４１４と外側リングセグメント・スティフナ４１６、４１６'及び４１６’’との間に供給される。図示されるように、６つのキャパシタ群、すなわち、４キャパシタ群４２８を有する外側リングセグメント・スティフナ４１６、４１６'及び４１６’’の底部から開始し、時計回りに移動して３キャパシタ群４３０、３キャパシタ群４３２、４キャパシタ群４３４、３キャパシタ群４３６及び３キャパシタ群４２８が提供される。
受動デバイスの電気的接続が、はんだ層４４０及び４４２のような電気材料によって提供される。はんだ層は、後続リング・スティフナ４１４と外側リングセグメント・スティフナ４１６’’との間の４キャパシタ群４２８とともに示される２つの別個のはんだ層４４０及び４４２を含み、これらのはんだ層は、受動デバイス４２８を２つの隣接するリング・スティフナに接続する。各受動デバイスはまた、それぞれの端子を通して２つの隣接するリング・スティフナの間を接続するはんだ層を有するように図示される。
一実施形態では、数個のリングセグメント・スティフナが、１ボルト（V）のような単一の電源電圧の母線に関連付けられる。一実施形態では、数個のリングセグメント・スティフナが、１.５V及び３.３Vのような２つの異なる電源電圧の母線に関連付けられる。例えばリングセグメント・スティフナ４１２、４１６及び４１６''は１.５Vを持ち、リングセグメント・スティフナ４１２’及び４１６'は３.３Vの電圧を持つ。一実施形態では、各リングセグメント・スティフナは異なる電源電圧を持つ。例えばリングセグメント・スティフナ４１２は電源電圧Vcc1＝１Vを持ち、リングセグメント・スティフナ４１２'は電圧Vcc2＝１.５Vを持ち、リングセグメント・スティフナ４１６’’は電圧Vcc3＝１.８Vを持ち、リングセグメント・スティフナ４１６'は電圧Vcc4＝３.３Vを持ち、リングセグメント・スティフナ４１６は電圧Vcc5＝０.５Vを持つ。一実施形態では、各ダイタイプは、互いに他のダイタイプとは異なる電圧で動作する。例えばプロセッサ６０は１Vで動作し、メモリダイ積層６２及び６３は１.５Vで動作し、プラットフォーム・コントローラ・ハブ７０は１.８Vで動作し、トランシーバ７８は０.５Vで動作し、グラフィクスプロセッサ８０は３.３Vで動作する。一実施形態では、１つ以上のダイタイプが共通の電源電圧で動作するか、これを共有する。一実施形態では、各ダイタイプは１つ以上の電源電圧で動作する。
いずれにしても、数個のダイを、パッケージ基板４１０のようなパッケージ基板の上に組み立てることができ、４１２及び４１６シリーズの数個のリングセグメント・スティフナが母線として動作して、有用な専用の母線電圧（power rail voltage）に従って数個のダイタイプへ容量放電を伝えることがわかる。
図５は、一実施形態による性能比較グラフ５００である。このグラフはシミュレーションから生成され、ランド側及びダイ側のキャパシタ性能と比較した本実施形態の性能を示すために開示される。定量的な量はおおよそであり、例示的である。スティフナのダイ側のキャパシタ性能は、１００MHz〜１GHzの間の曲がる部分（knee）でみられ、ランド側キャパシタ（LSC）とボード側キャパシタ（BSC）の間にあるが、LSCにより近いことがわかる。BSCに対する改善を示すことに加えて、開示される実施形態は、LSC並びにBSCの比較において、より大きなX-Yフットプリントの問題並びにZ高さの問題を解決する。
図６は、一実施形態により処理フロー図６００である。
６１０において、処理は、半導体パッケージ基板上に少なくとも２つのリング・スティフナを載置することを含む。一実施形態では、（図１Ｂに見られるような）接着フィルム１４４、１４６、１４８のような導電性の接着フィルムをパッケージ基板上にラミネートして、リング・スティフナの接着を容易にすることができる。一実施形態では、リング・スティフナの形成は金属射出成形によって行われる。一実施形態では、リング・スティフナの形成は金属鋳造によって行われる。一実施形態では、リング・スティフナの形成は金属スタンピングによって行われる。
６２０において、処理は、受動デバイスの載置（seat）を達成するために、リング・スティフナの選択された部分に沿ってトレンチ（trenches）又はレッジを形成することを含む。６２０の前にスタンピングすることを対象とする実施形態では、受動デバイスの載置はスタンピングプロセスによって達成される。
６２２において、処理は、所与のリング・スティフナを少なくとも２つのリングセグメント・スティフナに個片化（singulating）することを含む。
６３０において、処理は、受動デバイスの載置に電気的接続を形成することを含む。非限定的な例示の実施形態では、図１Ａに見られるように、はんだ１４０及び１４２が、それぞれのリング・スティフナ１１６及び１１４の載置又はレッジ上に形成される。一実施形態では、はんだ１４０及び１４２のような電気的接続の形成を、はんだペーストを施すかプリントするプロセスを通して達成することができる。
６４０において、処理は、２つの隣接するリング・スティフナの間の電気的接続に対して受動デバイスを組み立てることを含む。非限定的な例示の実施形態では、図３Ｂに図示される数個のキャパシタを、例えばピック・アンド・プレイスプロセスを通して、はんだ電気接続部上に載置する。
６５０において、処理は、パッケージ基板のダイ側に対して少なくとも１つの半導体デバイスを組み立てることを含む。非限定的な例示の実施形態では、第１ダイ１０及び補助ダイ２０は、例示のはんだリフロープロセスを通して（図１Ｂ及び図１Ｃに見られるように）ダイ側１１１に載置される。一実施形態では、（処理６４０で説明したように）少なくとも１つの受動デバイスとスティフナとの間の電気的接続は、同じリフロープロセスの間に形成され得る。
６６０において、処理は、パッケージのランド側のボードに対して半導体パッケージ基板を組み立てることを含む。非限定的な例示の実施形態では、半導体パッケージ基板１１０は、例示のはんだリフロープロセスを通して、図１Ｃのゴースト線の２つの指向性矢印によって示されるように、ボード１６０に対して組み立てられる。
６７０において、処理は、コンピューティングシステムに対して、リングインリング・スティフナを含む半導体パッケージを組み立てることを含む。この処理の更なる説明は、以下に記載される。
図７は、開示された実施形態の高レベルなデバイスアプリケーションの例を示すために含まれる。半導電性装置の実施形態のためのリングインリング・スティフナ埋め込み式受動デバイスは、コンピュータシステムのいくつかの部分で見られることがある。一実施形態では、半導電性装置のためのリングインリング・スティフナ埋め込み式受動デバイスは、セルラー通信塔に取り付けられるような通信装置の一部である。リングインリング・スティフナ埋め込み式受動デバイスは、受動デバイス装置を組み込んだ複合スティフナとも呼ばれることがある。一実施形態では、コンピューティングシステム７００は、デスクトップコンピュータを含むが、これに限定されない。一実施形態では、システム７００は、ラップトップコンピュータを含むが、これに限定されない。一実施形態では、システム７００は、ネットブックを含むが、これに限定されない。一実施形態では、システム７００は、タブレットを含むが、これに限定されない。一実施形態では、システム７００は、ノートブックコンピュータを含むが、これに限定されない。一実施形態では、システム７００は、パーソナルデジタルアシスタント（PDA）を含むが、これに限定されない。一実施形態では、システム７００は、サーバを含むが、これに限定されない。一実施形態では、システム７００は、ワークステーションを含むが、これに限定されない。一実施形態では、システム７００は、携帯電話を含むが、これに限定されない。一実施形態では、システム７００は、モバイルコンピューティングデバイスを含むが、これに限定されない。一実施形態では、システム７００は、スマートフォンを含むが、これに限定されない。一実施形態では、システム７００は、インターネット機器を含むが、これに限定されない。他のタイプのコンピューティングデバイスが、半導電性装置の実施形態のためのリングインリング・スティフナ埋め込み式受動デバイスを含むマイクロ電子デバイスを用いて構成されてもよい。
一実施形態において、プロセッサ７１０は、１つ以上の処理コア７１２及び７１２Ｎを有する。ここで、７１２Ｎは、プロセッサ７１０の内部のＮ番目のプロセッサコアを表し、Ｎは正の整数である。一実施形態において、電子デバイスシステム７００は、７１０及び７０５を含む複数のプロセッサを含むリングインリング・スティフナ埋め込み式受動デバイスの実施形態を使用し、この場合、プロセッサ７０５は、プロセッサ７１０のロジックと同様又は同一のロジックを有する。一実施形態において、処理コア７１２は、命令をフェッチするためのプリフェッチロジック、命令をデコードするためのデコードロジック、命令を実行するための実行ロジック等を含むが、これらに限定されない。一実施形態では、プロセッサ７１０は、システム７００内のMAA装置のための命令及びデータのうちの少なくとも１つをキャッシュするキャッシュメモリ７１６を有する。キャッシュメモリ７１６は、１つ以上のレベルのキャッシュメモリを含む階層構造に編成されてよい。
一実施形態において、プロセッサ７１０はメモリコントローラ７１４を含む。メモリコントローラ７１４は、プロセッサ７１０が、揮発性メモリ７３２と不揮発性メモリ７３４のうちの少なくとも一方を含むメモリ７３０にアクセスして通信することを可能にする機能を実行するよう動作可能である。一実施形態において、プロセッサ７１０は、メモリ７３０及びチップセット７２０と結合される。また、プロセッサ７１０は無線アンテナ７７８にも結合されて、無線信号の送信及び受信の少なくとも一方のために構成された任意のデバイスと通信する。一実施形態では、無線アンテナインタフェース７７８は、IEEE８０２.１１規格及びその関連ファミリ、ホームプラグAV（HPAV）、超広帯域（UWB）、Bluetooth（登録商標）、WiMax又は任意の形式の無線通信プロトコルに従って動作するが、これらに限定されない。
一実施形態において、揮発性メモリ７３２は、同期動的ランダムアクセスメモリ（SDRAM）、動的ランダムアクセスメモリ（DRAM）、RAMBUS動的ランダムアクセスメモリ（RDRAM）及び／又は任意の他のタイプのランダムアクセスメモリデバイスを含むが、これらに限定されない。不揮発性メモリ７３４は、フラッシュメモリ、相変化メモリ（PCM）、読出専用メモリ（ROM）、電気消去可能プログラマブル読出専用メモリ（EEPROM）又は任意の他のタイプの不揮発性メモリデバイスを含むが、これらに限定されない。
メモリ７３０は、プロセッサ７１０によって実行される情報及び命令を格納する。一実施形態では、メモリ７３０は、プロセッサ７１０が命令を実行している間に一時的な変数又は他の中間情報も格納し得る。図示される実施形態では、チップセット７２０は、ポイントツーポイント（PtP又はP-P）インタフェース７１７及び７２２を介してプロセッサ７１０に接続する。これらのPtP実施形態のいずれも、本開示で説明されるMAA装置の実施形態を使用して達成することができる。チップセット７２０は、プロセッサ７１０が、システム７００における半導電性装置の実施形態のためのリングインリング・スティフナ埋め込み式受動デバイス内の他の要素に接続することを可能にする。一実施形態では、インタフェース７１７及び７２２は、（登録商標）QuickPath Interconnect（QPI）等のようなPtP通信プロトコルに従って動作する。他の実施形態では、異なる相互接続が使用されてよい。
一実施形態では、チップセット７２０は、プロセッサ７１０、７０５Ｎ、ディスプレイデバイス７４０及び他のデバイス７７２、７７６、７７４、７６０、７６２、７６４、７６６、７７７等と通信するように動作可能である。チップセット７２０はまた、無線アンテナ７７８にも結合され、無線信号の送信及び受信のうち少なくとも一方を行うように構成された任意のデバイスと通信することができる。
チップセット７２０は、インタフェース７２６を介してディスプレイデバイス７４０に接続する。ディスプレイ７４０は、例えば液晶ディスプレイ（LCD）、プラズマディスプレイ、ブラウン管（CRT）ディスプレイ又は任意の他の形式の視覚ディスプレイデバイスであってよい。一実施形態では、プロセッサ７１０及びチップセット７２０は、システム内の半導電性装置のためのリングインリング・スティフナ埋め込み式受動デバイスにマージされる。加えて、チップセット７２０は、様々な要素７７４、７６０、７６２、７６４及び７６６を相互接続する１つ以上のバス７５０及び７５５に接続する。バス７５０及び７５５は、バスブリッジ７７２を介して、半導電性装置の実施形態のための少なくとも１つのリングインリング・スティフナ埋め込み式受動デバイス等と一緒に相互接続されてよい。一実施形態では、チップセット７２０は、インタフェース７２４を介して、不揮発性メモリ７６０、大容量記憶装置７６２、キーボード／マウス７６４、ネットワークインタフェース７６６、スマートTV７７６及び家庭用電化製品７７７等と結合する。
一実施形態では、大容量記憶装置７６２は、半導体ドライブ、ハードディスクドライブ、ユニバーサルシリアルバスフラッシュメモリドライブ又は任意の他の形式のコンピュータデータ記憶媒体を含むが、これらに限定されない。一実施形態では、ネットワークインタフェース７６６は、これらに限定されないがEthernet（登録商標）インタフェース、ユニバーサルシリアルバス（USB）インタフェース、周辺機器相互接続（PCI）エクスプレスインタフェース、無線インタフェース及び／又は任意の他の適切なタイプのインタフェースを含む、任意のタイプの周知のネットワークインタフェース規格によって実装される。一実施形態では、無線インタフェースは、IEEE８０２.１１規格及びその関連ファミリ、ホームプラグAV（HPAV）、超広帯域（UWB）、Bluetooth（登録商標）、WiMax又は任意の形式の無線通信プロトコルに従って動作する。
図７に図示されるモジュールは、コンピューティングシステム７００内の半導電性装置の実施形態のリングインリング・スティフナ埋め込み式受動デバイス内の別個のブロックとして示されているが、これらのブロックのうちの一部によって実行される機能が、単一の半導体回路内に統合されてもよく、２つ以上の別個の集積回路を使用して実装されてもよい。例えばキャッシュメモリ７１６はプロセッサ７１０内の別個のブロックとして示されているが、キャッシュメモリ７１６（又は７１６の選択された態様）をプロセッサコア７１２に組み込むことができる。
有用な場合、コンピューティングシステム７００は、例えば半導電性装置のためのリングインリング・スティフナ埋め込み式受動デバイスをセルラータワーに取り付けるためのブロードキャスト構造インタフェースを有してもよい。
本明細書で開示される半導電性装置の実施形態及び方法のためのリングインリング・スティフナ埋め込み式受動デバイスを例示するために、非限定的な例示のリストがここで提供される：
例１は、半導体パッケージ基板であり：ダイ側及びランド側と；内側リング・スティフナ及び該内側リング・スティフナに隣接して配置される後続リング・スティフナであって、各リング・スティフナが、導電性接着剤で前記ダイ側に載置され、少なくとも１つの導電性接着剤がパッケージ基板内のトレースに結合される、内側リング・スティフナ及び後続リング・スティフナと；内側リング・スティフナ及び後続リング・スティフナに電気的に接触する受動デバイスであって、後続リング・スティフナが接地（ground）に結合され、内側リング・スティフナが電力接続（power connection）に結合される、受動デバイスと；を備える。
例２において、例１に係る主題は任意選択で、受動デバイスが第１受動デバイスであることを含み、内側リング・スティフナ及び後続リング・スティフナと電気的に接触する少なくとも１つの更なる受動デバイスを更に含む。
例３において、例１乃至２のいずれか１つ以上に係る主題は任意選択で、ダイ側に配置される第１ダイを含み、該第１ダイは、トレースを通して後続リング・スティフナに結合される。
例４において、例１乃至３のいずれか１つ以上に係る主題は任意選択で、トレースが第１トレースであることを含み、ダイ側に配置される第１ダイであって、第１トレースを通して後続リング・スティフナに結合される第１ダイと；ダイ側に配置される補助ダイであって、補助トレースを通して後続リング・スティフナに結合される補助ダイとを更に含む。
例５において、例１乃至４のいずれか１つ以上に係る主題は任意選択で、後続リング・スティフナが一体型リング構造であることを含み、内側リング・スティフナは、集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを含む。
例６において、例１乃至５のいずれか１つ以上に係る主題は任意選択で、後続リング・スティフナが一体型リング・スティフナであることを含み、集合的にリング・スティフナの輪郭を描く少なくとも２つの外側リングセグメント・スティフナを備える、外側リングセグメント・スティフナを更に含む。
例７において、例１乃至６のいずれか１つ以上に係る主題は任意選択で、後続リング・スティフナが一体型リング構造であることを含み：集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを含む、内側リング・スティフナと；後続リング・スティフナを囲むリング・スティフナの輪郭を集合的に描く少なくとも２つの外側リングセグメント・スティフナを備える、外側リングセグメント・スティフナを更に含む。
例８において、例１乃至７のいずれか１つ以上に係る主題は任意選択で、受動デバイスが内側受動デバイスであることを含み：外側リング・スティフナであって、後続リング・スティフナが内側リング・スティフナと当該外側リング・スティフナとの間のダイ側に配置される、外側リング・スティフナと；外側リング・スティフナ及び後続リング・スティフナに電気的に接触する少なくとも１つの外側受動デバイスであって、外側リング・スティフナが電力接続に結合される、少なくとも１つの外側受動デバイスとを更に含む。
例９において、例８に係る主題は任意選択で、内側受動デバイスが第１内側受動デバイスであることを含み、内側リング・スティフナ及び後続リング・スティフナに電気的に接触する少なくとも１つの更なる内側受動デバイスを更に含み、外側受動デバイスは第１外側受動デバイスであり、後続リング・スティフナ及び外側リング・スティフナに接触する少なくとも１つの更なる外側受動デバイスを更に含む。
例１０において、例８乃至９のいずれか１つ以上に係る主題は任意選択で、ダイ側に配置される第１ダイを含み、第１ダイは、トレースを通して後続リング・スティフナに結合される。
例１１において、例８乃至１０のいずれか１つ以上に係る主題は任意選択で、トレースが第１トレースであることを含：ダイ側に配置される第１ダイであって、第１トレースを通して後続リング・スティフナに結合される第１ダイと；ダイ側に配置される補助ダイであって、補助トレースを通して後続リング・スティフナに結合される補助ダイとを更に含む。
例１２において、例８乃至１１のいずれか１つ以上に係る主題は任意選択で、後続リング・スティフナが一体型リング構造であることを含み、内側リング・スティフナは、集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを含む。
例１３において、例８乃至１２のいずれか１つ以上に係る主題は任意選択で、後続リング・スティフナが一体型リング・スティフナであることを含み、集合的にリング・スティフナの輪郭を描く少なくとも２つの外側リングセグメント・スティフナを含む、外側リングセグメント・スティフナを更に含む。
例１４において、例８乃至１３のいずれか１つ以上に係る主題は任意選択で、後続リング・スティフナが一体型リング構造であることを含み：集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを含む、内側リング・スティフナと；後続リング・スティフナを囲んでいるリング・スティフナの輪郭を集合的に描く少なくとも２つの外側リングセグメント・スティフナを含む、外側リングセグメント・スティフナを更に含む。
例１５において、例１乃至１４のいずれか１つ以上に係る主題は任意選択で、ランド側に配置されるボールグリッドアレイと；ボールグリッドアレイが接触するボードであって、プリント配線基板であるボードと；含む。
例１６において、例１乃至１５のいずれか１つ以上に係る主題は任意選択で、受動デバイスが、２００μｍ〜５００μｍの範囲の長さ、４００μｍ〜１，０００μｍの範囲の幅及び１５０μｍ〜２５０μｍの範囲の高さのキャパシタであることを含む。
例１７は、スティフナを半導体パッケージ基板に組み立てる方法であり：半導体パッケージ基板のダイ側に内側リング・スティフナ及び後続リング・スティフナを載置することであって、半導体パッケージ基板はランド側も含むことと；受動デバイスの載置（passive-device seat）を達成するために内側リング・スティフナ及び後続リング・スティフナの各々にトレンチを形成することと；内側リング・スティフナと後続リング・スティフナとの間の受動デバイスの載置に電気的接続を形成することと；リング・スティフナの間の電気的接続に対して受動デバイスを組み立てることと；を備える。
例１８において、例１７に係る主題は任意選択で、内側リング・スティフナが、２つ以上の内側リングセグメント・スティフナから組み立てられ、受動デバイスが第１内側受動デバイスであることを含み、後続リング・スティフナ及び異なる内側リングセグメント・スティフナに対して後続の内側受動デバイスを組み立てることを更に含む。
例１９において、例１７乃至１８のいずれか１つ以上に係る主題は任意選択で、受動デバイスが内側受動デバイスであることを含み：外側リング・スティフナをダイ側に前記後続リング・スティフナに隣接して載置することと；受動デバイスの載置を達成するために、後続リング・スティフナ及び外側リング・スティフナの各々にトレンチを形成することと；後続リング・スティフナと外側リング・スティフナとの間の受動デバイスの載置に電気的接続を形成することと；後続リング・スティフナと外側リング・スティフナとの間の電気的接続に対して外側受動デバイスを組み立てることと；を更に含む。
例２０において、例１７乃至１９のいずれか１つ以上に係る主題は任意選択で、外側リング・スティフナが、２つ以上の外側リングセグメント・スティフナから組み立てられ、外側受動デバイスが、第１外側受動デバイスであることを含み、後続リング・スティフナ及び異なる外側リングセグメント・スティフナに対して後続の外側受動デバイスを組み立てることを更に含む。
例２１は、コンピューティングシステムであって：半導体パッケージ基板のダイ側に載置される第１ダイ及び補助ダイであって、半導体パッケージ基板がランド側も含む、第１ダイ及び補助ダイと；内側リング・スティフナ及び該内側リング・スティフナに隣接して配置される後続リング・スティフナであって、各リング・スティフナが、導電性接着剤で前記ダイ側に載置され、少なくとも１つの導電性接着剤がパッケージ基板内のトレースに結合される、内側リング・スティフナ及び後続リング・スティフナと；内側リング・スティフナ及び後続リング・スティフナに電気的に接触する受動デバイスであって、後続リング・スティフナが接地に結合され、内側リング・スティフナが電力接続に結合される、受動デバイスと；ランド側に配置されるボールグリッドアレイと；ボールグリッドアレイに電気的に接触するボードであって、該ボードは、第１ダイ及び補助ダイのために電気的及び物理的に絶縁性の外側のシェルを含む、ボードと；を備える。
例２２において、例２１に係る主題は任意選択で、補助ダイが、少なくとも１つの貫通シリコンビアによって補助ダイに各々結合される第１積層化補助ダイ（first stacked supplemental die）と後続積層化補助ダイ（subsequent stacked supplemental die）を支持することを含み、第１ダイ及び補助ダイの各々は、ボールアレイを通して半導体パッケージと通信する。
例２３において、例２２に係る主題は任意選択で、ダイ側に配置されるメモリダイ積層を含み、該メモリダイ積層は、少なくとも１つのTSVを通して半導体パッケージ基板と通信する少なくとも２つのメモリダイを有するチップセットを含む。
上記の詳細な説明は、詳細な説明の一部を形成する添付の図面の参照を含む。図面は、例示として、本発明を実施することができる特定の実施形態を示す。これらの実施形態は、本明細書では「実施例」とも呼ばれる。そのような実施例は、図示又は説明されたものに加えて要素を含むことができる。しかしながら、本発明者らは、図示又は説明された要素のみが提供される実施例も考慮する。さらに、本発明者らは、特定の例（又はその１つ以上の態様）に関して、あるいは本明細書で図示又は説明された要素（又はその１つ以上の態様）に関して、図示又は説明されるこれらの要素（又はその１つ以上の態様）の任意の組合せ又は順列を使用する例も考慮している。
本明細書と参照によって組み込まれた文書との間に一貫性のない用法がある場合、本明細書の用法が支配する。
本明細書において、「a」又は「an」という用語は、特許文書において一般的であるように使用され、「少なくとも１つ」又は「１つ以上」の任意の他の事例又は用法とは無関係に、１つ又は２つ以上を含む。本明細書において、「又は（or）」という用語は非排他的なものを示すように使用される。すなわち、「Ａ又はＢ」は、別段の記載がない限り、「ＡであるがＢではない」、「ＢであるがＡではない」そして「Ａ及びＢ」を含む。本明細書において、「含む（including）」及び「in which」という用語は、それぞれ「備える（comprising）」及び「wherein」という用語の平易な英語と等価なものとして使用される。また、以下の特許請求の範囲において、「含む（including）」及び「備える（comprising）」という用語はオープンエンドである。すなわち、請求項内でそのような用語の後に列挙されるものに加えて更なる要素を含むシステム、デバイス、製品、合成物（composition）、形成（formulation）又は処理等は、依然としてその請求項の範囲内にあると考えられる。さらに、以下の特許請求の範囲において、「第１」、「第２」及び「第３」等の用語は単にラベルとして使用され、それらの対象物に対する数値的な要件を課すように意図されない。
本明細書で説明される方法の例は、少なくとも部分的にマシン又はコンピュータで実施することができる。一部の例は、上記の例で説明したような方法を実行するように電気デバイスを構成するように動作可能な命令でエンコードされる、コンピュータ読取可能媒体又はマシン読取可能媒体を含むことができる。そのような方法の実装は、マイクロコード、アセンブリ言語コード、高水準言語コード等のようなコードを含むことができる。そのようなコードは、様々な方法を実行するためのコンピュータ読取可能命令を含むことができる。コードは、コンピュータプログラム製品の一部を形成してもよい。さらに、一例では、コードを、実行中又は他の時間等に、１つ以上の揮発性、非一時的又は不揮発性の有形のコンピュータ読取可能媒体に有形に格納することができる。これらの有形のコンピュータ読取可能媒体の例は、これらに限定されないが、ハードディスク、取外し可能な磁気ディスク、取外し可能な光ディスク（例えばコンパクトディスク及びデジタルビデオディスク）、磁気カセット、メモリカード又はスティック、ランダムアクセスメモリ（RAM）、読出専用メモリ（ROM）等を含むことができる。
上記の説明は例示的なものであり、限定的なものではない。例えば上述の例（又はその１つ以上の態様）は相互に組み合わせて使用されてもよい。上記の説明を検討することにより、他の実施形態が当業者等によって使用され得る。この要約は、読み手が技術的開示の性質を迅速に確認できるようにするため、３７ C.F.R. §１.７２(b)に整合するよう与えられる。特許請求の範囲又は請求項の意味を解釈又は限定するように使用されないという理解の下で提示している。また、上記の詳細な説明では、本開示を合理化するよう様々な特徴がグループ化されていることがある。これは、特許請求されていない開示された特徴がいずれかの請求項に不可欠であることを意図しているものとして解釈されるべきではない。むしろ、本発明に係る主題は、特定の開示される実施形態の全特徴よりも少ない部分にある可能性がある。したがって、以下の特許請求の範囲はこれにより、実施例又は実施形態として詳細な説明に組み込まれ、各請求項は、別個の実施形態として独立し、そのような実施形態を、様々な組合せ又は順列で相互に組み合わせることができる。開示される実施形態の範囲は、添付の特許請求の範囲に関して、そのような特許請求の範囲の権利が及ぶ等価物の全範囲とともに決定されるべきである。

Claims (23)

  1. ダイ側及びランド側を含むパッケージ基板と；
    内側リング・スティフナ及び該内側リング・スティフナに隣接して配置される後続リング・スティフナであって、各リング・スティフナが、導電性接着剤を用いて前記ダイ側に載置され、少なくとも１つの導電性接着剤が前記パッケージ基板内のトレースに結合される、前記内側リング・スティフナ及び前記後続リング・スティフナと；
    前記内側リング・スティフナ及び前記後続リング・スティフナに電気的に接触する受動デバイスであって、前記後続リング・スティフナが接地に結合され、前記内側リング・スティフナが電力接続に結合される、前記受動デバイスと；
    を備える、半導体パッケージ。
  2. 前記受動デバイスは第１受動デバイスであり、
    前記内側リング・スティフナ及び前記後続リング・スティフナと電気的に接触する少なくとも１つの更なる受動デバイスを更に含む、
    請求項１に記載の半導体パッケージ。
  3. 前記ダイ側に配置される第１ダイを更に含み、該第１ダイは、前記トレースを通して前記後続リング・スティフナに結合される、
    請求項１に記載の半導体パッケージ。
  4. 前記トレースは第１トレースであり、
    前記ダイ側に配置される第１ダイであって、前記第１トレースを通して前記後続リング・スティフナに結合される前記第１ダイと；
    前記ダイ側に配置される補助ダイであって、補助トレースを通して前記後続リング・スティフナに結合される前記補助ダイと；
    を更に含む、請求項１に記載の半導体パッケージ。
  5. 前記後続リング・スティフナは一体型リング構造であり、前記内側リング・スティフナは、集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを含む、
    請求項１に記載の半導体パッケージ。
  6. 前記後続リング・スティフナは一体型リング・スティフナであり、
    集合的にリング・スティフナの輪郭を描く少なくとも２つの外側リングセグメント・スティフナを備える、外側リングセグメント・スティフナを更に含む、
    請求項１に記載の半導体パッケージ。
  7. 前記後続リング・スティフナは一体型リング構造であり、
    前記内側リング・スティフナは、集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを備え、
    前記後続リング・スティフナを囲むリング・スティフナの輪郭を集合的に描く少なくとも２つの外側リングセグメント・スティフナを備える、外側リングセグメント・スティフナを更に含む、
    請求項１に記載の半導体パッケージ。
  8. 前記受動デバイスは内側受動デバイスであり、
    外側リング・スティフナであって、前記後続リング・スティフナが前記内側リング・スティフナと当該外側リング・スティフナとの間のダイ側に配置される、前記外側リング・スティフナと；
    前記外側リング・スティフナ及び前記後続リング・スティフナに電気的に接触する少なくとも１つの外側受動デバイスであって、前記外側リング・スティフナが電力接続に結合される、前記少なくとも１つの外側受動デバイスと；
    を更に含む、請求項１に記載の半導体パッケージ。
  9. 前記内側受動デバイスは第１内側受動デバイスであり、
    前記内側リング・スティフナ及び前記後続リング・スティフナに電気的に接触する少なくとも１つの更なる内側受動デバイスを更に含み、
    前記外側受動デバイスは、第１外側受動デバイスであり、
    前記後続リング・スティフナ及び前記外側リング・スティフナに接触する少なくとも１つの更なる外側受動デバイスを更に含む、
    請求項８に記載の半導体パッケージ。
  10. 前記ダイ側に配置される第１ダイを更に含み、前記第１ダイは、前記トレースを通して前記後続リング・スティフナに結合される、
    請求項８に記載の半導体パッケージ。
  11. 前記トレースは第１トレースであり、
    前記ダイ側に配置される第１ダイであって、前記第１トレースを通して前記後続リング・スティフナに結合される前記第１ダイと；
    前記ダイ側に配置される補助ダイであって、補助トレースを通して前記後続リング・スティフナに結合される前記補助ダイと；
    を更に含む、請求項８に記載の半導体パッケージ。
  12. 前記後続リング・スティフナは一体型リング構造であり、前記内側リング・スティフナは、集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを備える、
    請求項８に記載の半導体パッケージ。
  13. 前記後続リング・スティフナは一体型リング・スティフナであり、
    集合的にリング・スティフナの輪郭を描く少なくとも２つの外側リングセグメント・スティフナを備える、外側リングセグメント・スティフナを更に含む、
    請求項８に記載の半導体パッケージ。
  14. 前記後続リング・スティフナは一体型リング構造であり、
    前記内側リング・スティフナは、集合的にリング・スティフナの輪郭を描く２つのリングセグメント・スティフナを備え、
    前記後続リング・スティフナを囲むリング・スティフナの輪郭を集合的に描く少なくとも２つの外側リングセグメント・スティフナを備える、外側リングセグメント・スティフナを更に含む、
    請求項８に記載の半導体パッケージ。
  15. 前記ランド側に配置されるボールグリッドアレイと；
    前記ボールグリッドアレイが接触するボードであって、プリント配線基板である前記ボードと；
    を更に含む、請求項１に記載の半導体パッケージ。
  16. 前記受動デバイスは、２００μｍ〜５００μｍの範囲の長さ、４００μｍ〜１，０００μｍの範囲の幅及び１５０μｍ〜２５０μｍの範囲の高さのキャパシタである、
    請求項１に記載の半導体パッケージ。
  17. スティフナを半導体パッケージ基板に組み立てる方法であって：
    半導体パッケージ基板のダイ側に内側リング・スティフナ及び後続リング・スティフナを載置することであって、前記半導体パッケージ基板はランド側も含むことと；
    受動デバイスの載置を達成するために前記内側リング・スティフナ及び前記後続リング・スティフナの各々にトレンチを形成することと；
    前記内側リング・スティフナと前記後続リング・スティフナとの間の前記受動デバイスの載置において電気的接続を形成することと；
    前記のリング・スティフナの間の電気的接続に対して受動デバイスを組み立てることと；
    を備える、方法。
  18. 前記内側リング・スティフナは、２つ以上の内側リングセグメント・スティフナから組み立てられ、前記受動デバイスは第１内側受動デバイスであり、
    前記後続リング・スティフナ及び異なる内側リングセグメント・スティフナに対して後続の内側受動デバイスを組み立てることを更に含む、
    請求項１７に記載の方法。
  19. 前記受動デバイスは、内側受動デバイスであり、
    外側リング・スティフナを前記ダイ側に前記後続リング・スティフナに隣接して載置することと；
    受動デバイスの載置を達成するために、前記後続リング・スティフナ及び前記外側リング・スティフナの各々にトレンチを形成することと；
    前記後続リング・スティフナと前記外側リング・スティフナとの間の前記受動デバイスの載置において電気的接続を形成することと；
    前記後続リング・スティフナと前記外側リング・スティフナとの間の前記電気的接続に対して外側受動デバイスを組み立てることと；
    を更に含む、請求項１７に記載の方法。
  20. 外側リング・スティフナは、２つ以上の外側リングセグメント・スティフナから組み立てられ、外側受動デバイスは、第１外側受動デバイスであり、
    前記後続リング・スティフナ及び異なる外側リングセグメント・スティフナに対して後続の外側受動デバイスを組み立てることを更に含む、
    を更に含む、請求項１７に記載の方法。
  21. コンピューティングシステムであって：
    半導体パッケージ基板のダイ側に載置される第１ダイ及び補助ダイであって、前記半導体パッケージ基板がランド側も含む、前記第１ダイ及び前記補助ダイと；
    内側リング・スティフナ及び該内側リング・スティフナに隣接して配置される後続リング・スティフナであって、各リング・スティフナが、導電性接着剤を用いて前記ダイ側に載置され、少なくとも１つの導電性接着剤が前記のパッケージ基板内のトレースに結合される、前記内側リング・スティフナ及び前記後続リング・スティフナと；
    前記内側リング・スティフナ及び前記後続リング・スティフナに電気的に接触する受動デバイスであって、前記後続リング・スティフナが接地に結合され、前記内側リング・スティフナが電力接続に結合される、前記受動デバイスと；
    前記ランド側に配置されるボールグリッドアレイと；
    前記ボールグリッドアレイに電気的に接触するボードであって、前記第１ダイ及び前記補助ダイのために電気的及び物理的に絶縁性の外側のシェルを含む前記ボードと；
    を備える、コンピューティングシステム。
  22. 前記補助ダイは、少なくとも１つの貫通シリコンビアによって前記補助ダイに各々結合される第１積層化補助ダイと後続積層化補助ダイを支持し、前記第１ダイ及び前記補助ダイの各々は、ボールアレイを通して前記半導体パッケージ基板と通信する、
    請求項２１に記載のコンピューティングシステム。
  23. 前記ダイ側に配置されるメモリダイ積層を更に含み、該メモリダイ積層は、少なくとも１つのTSVを通して前記半導体パッケージ基板と通信する少なくとも２つのメモリダイを有するチップセットを含む、
    請求項２２に記載のコンピューティングシステム。
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