JP2005251368A - 半導体記憶素子におけるディレイロックループ及びそのロック方法 - Google Patents

半導体記憶素子におけるディレイロックループ及びそのロック方法 Download PDF

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Abstract

【課題】
スタックフェイルを防止できるＤＬＬ回路及びそのロック方法を提供する。
【解決手段】
外部クロックに対して極性がそれぞれ非反転及び反転の関係にある同極性クロック及び逆極性クロックを生成する。同極性クロック又は逆極性クロックのいずれかを選択して、所定の遅延をさせて、内部クロックを形成する。内部クロックを遅延モデル部で遅延させてフィードバッククロックを生成する。フィードバッククロックを所定時間遅延させて遅延フィードバッククロックを出力する。前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する。前記フィードバッククロックを前記外部クロックにロックさせるために、前記フィードバッククロックの位相と前記外部クロックの位相とを比較する。
【選択図】図１

Description

この発明は、半導体記憶装置におけるディレイロックループ(delay locked loop)に関し、具体的にはスタック(stuck fail)状態に陥るのを防止できるディレイロックループ及びそのロック方法に関する。
一般に、半導体記憶素子を利用したシステムや回路において、クロックは、動作タイミングを合せるためのレファレンスとして用いられており、エラー無しでより速い動作を保障するために使用されることもある。外部から入力されるクロックがそれらシステムや回路の内部で使用される際に、内部回路による時間遅延（これを「クロックスキュー」という）が発生するが、このような時間遅延を補償し、内部クロックが外部クロックと同じ位相を有するようにディレイロックループ（以下、「ＤＬＬ」と略称する）が使用されている。すなわち、ＤＬＬは、外部クロックを使用してセンシングされたデータが内部クロックによりデータ出力バッファを経て出力されるタイミングと、外部から入力されるクロックとのタイミングを一致させるために使用される。ＤＬＬの動作原理は、遅延量が制御可能な遅延ラインを利用して、外部入力クロックを遅延させた内部クロックを生成し、外部入力クロックの立上りエッジ（又は立下りエッジ）に対して１周期（又は複数周期）遅延した内部クロックの立上りエッジ（又は立下りエッジ）を一致させるように、遅延ラインの遅延量を制御することにより、外部入力クロックに正確に位相ロックした内部クロックを生成するものである。
ＤＬＬは、外部クロックと処理データのタイミングずれ、又は外部クロックと内部クロックとの間のスキューを補償するためのクロック発生装置であって、半導体装置やコンピュータシステムに採用可能である。
ＤＤＲ−ＳＤＲＡＭ(double data rate synchronous DRAM)に採用されたＤＬＬを例に挙げて説明する。
図１０は、従来技術に係るレジスタ制御型ＤＬＬ回路の全体構成の例を示すブロック図であり、第１クロックバッファ１１１、第２クロックバッファ１１２、クロック分周器１１３、第１ないし第３遅延ライン１１４、１１５、１１６、シフトレジスタ１１７、シフト制御器１１８、位相比較器１１９、第１及び第２ＤＬＬ駆動器１２０、１２１及び遅延モデル１２２を備えてなる。
以下、前記各ブロックの機能及び動作を説明する。
第１クロックバッファ１１１は、外部反転クロック/clkを入力とし、外部クロックclkの立下りエッジに同期して発生する第１内部クロックfall_clkを生成する。第２クロックバッファ１１２は、外部クロックclkを入力とし、外部クロックclkの立上りエッジに同期して発生する第２内部クロックrise_clkを生成する。クロック分周器１１３は、第２内部クロックrise_clkを１／ｎ（ｎは正の整数であり、通常ｎ＝８）に分周して、遅延モニタリングクロックdly_in及び基準クロックrefを出力する。
第１ＤＬＬ駆動器１２０は、第１遅延ライン１１４の出力ifclkをＤＬＬ駆動してＤＬＬクロックfclk_dllを生成し、第２ＤＬＬ駆動器１２１は、第２遅延ライン１１５の出力irclkをＤＬＬ駆動してＤＬＬクロックrclk_dllを生成する。遅延モデル１２２は、第３遅延ライン１１６の出力feedback_dlyを遅延させて実際のクロック経路と同じ遅延条件を経たクロックdfeedbを生成するように構成されている。
位相比較器１１９は、遅延モデル１２２から出力されるフィードバッククロックdfeedbの立上りエッジと基準クロックrefの立上りエッジとの位相を比較する。
シフト制御器１１８は、位相比較器１１９から出力される制御信号ctrlに応答して、前記第１ないし第３遅延ライン１１４、１１５、１１６のクロック位相をシフトさせるためのシフト制御信号ＳＲ、ＳＬを出力するか、ディレイロックがなされたことを示すディレイロック信号dll_lockbを出力する。
シフトレジスタ１１７は、シフト制御器１１８から出力されるシフト制御信号ＳＲ、ＳＬに従って、シフト動作させることによって、第１内部クロックfall_clkを入力とする第１遅延ライン１１４、第２内部クロックrise_clkを入力とする第２遅延ライン１１５、そして遅延モニターリングクロックdly_inを入力とする第３遅延ライン１１６の遅延量を調節する。
ここで、遅延モデル１２２は、ダミークロックバッファ、ダミー出力バッファ及びダミーロードを有し、レプリカ回路(replica circuit)とも呼ばれる。そして、ＤＬＬループ内のシフトレジスタ１１７及びシフト制御器１１８は、遅延部１１０内の第１ないし第３遅延ライン１１４、１１５、１１６を制御するための遅延制御信号発生部１２３を構成する。
図１０のＤＬＬでクロックがロックされるのに必要な遅延量が、図１１Ａ、図１１Ｂに示されている。
図１１Ａのように、遅延モニターリングクロックdly_inが第３遅延ライン１１６及び遅延モデル１２２を経て、最初にフィードバッククロックdfeedbとして出力される場合、基準クロックrefに比べて所定間隔Ｄだけ位相（立上りエッジ同士を比べて図解）が進むようであれば、前記所定間隔Ｄ分を遅延部１１０で遅延させることによって、フィードバッククロックdfeedbを基準クロックrefにロックさせるようにする。
ところが、図１１Ｂのように、最初に現れるフィードバッククロックdfeedbの立上りエッジが、基準クロックrefの立上りエッジのすぐ後に存在するようになる場合は、フィードバッククロックdfeedbを基準クロックrefにロックさせるためには、動作周波数の一周期に近い時間分を遅延させて、基準クロックrefの次の立上りエッジにロックさせる。なぜならば、ＤＬＬが最初に動作する時には、最小個数の単位遅延素子(delay units)を使用するようにセッティングされていて、フィードバッククロックdfeedbの遅延量をこれ以上減らせないためである。したがって、ＤＬＬ内部の遅延ライン部には、動作周波数の一周期に該当する時間分遅延させることができるくらい、充分な個数の単位遅延素子が備えられなければならない。しかも、この時の動作周波数も最も遅く動作する動作周波数での遅延量が考慮されなければならない。
一方、ＤＬＬを構成する要素の中で最も大きい面積を占める構成要素が遅延ライン部であるが、図１０のようなＤＬＬは、一周期に該当する遅延時間分遅延させるためには、遅延ライン部の占める面積がとても大きく、よって電力消費も大きくならざるを得なかった。また、最悪の場合、フィードバッククロックdfeedbをほぼ一周期程度遅延させてロックしなければならないので、ロックするまでに必要とする時間(locking time)が長くなるという問題点があった。
そこで、このような問題点を解決するために、図１２のように改善された形態のＤＬＬが提案された。
図１２のＤＬＬでは、まず、位相比較器３１３が外部クロックclkと最初に現れたフィードバッククロックfbとの位相関係を比べた後、外部クロック自体をそのまま遅延ライン部３１７に印加するか、外部クロックと正反対の位相のクロックを遅延ライン部３１７に印加するかを決める。これによって、図１２のＤＬＬは、遅延ライン部３１７に動作周波数の半周期に該当する個数の単位遅延素子を設ければ充分であった。
図１３Ａ、図１３Ｂは、図１２の従来技術に係る改善されたＤＬＬのロック動作を図解するタイミング波形図であり、これを使用して図１２のＤＬＬ動作を説明する。図１３Ａは、ＤＬＬ動作の初期にフィードバックされるフィードバッククロックの遅延時間ｔＤが、動作周波数の半周期ｔＣＫ／２より小さい場合である。この場合、クロックをロックさせるために必要とする遅延量がｔＣＫ／２より大きいため、フィードバッククロックの遅延のために外部クロックclkを使用する代わりに、外部クロックclkと位相が反対である外部反転クロック/clkを使用する。次いで、ｔＣＫ／２-ｔＤ分を遅延させるために常にｔＣＫ／２より少ない遅延量でクロックをロックすることができる。
図１３Ｂは、ＤＬＬ動作の初期にフィードバックされるフィードバッククロックの遅延時間ｔＤが、動作周波数の半周期ｔＣＫ／２より大きい場合である。この場合、ロックのために必要な遅延量は、ｔＣＫ／２以下であるので、外部クロックclkを使用してフィードバッククロックfbを生成させる。
しかし、図１２の従来技術に係る改善されたＤＬＬは、次のような問題点を内包している。すなわち、ＤＬＬの動作初期に位相比較器３１３が外部クロックclkとフィードバッククロックfbとの位相を比較する時、２つのクロックの位相が非常に近接して、２つのクロックの位相を正常に比較することが困難なデッドゾーン（不感域）内に存在すれば、位相比較時にエラーが発生する。
図１４は、図１２の従来技術に係る改善されたＤＬＬでエラーが発生する場合の動作タイミング波形図である。
ＤＬＬ動作初期に、外部クロックclkをフィードバックさせたフィードバッククロックfbが、ほぼ動作周波数の半周期ｔＣＫ／２に近接する遅延時間ｔＤを有する場合は、外部反転クロック/clkをフィードバックさせたフィードバッククロック/fbは、理想的な場合、図１４の３番目に図解するクロックのようなタイミングを有する。次いで、位相比較器３１３は、現在のフィードバッククロック/fbに遅延量を増加させよという命令を下し、これによってフィードバッククロックの位相が次第に遅くなり、正常にロックできる。
しかし、現実的にフィードバッククロックfb_rが位相比較器のデッドゾーンに留まったり、ＤＬＬに印加される電圧の変化又はＤＬＬの温度変化など周辺状況の多様な変化によって、フィードバッククロックfb_rの立上りエッジが外部クロックclkの立上りエッジに遅れる位相誤差が発生し得る。このような位相誤差によって、位相比較器３１３は、位相遅延を縮めよとの命令、すなわち、位相を前に引けという命令を下すようになるが、ＤＬＬの初期動作時のフィードバッククロックは、最小の単位遅延素子を経て現れるので、これ以上位相差を減らすことができない。結果的に、図１２のような従来技術に係る改善されたＤＬＬでも、外部クロックに内部クロックをロックさせることができない場合があるという深刻な問題点を持っている。このように、修正動作不能に陥った状態を「スタックフェイル(stuck fail)」と称することもある。
特開２００３−１７４００３号公報
この発明は、上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、スタックフェイルを防止できるＤＬＬ及びそのロック方法を提供することにある。
また、この発明の他の目的は、スタックフェイルを防止しながらも、動作周波数の概略半周期に該当する長さだけの遅延ライン部を使用することができるＤＬＬ及びそのロック方法を提供することにある。
上記目的を達成するため、この発明のディレイロックループのクロックのロック方法は、半導体記憶素子において、外部から入力される外部クロックに対して極性がそれぞれ非反転及び反転の関係にある同極性クロック及び逆極性クロックを生成する第１ステップと、フィードバッククロックを所定時間遅延させた遅延フィードバッククロックを出力する第２ステップと、前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する第３ステップと、前記フィードバッククロックを前記外部クロックにロックさせるために、前記フィードバッククロックの位相と前記外部クロックの位相とを比較する第４ステップとを含んでいる。
好ましくは、前記第２ステップにおけるフィードバッククロックは、前記ディレイロックループが動作し始める初期のフィードバッククロックを使用することができる。
好ましくは、前記所定時間は、少なくとも前記外部クロックと前記フィードバッククロックとの位相の前後を間違って判断し得る範囲よりさらに大きいことを特徴とする。
好ましくは、前記第３ステップの比較の結果、前記遅延フィードバッククロックの立上りエッジが前記外部クロックの立下りエッジより先行すれば、前記逆極性クロックを選択し、前記遅延フィードバッククロックの立上りエッジが前記外部クロックの立下りエッジより遅れれば、前記同極性クロックを選択する第５ステップを、さらに含んでいる。
好ましくは、第５ステップを行った後、前記フィードバッククロックが外部クロックに所定間隔以上離れれば、遅延ライン部の遅延を増加させる第６ステップと、前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近すれば、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる第７ステップとを、さらに含んでいる。
好ましくは、前記第７ステップにおいて前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて進相から遅相に転換することである。
また、この出願の発明に係るディレイロックループは、半導体記憶素子において、外部クロックと当該外部クロックを遅延ライン部により遅延させて生成されるフィードバッククロックとを入力され、前記外部クロックと前記フィードバッククロックとの位相を比較するとともに、前記外部クロックと前記フィードバッククロックを所定時間だけ遅延させて生成される遅延フィードバッククロックとの位相を比較する位相感知部と、前記位相感知部における両比較結果に応じて、前記フィードバッククロックの位相が前記外部クロックの位相に所定間隔以内に接近するまで遅延ライン部の遅延を増加させるスタック防止部とを備えてなる。
好ましくは、前記スタック防止部は、前記フィードバッククロックが外部クロックに所定間隔以内に接近するようになると、前記フィードバッククロックと外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる。
好ましくは、前記位相感知部は、前記フィードバッククロックを所定時間だけ遅延させて前記遅延フィードバッククロックを生成するためのフィードバッククロック遅延器と、前記フィードバッククロックと前記外部クロックとを比較するための第１位相感知器と、前記遅延フィードバッククロックと前記外部クロックとを比較するための第２位相感知器とを含む。
好ましくは、前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて、進相から遅相に転換することに依存する。
好ましくは、前記スタック防止部は、前記第２位相感知器の出力が、第１論理状態の間は第１論理状態を出力し、前記第２位相感知器の出力が第２論理状態に遷移すれば前記第１位相感知器から出力される論理状態に対応して出力する。
好ましくは、この出願の発明に係るディレイロックループは、前記外部クロックと前記外部クロックを反転させた外部反転クロックとを受け取ってそれぞれをバッファリングする入力バッファ部と、前記位相感知部から出力される信号に応じて、前記入力バッファ部から出力される複数のクロックのうち一つを選択するためのマルチプレクシング部とを、さらに備えてなる。
好ましくは、前記入力バッファ部は、前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力する第１入力バッファと、前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力する第２入力バッファとを含む。
好ましくは、前記マルチプレクシング部は、前記第２位相感知器から出力される信号に応じて下記マルチプレクサを制御するための制御信号を出力するためのマルチプレクサ制御部と、前記マルチプレクサ制御部から出力される制御信号に応じ、前記入力バッファ部から出力される複数のクロックのうち一つを選択するためのマルチプレクサとを含む。
好ましくは、前記マルチプレクサ制御部は、前記第２位相感知器から、順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、前記外部クロックを計数して、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になることを検出し、第１論理信号を出力させるための計数及び検出ロジック部と、前記複数の決定器の出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するＤフリップフロップとを含む。
好ましくは、前記計数及び検出ロジック部は、前記外部クロックを計数するためのカウンタと、前記カウンタの出力値が変われば、ロックされた論理値を出力するための検出ロジックと、周期的にトグリングするクロック信号と前記検出ロジックとを否定論理和するためのＮＯＲゲートと、前記ＮＯＲゲートの出力を反転させるためのＮＡＮＤゲートとを含む。
また、この出願の発明に係るディレイロックループは、半導体記憶素子において、スタック防止部の出力に制御され、フィードバッククロックを所定時間遅延させた遅延フィードバッククロック及びフィードバッククロックの位相を、外部クロックの位相と順次に比較するための位相感知部と、前記位相感知部から出力される信号に応答して、前記フィードバッククロックが外部クロックに所定間隔以内に接近するまでは、遅延ライン部の遅延を増加させるためのスタック防止部とを備えてなる。
好ましくは、前記スタック防止部は、前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するようになれば、前記フィードバッククロックと前記外部クロックとの位相比較によって、前記遅延ライン部の遅延を増加又は減少させる。
好ましくは、前記位相感知部は、前記フィードバッククロックを所定時間遅延させて前記遅延フィードバッククロックを出力するフィードバッククロック遅延器と、前記スタック防止部の出力に制御されて前記フィードバッククロックと前記遅延フィードバッククロックのうちの一つを選択するためのマルチプレクサと、前記マルチプレクサの出力と前記外部クロックとを比較するための位相感知器とを含む。
好ましくは、前記フィードバッククロック遅延器は、前記フィードバッククロックをデッドゾーンよりさらに遅延させる。
好ましくは、前記フィードバッククロックが、外部クロックに所定間隔以内に接近したかの判断は、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相より先行するか遅れるかに依存する。
好ましくは、前記スタック防止部は、前記位相感知器の出力が第１論理状態の間は、第１論理状態を出力し、前記位相感知器の出力が第２論理状態に遷移した後は、前記位相感知器から出力される論理状態に対応して出力する。
好ましくは、この出願の発明に係るディレイロックループは、前記外部クロックと前記外部クロックを反転させた外部反転クロックとを受け取ってバッファリングする入力バッファ部と、前記位相感知部から出力される信号に応じて前記入力バッファ部から出力される複数のクロックのうちの一つを選択するためのマルチプレクシング部とを、さらに備えてなる。
好ましくは、前記入力バッファ部は、前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性エッジを出力するための第１入力バッファと、前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同位相である逆極性クロックを出力するための第２入力バッファとを含む。
好ましくは、前記マルチプレクシング部は、前記第２位相感知器から出力される信号に応じ、下記マルチプレクサを制御するための制御信号を出力するマルチプレクサ制御部と、前記マルチプレクサ制御部から出力される前記制御信号に応じて、前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクサとを含む。
好ましくは、前記マルチプレクサ制御部は、前記第２位相感知器から順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、前記外部クロックを計数し、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になるのを検出し、第１論理信号を出力させるための計数及び検出ロジック部と、前記複数の決定器からの出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するＤフリップフロップとを含む。
好ましくは、前記計数及び検出ロジック部は、前記外部クロックを計数するためのカウンタと、前記カウンタの出力値が変われば、ロックされた論理値を出力する検出ロジックと、周期的にトグリングするクロック信号と前記検出ロジックとを否定論理和するためのＮＯＲゲートと、前記ＮＯＲゲートの出力を反転させるためのＮＡＮＤゲートとを含む。
この発明は、位相感知器が有するデッドゾーン（不感域）を回避するために、フィードバッククロックdfeedbをそのデッドゾーンより長い遅延時間（α）だけ遅延させた後、外部クロックclkと比較するようにするところに特徴がある。
すなわち、この発明によれば、１次的にフィードバッククロックを「α」だけ遅延させた遅延フィードバッククロックと、外部クロックの比較結果を使用して遅延ライン部に印加されるクロックとを選択し、２次的に外部クロックとフィードバッククロックの比較結果を使用して、フィードバッククロックを外部クロックにロックする。
この発明のＤＬＬによれば、最初のフィードバッククロックdfeedbを「α」だけ遅延させた後にも、依然として動作周波数の半周期ｔＣＫ／２以上に遅延させて外部クロックにロックすることができると判断されれば、外部反転クロック/clkをバッファリングした逆極性クロックfclkを遅延ライン部に印加する。これに対し、最初のフィードバッククロックdfeedbを「α」だけ遅延させた後、動作周波数の半周期ｔＣＫ／２以下に遅延させてロックすることができると判断されれば、外部クロックclkをバッファリングした同極性クロックrclkを遅延ライン部に印加する。このような判断の後では、位相感知器がフィードバッククロックの遅延を減少させよという命令を下しても、フィードバッククロックが外部クロックに最初にロックするまでは、比較結果と関係なく遅延量を増加させるように制御し、スタックフェイルの発生を防止することができる。
この発明によれば、従来技術と比べて遅延ライン部の面積が減少し、遅延ライン部で消費される電力が減少し、ＤＬＬで必要とする全体電力が減少する。また、この発明に示されたＤＬＬは、最悪の場合にもほぼ動作周波数の半周期程度の遅延ラインだけで位相ロックができるため、従来の一周期分の遅延ラインを使用してロックする場合よりロック時間を顕著に短縮することができる。
また、ＤＬＬの初期動作時には、外部クロックの位相とフィードバッククロックの位相関係に拘わらず、フィードバッククロックを遅延させてロック動作を行うので、スタックフェイルを防止することができる。そして、この発明に係るＤＬＬは、常に少なくとも「α」程度の遅延ラインを使用しているため、ＤＬＬがロックされた後に周辺電圧や温度などの変化で遅延をさらに減少させなければならない場合にも、これに備えることができるという有利な効果がある。
以下、この発明の最も好ましい実施形態を、添付の図面を参照しながら説明する。
図１は、この発明の一実施形態に係るディレイロックループの全体構成を示すブロック図である。
この発明の実施形態に係るＤＬＬ回路は、従来技術に比べて、位相感知部６２０とスタック防止部６４０とを備えてなることを特徴とする。
位相感知部６２０は、外部クロックclkとフィードバッククロックfbとを受け取って、前記外部クロックclkと前記フィードバッククロックfbとの位相を比較するとともに、前記外部クロックclkと前記フィードバッククロックfbを所定時間遅延させて生成された遅延フィードバッククロックfb_dlyとの位相を比較する。
位相感知部６２０は、さらに具体的に、フィードバッククロックfbを所定時間遅延させ、遅延フィードバッククロックfb_dlyを出力するためのフィードバッククロック遅延器６２１、前記フィードバッククロックfbと前記外部クロックclkとを比較するための第１位相感知器６２３、及び前記遅延フィードバッククロックfb_dlyと外部クロックclkとを比較するための第２位相感知器６２５とを含む。一方、フィードバッククロック遅延器６２１は、フィードバッククロックfbを少なくともデッドゾーンより長い時間の間遅延させることができる複数個（Ｋ個）の単位遅延素子で構成される。ここで、図１に示すtUDは、単位遅延素子によって遅延される遅延時間である。そして、Ｋ個の単位遅延素子が直列に接続されるフィードバッククロック遅延器６２１での遅延量を便宜上「α」と記す。
スタック防止部６４０は、前記位相感知部６２０から出力される信号に応答し、スタックを防止するためのスタック防止信号を出力する。
入力バッファ部６１０は、外部クロックclkと外部反転クロックclkbとを入力され、それぞれをバッファリングして出力するために、外部クロックclkを非反転端子（＋）に、外部反転クロックclkbを反転端子（−）に受け取って、外部クロックclkと同極性の同極性クロックrclkを出力するための第１入力バッファ６１１と、外部反転クロックclkbを非反転端子（＋）に、外部クロックclkを反転端子（−）に受け取って、外部反転クロックclkbと同極性の逆極性クロックfclkを出力するための第２入力バッファ６１とを含んで構成されている。
マルチプレクシング部６３０は、位相感知部６２０から出力される信号によって、入力バッファ部６１０から出力された複数のクロックrclk、fclkのうちの一つを選択する。すなわち、マルチプレクシング部６３０内のマルチプレクサ制御部６３１は、第２位相感知器６２５から出力される信号に応じてマルチプレクサ６３３を制御するための制御信号を出力し、外部から印加されるリセット信号rstによってリセットされる。そして、マルチプレクサ６３３は、マルチプレクサ制御部６３１から出力される制御信号SELnFixに応じて入力バッファ部６１０から出力された複数のクロックrclk、fclkのうちの一つを選択する。
また、この発明のＤＬＬは、遅延ライン制御部６５０、遅延ライン部６６０、遅延モデル部６７０、及び出力バッファ６８０などの構成要素を備えるが、その部分は、図１２に示す従来技術の構成と同じである。
次に、図２は、図１に示すＤＬＬ回路におけるスタック防止部６４０の具体的な構成を示す回路図である。
この発明の実施形態に係るスタック防止部６４０は、フィードバッククロックfbが、外部クロックclkに所定間隔以内に接近する前までは、lock_state＝「Ｌ」であって、スタック防止部６４０の出力delay_upを「Ｈ」状態にして、遅延量を増加させ、２つのクロックの立上りが前記所定間隔以内に接近するようになれば、lock_state＝「Ｈ」となり、外部クロックclkとフィードバッククロックfbとの位相を直接比較する第１位相感知器６２３の出力pdout1によって遅延量を増加あるいは減少させる。
ここで、フィードバッククロックfbが外部クロックclkに所定間隔以内に接近したか否かの情報を有する信号であるlock_state信号は、位相感知部６２０の遅延フィードバッククロックfb_dlyの立上りエッジの位相が、ある状態で外部クロックclkの立上りエッジの位相より先行すれば、pdout2＝「Ｌ」で、次の状態で外部クロックclkの立上りエッジの位相より遅れれば、pdout2＝「Ｈ」で、これを検出して「Ｌ」状態から「Ｈ」状態に遷移する。ここで、第１クロックp_clk1と第２クロックp_clk2は、所定時間ごとに周期的にトグリング(toggling)する（＝切り替わる、反転する）クロックである。
次いで、図３Ａ、図３Ｂ、図３Ｃのこの発明の実施形態に係るＤＬＬの動作タイミング波形図を参照しながら、外部クロックclkとフィードバッククロックfbとの間に生じ得る位相関係について説明する。
まず、この発明の実施形態によれば、第２位相感知器６２５から出力される出力pdout2を使用して、入力バッファ部６１０から出力される同極性クロックrclkと逆極性クロックfclkのうちのいずれを遅延ライン部６６０に送るかを決定する。もし、第２位相感知器６２５の出力pdout2が「Ｌ」状態ならば、外部クロックclkと同相である同極性クロックrclkを使用し、もし、第２位相感知器６２５の出力pdout2が「Ｈ」状態ならば、外部反転クロックclkbと同相である逆極性クロックfclkを使用する。一方、第１位相感知器６２３の出力pdout1は、フィードバッククロックfbの遅延を増加させるか（pdout1＝「Ｌ」）、あるいは減少させるか（pdout1＝「Ｈ」）に対する情報として使用される。
この発明の実施形態に係るＤＬＬが動作を始めると、マルチプレクサ制御部６３１から出力されるクロック選択信号SELnFixは「Ｌ」状態にセットされて出力する。言い換えれば、ＤＬＬが動作を始めるため、リセットされた直後には、外部クロックclkと同相である同極性クロックrclkが遅延ライン部６６０に伝達され、遅延ライン部６６０から出力されて、位相感知部に入力されるフィードバッククロックfbが初期フィードバッククロックfirst fbとなる。
図３Ａは、この発明の実施の形態に係るＤＬＬのロックタイミングを示す例示図であって、この発明に係るＤＬＬが動作を始めて初期フィードバッククロックfirst fbの立上りエッジが外部クロックclkのハイパルス内に存在する反面、初期フィードバッククロックfirst fbより「α」だけ遅れた初期遅延フィードバッククロックfirst fb_dlyの立上りエッジは外部クロックclkのローパルス内に存在する場合である。このとき、第１位相感知器６２３の出力pdout1は「Ｈ」状態となり、第２位相感知器６２５の出力pdout2は「Ｌ」状態となる。マルチプレクサ制御部６３１は、第２位相感知器６２５の出力pdout2＝「Ｌ」によって外部クロックclkと同相の同極性クロックrclkを遅延ライン部６６０に送る。したがって、初期フィードバッククロックfirst fbの立上りエッジが「ｄｌｙ１」の分量だけ遅延されてロックされる。このとき、「ｄｌｙ１」は最大「ｔＣＫ／２＋α」になり得る。
ところが、仮に、ストック防止部６４０がなければ、第１位相感知器６２３は「Ｈ」状態を出力して遅延を減少させよという命令を下す反面、現在の状態の初期フィードバッククロックfirst fbは、最小個数の単位遅延素子を経て現れた信号であるので、これ以上遅延を減少させることは不可能である。これを解決するために図２のようなストック防止部６４０が必要である。
ＤＬＬがリセットされれば、スタック防止部６４０のノード電位lock_stateは「Ｌ」状態となる。次いで、第２クロックp_clk2の立上りの後ストック防止部６４０の出力delay_upは「Ｈ」状態になって、遅延ライン部での遅延を増加させるようになる。次いで、第２位相感知器６２５の出力が「Ｌ」状態から「Ｈ」状態に遷移し、第１クロックp_clk1が「Ｈ」状態になればノード電位lock_stateは「Ｈ」状態に遷移する。この時以降は、スタック防止部６４０の出力delay_upが第１位相感知器６２３の出力pdout1の状態によって決定され得る。
万一、図１４で説明したように、ここで初期フィードバッククロックfirst fbの立上りエッジが外部クロックclkの立下りエッジにかなり近接している場合でも、初期遅延フィードバッククロックfirst fb_dlyは初期フィードバッククロックfirst fbより「α」だけ遅延されて外部クロックのローパルス区間に存在するようになるので、第２位相感知器６２５の出力pdout2は「Ｌ」状態になり得る。この時、初期フィードバッククロックfirst fbを約ｔＣＫ／２だけ遅延させて、外部クロックclkにロックすることができるため、スタックを防止できるようになる。
一方、図３Ａのように、遅延フィードバッククロックfb_dlyの位相と外部クロックclkとの位相を比べても、遅延フィードバッククロックfb_dlyの立上りエッジが外部クロックclkの立下りエッジにかなり近接するようになれば、第２位相感知器６２５が２つのクロックの位相を正確に比較できず、「Ｌ」状態又は「Ｈ」状態の間違った値を出力し得る。このような場合にも、この発明のＤＬＬは、スタック防止部６４０が初期動作時に無条件に遅延を増加させるように制御するため、従来技術で発生し得た問題が発生しない。すなわち、第２位相感知器６２５の出力pdout2が「Ｌ」状態ならば、同極性クロックｒｃｌｋをフィードバックさせたフィードバッククロックfbを「ｔＣＫ／２+α」だけ遅延させてロックすることができる。あるいは、第２位相感知器６２５の出力pdout2が「Ｈ」状態ならば、逆極性クロックfclkをフィードバックさせたフィードバッククロックを「α」だけ遅延させてロックすることができる。
図３Ｂは、この発明の実施形態に係るＤＬＬのロックタイミングを示す他の例示図であって、初期フィードバッククロックfirst fbの立上りだけでなく、初期フィードバッククロックfirst fbより「α」だけ遅れた初期遅延フィードバッククロックfirst fb_dlyの立上りまでも全て外部クロックclkのハイパルス内に存在する場合である。このときは、フィードバッククロックの位相を間違って判断し得るデッドゾーンを抜け出すように遅延させた初期遅延フィードバッククロックfirst fb_dlyの立上りまでも外部クロックclkのハイパルス内に存在するため、外部反転クロックclkbをバッファリングした逆極性クロックfclkを遅延ライン部６６０に伝送する。そして、逆極性クロックfclkがフィードバックされて現れる初期フィードバッククロックfirst fb_fを「ｄｌｙ２」だけ遅延させて、外部クロックclkにロックすることができる。
図３Ｃは、この発明の実施形態に係るＤＬＬのロックタイミングを示すさらに他の例示図であって、初期フィードバッククロックfirst fbの立上りエッジが外部クロックclkのローパルス内に存在する反面、初期フィードバッククロックfirst fbより「α」だけ遅れた初期遅延フィードバッククロックfirst fb_dlyの立上りエッジは外部クロックclkのハイパルス内に存在する場合である。この場合、外部反転クロックclkbをバッファリングした逆極性クロックfclkを遅延ライン部６６０に伝送する。そして、逆極性クロックfclkを使用して現れる初期フィードバッククロックfirst fb_fを「ｄｌｙ３」だけ遅延させて、外部クロックclkにロックすることができる。この場合、「ｄｌｙ３」は、図２Ａに示した場合と同様に、最大「ｔＣＫ／２+α」になり得る。従来技術と同様に行っても、第１位相感知器の出力pdout1が「Ｌ」状態であれば、「δ」だけ遅延させてロックすることはできるが、この発明では、この場合にも最大「ｔＣＫ／２+α」だけ遅延させてロックすることができた。
図４Ａ、図４Ｂ、図４Ｃは、図１の第１及び第２位相感知器６２３、６２５の動作を説明するためのシンボル図及びタイミング波形図である。
図４Ａは、位相感知器のシンボル図であって、入力端子ａと入力端子ｂとに入力されるクロックの位相関係によって、出力端子ｙに「Ｌ」又は「Ｈ」を出力する。例えば、図４Ｂのように、入力端子ａに入力されるクロックの位相が入力端子ｂに入力されるクロックの位相より遅れれば、出力端子ｙに「Ｌ」状態を出力する。これと反対に、図４Ｃのように、入力端子ａに入力されるクロックの位相が入力端子ｂに入力されるクロックの位相より進めば、出力端子ｙに「Ｈ」状態を出力する。
図５Ａ、図５Ｂは、この発明の実施形態に係るＤＬＬのロックタイミングを示すさらに他の例示図であって、最小の遅延でもって必要なロックがなされる場合である。初期フィードバッククロックfirst fbの立上りエッジと初期フィードバッククロックfirst fbより「α」だけ遅れた初期遅延フィードバッククロックfirst fb_dlyの立上りエッジとが、全て外部クロックclkのローパルス内に存在する場合である。この場合、外部クロックclkをバッファリングした同極性クロックｒｃｌｋを遅延ライン部６６０に伝送する。そして、同極性クロックrclkを使用して現れる初期フィードバッククロックfirst fbを遅延させて、外部クロックclkにロックさせることができる。
特に、図５Ａのように、初期フィードバッククロックfirst fbの位相が外部クロックの位相より正確に「α」だけ進んでいれば、初期遅延フィードバッククロックfirst fb_dlyは、外部クロックclkとほぼ同相になる。次いで、第１位相感知器６２３は、「Ｌ」状態を出力し、第２位相感知器６２５は、外部クロックclkと遅延フィードバッククロックfb_dlyとの位相の前後を正確に比較できないが、「Ｌ」状態を出力するならば、外部クロックclkと同相である同極性クロックrclkを遅延ライン部に伝送する。これによって、遅延ライン部６６０では、フィードバッククロックfbを正確に「α」だけ遅延させて、外部クロックclkにロックさせることができる。
一方、この発明によれば、図５Ｂに示すように、最初にロックする際、少なくとも「α」だけの遅延を有する。これは、ロックされた後、半導体記憶素子が動作を行う場合に、周辺の電圧や温度などの変化によって遅延をさらに短縮させなければならない場合が発生したときに、「α」だけ遅延をさらに減少させることができる余裕を有することを意味する。すなわち、従来技術によれば、最小遅延によってロックされる場合、遅延ライン部での遅延を全く使用しないでロックすることができるが、その場合、動作の間に発生する周辺状況の変化によって遅延をさらに減少させる必要があるときに、それに対応できない問題点があったが、この発明ではその点を解決できる長所も有する。
図６は、この発明の実施形態に係るＤＬＬ回路の全体動作を説明するためのタイミング波形図であり、上述の各種クロック信号を総合して相互の時間関係を示す。図６のフィードバッククロックfbにおいて点線の円で囲んだ部分は、遅延が調整されて位相が変化する部分である。第１クロックp_clk1の一周期の間には、１回の遅延調整が起こる。
図７は、この発明の他の実施形態に係るＤＬＬ回路の全体構成を示すブロック図であり、図１と異なる部分は、位相感知部１２２０が１個の位相感知器１２２５を使用する代わりに、スタック防止部分から出力されるロック状態信号lock_stateを、制御信号として使用するマルチプレクサ１２２３を使用するという点である。マルチプレクサ１２２３を使用することによって、ＤＬＬの初期動作時には「Ｌ」状態のロック状態信号lock_stateによってフィードバッククロック遅延岐路から出力される遅延フィードバッククロックfb_dlyの位相を外部クロックclkの位相と比較して、遅延フィードバッククロックfb_dlyの位相が外部クロックclkの位相より遅延されてロック状態信号lock_stateが「Ｈ」状態に遷移すれば、フィードバッククロックfb_dlyの位相と外部クロックclkの位相とを比較するようになる。
図８は、図７のＤＬＬ回路で用いられるスタック防止部の具体的な回路図であって、図２に示すスタック防止部の構成と同じである。ただし、図７のＤＬＬは、位相感知器１２２５を一つだけ使用するため、第１及び第２位相感知器の出力pdout1、pdout2の代わりに、位相感知器１２２５の出力pdoutを使用し、また、マルチプレクサ１２２３のためにロック状態信号lock_stateを別途出力しているという点が異なる。
図９は、この発明に採用可能なマルチプレクサ制御部６３１の実施形態の構成例を示すブロック図であり、便宜上、図１のＤＬＬに採用される場合を例にして、説明する。ＤＬＬが動作を始める直前、外部からリセット信号が印加されれば、マルチプレクサ制御部６３１の出力SELnFixは「Ｌ」状態となる。この場合、マルチプレクサ６３３は、遅延ライン部６６０へ外部クロックclkのバッファリングされたクロックである同極性クロックrclkを印加する。
この時、遅延フィードバッククロックfb_dlyと外部クロックclkの位相を比較する第２位相感知器６２５の出力pdout2が、状態決定部１４０１に印加される。状態決定部１４０１は、第２位相感知器６２５から時間的に順次複数個の出力pdoutを受け取って、「Ｈ」状態値と「Ｌ」状態値のうちどちらの状態値がより多く入力されたかを判断する。次いで、周期的に第３クロックp_clk3がトグリングするようになれば、状態決定部１４０１の出力によってマルチプレクサ制御部６３１の出力SELnFixが決定される。
ここでカウンタ１４０３は、第２位相感知器６２５の出力pdout2がマルチプレクサ制御部６３１の出力SELnFixとして受け入れられるまで、すなわち、同極性クロックrclkと逆極性クロックfclkのうちどちらのクロックを使用するのか決定されるまでカウントする。そして、カウンタ１４０３が所定の値を出力すれば、検出ロジック１４０５は「Ｈ」状態の論理信号を出力する。したがって、検出ロジック１４０５から「Ｈ」状態の論理信号が出力された後は、第２位相感知器６２５から出力される値は、マルチプレクサ制御部６３１の出力SELnFixに影響を与えられず、検出ロジック１４０５から「Ｈ」状態の論理信号が出力される直前の第２位相感知器６２５の出力pdout2が、マルチプレクサ制御部６３１の出力SELnFixとして使用される。
なお、上述した実施形態で用いられたトランスファーゲート及びＮＭＯＳトランジスタは、他のスイッチング素子で代えることができる。
この発明の一実施形態に係るＤＬＬ回路の全体構成を示すブロック図である。 図１におけるスタック防止部の具体的な回路構成を示す回路図である。 この発明の実施形態に係るＤＬＬの動作タイミング波形図である。 この発明の実施形態に係るＤＬＬの動作タイミング波形図である。 この発明の実施形態に係るＤＬＬの動作タイミング波形図である。 図１に示す位相感知器のブロック図である。 図１に示す位相感知器の動作タイミング波形図である。 図１に示す位相感知器の動作タイミング波形図である。 この発明の実施形態に係るＤＬＬのロック動作を示すタイミング波形図である。 この発明の実施形態に係るＤＬＬのロック状況を示す位相波形図である。 この発明の実施形態に係るＤＬＬ回路の全体動作を示すタイミング波形図である。 この発明の他の実施形態に係るＤＬＬ回路の全体構成を示すブロック図である。 図７におけるスタック防止部の具体的な回路構成を示す回路図である。 この発明に採用可能なマルチプレクサ制御部の一実施形態の構成を示すブロック図である。 従来技術に係るＤＬＬ回路の全体構成を示すブロック図である。 従来技術に係るＤＬＬのロック動作を示すタイミング波形図である。 従来技術に係るＤＬＬのロック動作を示すタイミング波形図である。 従来技術に係る改善されたＤＬＬ回路のブロック図である。 図１２のＤＬＬのロック動作を示すタイミング波形図である。 図１２のＤＬＬのロック動作を示すタイミング波形図である。 図１２のＤＬＬ回路のエラー発生動作を示すタイミング波形図である。
符号の説明
６１０…入力バッファ部、
６２０…位相感知部、
６３０…マルチプレクシング部、
６４０…スタック防止部、
６５０…遅延ライン制御部、
６６０…遅延ライン部、
６７０…遅延モデル部、
６８０…出力バッファ。

Claims (32)

  1. 半導体記憶素子において、
    外部から入力される外部クロックに対して極性がそれぞれ非反転及び反転の関係にある同極性クロック及び逆極性クロックを生成する第１ステップと、
    フィードバッククロックを所定時間遅延させた遅延フィードバッククロックを出力する第２ステップと、
    前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する第３ステップと、
    前記フィードバッククロックを前記外部クロックにロックさせるために、前記フィードバッククロックの位相と前記外部クロックの位相とを比較する第４ステップと
    を含んでなるディレイロックループのロック方法。
  2. 請求項１に記載のディレイロックループのロック方法において、
    前記第２ステップにおけるフィードバッククロックは、前記ディレイロックループが動作し始める初期のフィードバッククロックである
    ことを特徴とする方法。
  3. 請求項１に記載のディレイロックループのロック方法において、
    前記所定時間は、少なくとも前記外部クロックと前記フィードバッククロックとの位相の前後を間違って判断し得る範囲よりさらに大きい
    ことを特徴とする方法。
  4. 請求項３に記載のディレイロックループのロック方法であって、
    さらに、前記第３ステップの比較の結果、前記遅延フィードバッククロックの立上りエッジが前記外部クロックの立下りエッジより先行すれば、前記逆極性クロックを選択し、前記遅延フィードバッククロックの立上りエッジが前記外部クロックの立下りエッジより遅れれば、前記同極性クロックを選択する第５ステップを含んでなる
    ことを特徴とする方法。
  5. 請求項４に記載のディレイロックループのロック方法において、
    前記逆極性クロックは、前記外部クロックを反転させた外部反転クロックをバッファリングしたクロックである
    ことを特徴とする方法。
  6. 請求項４に記載のディレイロックループのロック方法において、
    前記同極性クロックは、前記外部クロックをバッファリングしたクロックである
    ことを特徴とする方法。
  7. 請求項４に記載のディレイロックループのロック方法であって、
    さらに、前記第５ステップを行った後、前記フィードバッククロックが外部クロックに所定間隔以上離れれば、遅延ライン部の遅延を増加させる第６ステップと、
    前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近すれば、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる第７ステップとを含んでなる
    ことを特徴とする方法。
  8. 請求項７に記載のディレイロックループのロック方法において、
    前記第７ステップにおいて前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて進相から遅相に転換することである
    ことを特徴とする方法。
  9. 半導体記憶素子において外部クロックの位相に対してロックされた位相の内部クロックを得るためのディレイロックループであって、
    外部クロックと当該外部クロックを遅延ライン部により遅延させて生成されるフィードバッククロックとを入力され、前記外部クロックと前記フィードバッククロックとの位相を比較するとともに、前記外部クロックと前記フィードバッククロックを所定時間だけ遅延させて生成される遅延フィードバッククロックとの位相を比較する位相感知部と、
    前記位相感知部における両比較結果に応じて、前記フィードバッククロックの位相が前記外部クロックの位相に所定間隔以内に接近するまで前記遅延ライン部の遅延を増加させるスタック防止部と
    を備えてなるディレイロックループ。
  10. 請求項９に記載のディレイロックループにおいて、
    前記スタック防止部は、前記フィードバッククロックが前記外部クロックに所定間隔以内に接近するようになると、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる
    ことを特徴とするディレイロックループ。
  11. 請求項１０に記載のディレイロックループにおいて、
    前記位相感知部は、前記フィードバッククロックを所定時間だけ遅延させて前記遅延フィードバッククロックを生成するためのフィードバッククロック遅延器と、前記フィードバッククロックと前記外部クロックとを比較するための第１位相感知器と、前記遅延フィードバッククロックと前記外部クロックとを比較するための第２位相感知器とを含んでなる
    ことを特徴とするディレイロックループ。
  12. 請求項１１に記載のディレイロックループにおいて、
    前記フィードバッククロック遅延器は、前記フィードバッククロックを、前記フィードバッククロックの位相と前記外部クロックの位相との先後を間違って判断し得る範囲よりさらに遅延させる
    ことを特徴とするディレイロックループ。
  13. 請求項１１に記載のディレイロックループにおいて、
    前記フィードバッククロック遅延器は、前記フィードバッククロックを入力とする複数の直列の単位遅延素子である
    ことを特徴とするディレイロックループ。
  14. 請求項１０に記載のディレイロックループにおいて、
    前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて、進相から遅相に転換することに依存する
    ことを特徴とするディレイロックループ。
  15. 請求項１１に記載のディレイロックループにおいて、
    前記スタック防止部は、前記第２位相感知器の出力が第１論理状態の間は第１論理状態を出力し、前記第２位相感知器の出力が第２論理状態に遷移すれば前記第１位相感知器から出力される論理状態に対応して出力する
    ことを特徴とするディレイロックループ。
  16. 請求項１１に記載のディレイロックループであって、
    さらに、前記外部クロックと前記外部クロックを反転させた外部反転クロックとをそれぞれ受け取ってそれぞれをバッファリングする入力バッファ部と、
    前記位相感知部から出力される信号に応じて、前記入力バッファ部から出力される複数のクロックのうち一つを選択するためのマルチプレクシング部と
    を備えてなることを特徴とするディレイロックループ。
  17. 請求項１６に記載のディレイロックループにおいて、
    前記入力バッファ部は、
    前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力する第１入力バッファと、
    前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力する第２入力バッファとを含む
    ことを特徴とするディレイロックループ。
  18. 請求項１６に記載のディレイロックループにおいて、
    前記マルチプレクシング部は、
    前記第２位相感知器から出力される信号に応じて下記マルチプレクサを制御するための制御信号を出力するためのマルチプレクサ制御部と、
    前記マルチプレクサ制御部から出力される制御信号に応じ、前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクサと含む
    ことを特徴とするディレイロックループ。
  19. 請求項１８に記載のディレイロックループにおいて、
    前記マルチプレクサ制御部は、
    前記第２位相感知器から、順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、
    前記外部クロックを計数して、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になることを検出し、第１論理信号を出力させるための計数及び検出ロジック部と、
    前記複数の決定器の出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するＤフリップフロップとを含む
    ことを特徴とするディレイロックループ。
  20. 請求項１９に記載のディレイロックループにおいて、
    前記計数及び検出ロジック部は、
    前記外部クロックを計数するためのカウンタと、
    前記カウンタの出力値が変われば、ロックされた論理値を出力するための検出ロジックと、
    周期的にトグリングするクロック信号と前記検出ロジックとを否定論理和するためのＮＯＲゲートと、
    前記ＮＯＲゲートの出力を反転させるためのＮＡＮＤゲートとを含む
    ことを特徴とするディレイロックループ。
  21. 半導体記憶素子において外部クロックの位相に対してロックされた位相の内部クロックを得るためのディレイロックループであって、
    スタック防止部の出力に制御され、フィードバッククロックを所定時間遅延させた遅延フィードバッククロック及びフィードバッククロックの位相を、外部クロックの位相と順次に比較するための位相感知部と、
    前記位相感知部から出力される信号に応答して、前記フィードバッククロックが外部クロックに所定間隔以内に接近するまでは、遅延ライン部の遅延を増加させるように制御するためのスタック防止部と
    を備えてなるディレイロックループ。
  22. 請求項２１に記載のディレイロックループにおいて、
    前記ストック防止部は、前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するようになれば、前記フィードバッククロックと前記外部クロックとの位相比較によって、前記遅延ライン部の遅延を増加又は減少させる
    ことを特徴とするディレイロックループ。
  23. 請求項２２に記載のディレイロックループにおいて、
    前記位相感知部は、
    前記フィードバッククロックを所定時間遅延させて前記遅延フィードバッククロックを出力するフィードバッククロック遅延器と、
    前記スタック防止部の出力に制御されて前記フィードバッククロックと前記遅延フィードバッククロックのうちの一つを選択するマルチプレクサと、
    前記マルチプレクサの出力と前記外部クロックとを比較するための位相感知器とを含む
    ことを特徴とするディレイロックループ。
  24. 請求項２３に記載のディレイロックループにおいて、
    前記フィードバッククロック遅延器は、前記フィードバッククロックをデッドゾーンよりさらに遅延させる
    ことを特徴とするディレイロックループ。
  25. 請求項２３に記載のディレイロックループにおいて、
    前記フィードバッククロック遅延器は、前記フィードバッククロックを入力とする複数の直列の単位遅延素子である
    ことを特徴とするディレイロックループ。
  26. 請求項２２に記載のディレイロックループにおいて、
    前記フィードバッククロックが、外部クロックに所定間隔以内に接近したかの判断は、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相より先行するか遅れるかに依存する
    ことを特徴とするディレイロックループ。
  27. 請求項２３に記載のディレイロックループにおいて、
    前記スタック防止部は、前記位相感知器の出力が第１論理状態の間は、第１論理状態を出力し、前記位相感知器の出力が第２論理状態に遷移した後は、前記位相感知器から出力される論理状態に対応して出力する
    ことを特徴とするディレイロックループ。
  28. 請求項２３に記載のディレイロックループであって、
    さらに、前記外部クロックと前記外部クロックを反転させた外部反転クロックとを受け取ってバッファリングする入力バッファ部と、
    前記位相感知部から出力される信号に応じて前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクシング部とを備えてなる
    ことを特徴とするディレイロックループ。
  29. 請求項２８に記載のディレイロックループにおいて、
    前記入力バッファ部は、
    前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力するための第１入力バッファと、
    前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力するための第２入力バッファとを含む
    ことを特徴とするディレイロックループ。
  30. 請求項２８に記載のディレイロックループにおいて、
    前記マルチプレクシング部は、
    前記第２位相感知器から出力される信号に応じ、下記マルチプレクサを制御するための制御信号を出力するマルチプレクサ制御部と、
    前記マルチプレクサ制御部から出力される前記制御信号に応じて、前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクサとを含む
    ことを特徴とするディレイロックループ。
  31. 請求項３０に記載のディレイロックループにおいて、
    前記マルチプレクサ制御部は、
    前記第２位相感知器から順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、
    前記外部クロックを計数し、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になるのを検出し、第１論理信号を出力させるための計数及び検出ロジック部と、
    前記複数の決定器からの出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するＤフリップフロップとを含む
    ことを特徴とするディレイロックループ。
  32. 請求項３１に記載のディレイロックループにおいて、
    前記計数及び検出ロジック部は、
    前記外部クロックを計数するためのカウンタと、
    前記カウンタの出力値が変われば、ロックされた論理値を出力する検出ロジックと、
    周期的にトグリングするクロック信号と前記検出ロジックとを否定論理和するためのＮＯＲゲートと、
    前記ＮＯＲゲートの出力を反転させるためのＮＡＮＤゲートとを含む
    ことを特徴とするディレイロックループ。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311009A (ja) * 2006-05-15 2007-11-29 Hynix Semiconductor Inc 減少した面積を有するｄｌｌとこれを含む半導体メモリ装置及びそのロッキング動作方法
US7557627B2 (en) 2006-08-31 2009-07-07 Hynix Semiconductor Inc. Semiconductor memory device for generating a delay locked clock in early stage
US7688123B2 (en) 2007-02-12 2010-03-30 Snk Patent Law Offices Delay apparatus, and delay locked loop circuit and semiconductor memory apparatus using the same
JP2010103839A (ja) * 2008-10-24 2010-05-06 Elpida Memory Inc Ｄｌｌ回路とその制御方法
US7778095B2 (en) 2007-03-29 2010-08-17 Hynix Semiconductor, Inc. Semiconductor memory device and method for driving the same
JP2010187229A (ja) * 2009-02-12 2010-08-26 Elpida Memory Inc クロック制御回路及びこれを備える半導体装置
US7940096B2 (en) 2008-04-15 2011-05-10 Hynix Semiconductor Inc. Register controlled delay locked loop circuit
US8390350B2 (en) 2010-03-29 2013-03-05 SK Hynix Inc. Clock signal delay circuit for a locked loop circuit

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100607169B1 (ko) * 2003-12-08 2006-08-01 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
KR100735548B1 (ko) * 2006-01-10 2007-07-04 삼성전자주식회사 지연동기회로 및 방법
KR100821577B1 (ko) * 2006-05-19 2008-04-15 주식회사 하이닉스반도체 듀티 싸이클 보정 장치
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
KR100810073B1 (ko) * 2006-09-29 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100811276B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 지연고정루프회로
KR100854457B1 (ko) * 2006-12-29 2008-08-27 주식회사 하이닉스반도체 지연고정루프
KR100919243B1 (ko) 2007-01-17 2009-09-30 삼성전자주식회사 주파수 대역에 적응적인 코오스 락 타임을 갖는 ｄｌｌ회로 및 이를 구비하는 반도체 메모리 장치
TWI328177B (en) * 2007-01-30 2010-08-01 Ind Tech Res Inst Method of evolutionary optimization algorithm for structure design
US7495487B2 (en) * 2007-04-09 2009-02-24 Micron Technology, Inc. Delay-locked loop (DLL) system for determining forward clock path delay
KR100917630B1 (ko) 2008-04-30 2009-09-17 주식회사 하이닉스반도체 지연 고정 루프 회로
JP2009278528A (ja) * 2008-05-16 2009-11-26 Elpida Memory Inc Ｄｌｌ回路、および半導体装置
KR100948067B1 (ko) * 2008-07-10 2010-03-16 주식회사 하이닉스반도체 반도체 소자
KR100958811B1 (ko) * 2008-09-02 2010-05-24 주식회사 하이닉스반도체 지연고정루프회로
KR101103067B1 (ko) * 2010-03-29 2012-01-06 주식회사 하이닉스반도체 가변 단위지연회로 및 그를 이용한 반도체 장치의 클럭 생성회로
US8604850B2 (en) 2011-03-29 2013-12-10 Micron Technology, Inc. Measurement initialization circuitry
KR20130002671A (ko) * 2011-06-29 2013-01-08 에스케이하이닉스 주식회사 반도체 장치
KR20140012312A (ko) 2012-07-19 2014-02-03 에스케이하이닉스 주식회사 지연 고정 루프 회로 및 그의 구동 방법
TWI502895B (zh) * 2012-12-06 2015-10-01 Himax Tech Inc 時脈產生器
KR20170049193A (ko) * 2015-10-28 2017-05-10 삼성전자주식회사 지연 고정 루프회로 및 이를 포함하는 반도체 메모리 장치
KR102415198B1 (ko) * 2017-11-20 2022-07-04 에스케이하이닉스 주식회사 스큐 보상 회로 및 이를 포함하는 반도체 장치
KR20210042748A (ko) * 2019-10-10 2021-04-20 삼성전자주식회사 Pll 회로 및 이를 포함하는 클록 발생기
JP7420537B2 (ja) * 2019-11-26 2024-01-23 ローム株式会社 位相ロックループ回路
TWI802300B (zh) * 2022-03-01 2023-05-11 力晶積成電子製造股份有限公司 延遲鎖相迴路裝置
US12014766B2 (en) 2022-06-22 2024-06-18 Nanya Technology Corporation System for determining target locking time of delay locked loop of memory apparatus

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151218A (ja) * 1986-12-16 1988-06-23 Fujitsu Ltd デイジタルｐｌｌ回路
JPH0983358A (ja) * 1995-09-13 1997-03-28 Nec Corp Ｐｌｌ回路
JP2000224030A (ja) * 1999-01-27 2000-08-11 Samsung Electronics Co Ltd 遅延同期ル―プ及び方法
JP2001290555A (ja) * 2000-04-07 2001-10-19 Fujitsu Ltd Ｄｌｌ回路の位相調整方法およびｄｌｌ回路を有する半導体集積回路
JP2001320273A (ja) * 2000-03-31 2001-11-16 Samsung Electronics Co Ltd 遅延同期ループ回路及び遅延同期方法
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
JP2002124873A (ja) * 2000-10-18 2002-04-26 Mitsubishi Electric Corp 半導体装置
JP2003174003A (ja) * 2001-12-04 2003-06-20 Sony Corp 半導体装置製造用洗浄剤及びそれを用いた半導体装置の製造方法
JP2003216272A (ja) * 2001-12-21 2003-07-31 Hynix Semiconductor Inc ジッタ特性を改善した遅延固定ループ回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977801A (en) 1997-07-07 1999-11-02 International Business Machines Corporation Self-resetting phase/frequency detector with reduced dead zone
KR100305646B1 (ko) 1998-05-29 2001-11-30 박종섭 클럭보정회로
KR100331562B1 (ko) 1999-11-29 2002-04-06 윤종용 지연 동기 루프 회로 및 내부 클럭 신호 발생 방법
KR100393206B1 (ko) 2000-10-23 2003-07-31 삼성전자주식회사 고주파 특성과 수율 향상을 위한 지연동기회로
JP3779713B2 (ja) 2001-05-30 2006-05-31 ザインエレクトロニクス株式会社 半導体集積回路
KR100437611B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 혼합형 지연 록 루프 회로
KR100424180B1 (ko) 2001-12-21 2004-03-24 주식회사 하이닉스반도체 듀티 사이클 보상 기능을 갖는 지연 고정 루프 회로

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63151218A (ja) * 1986-12-16 1988-06-23 Fujitsu Ltd デイジタルｐｌｌ回路
JPH0983358A (ja) * 1995-09-13 1997-03-28 Nec Corp Ｐｌｌ回路
JP2000224030A (ja) * 1999-01-27 2000-08-11 Samsung Electronics Co Ltd 遅延同期ル―プ及び方法
JP2001320273A (ja) * 2000-03-31 2001-11-16 Samsung Electronics Co Ltd 遅延同期ループ回路及び遅延同期方法
JP2001290555A (ja) * 2000-04-07 2001-10-19 Fujitsu Ltd Ｄｌｌ回路の位相調整方法およびｄｌｌ回路を有する半導体集積回路
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
JP2002124873A (ja) * 2000-10-18 2002-04-26 Mitsubishi Electric Corp 半導体装置
JP2003174003A (ja) * 2001-12-04 2003-06-20 Sony Corp 半導体装置製造用洗浄剤及びそれを用いた半導体装置の製造方法
JP2003216272A (ja) * 2001-12-21 2003-07-31 Hynix Semiconductor Inc ジッタ特性を改善した遅延固定ループ回路

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311009A (ja) * 2006-05-15 2007-11-29 Hynix Semiconductor Inc 減少した面積を有するｄｌｌとこれを含む半導体メモリ装置及びそのロッキング動作方法
US7557627B2 (en) 2006-08-31 2009-07-07 Hynix Semiconductor Inc. Semiconductor memory device for generating a delay locked clock in early stage
US7782105B2 (en) 2006-08-31 2010-08-24 Hynix Semiconductor Inc. Semiconductor memory device for generating a delay locked clock in early stage
US7688123B2 (en) 2007-02-12 2010-03-30 Snk Patent Law Offices Delay apparatus, and delay locked loop circuit and semiconductor memory apparatus using the same
US7778095B2 (en) 2007-03-29 2010-08-17 Hynix Semiconductor, Inc. Semiconductor memory device and method for driving the same
US7940096B2 (en) 2008-04-15 2011-05-10 Hynix Semiconductor Inc. Register controlled delay locked loop circuit
JP2010103839A (ja) * 2008-10-24 2010-05-06 Elpida Memory Inc Ｄｌｌ回路とその制御方法
JP2010187229A (ja) * 2009-02-12 2010-08-26 Elpida Memory Inc クロック制御回路及びこれを備える半導体装置
US8390350B2 (en) 2010-03-29 2013-03-05 SK Hynix Inc. Clock signal delay circuit for a locked loop circuit

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