JP2005251368A - 半導体記憶素子におけるディレイロックループ及びそのロック方法 - Google Patents
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Abstract
スタックフェイルを防止できるDLL回路及びそのロック方法を提供する。
【解決手段】
外部クロックに対して極性がそれぞれ非反転及び反転の関係にある同極性クロック及び逆極性クロックを生成する。同極性クロック又は逆極性クロックのいずれかを選択して、所定の遅延をさせて、内部クロックを形成する。内部クロックを遅延モデル部で遅延させてフィードバッククロックを生成する。フィードバッククロックを所定時間遅延させて遅延フィードバッククロックを出力する。前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する。前記フィードバッククロックを前記外部クロックにロックさせるために、前記フィードバッククロックの位相と前記外部クロックの位相とを比較する。
【選択図】図1
Description
620…位相感知部、
630…マルチプレクシング部、
640…スタック防止部、
650…遅延ライン制御部、
660…遅延ライン部、
670…遅延モデル部、
680…出力バッファ。
Claims (32)
- 半導体記憶素子において、
外部から入力される外部クロックに対して極性がそれぞれ非反転及び反転の関係にある同極性クロック及び逆極性クロックを生成する第1ステップと、
フィードバッククロックを所定時間遅延させた遅延フィードバッククロックを出力する第2ステップと、
前記同極性クロック及び逆極性クロックのうちのいずれか一つを選択するために、前記遅延フィードバッククロックの位相と外部から入力される前記外部クロックの位相とを比較する第3ステップと、
前記フィードバッククロックを前記外部クロックにロックさせるために、前記フィードバッククロックの位相と前記外部クロックの位相とを比較する第4ステップと
を含んでなるディレイロックループのロック方法。 - 請求項1に記載のディレイロックループのロック方法において、
前記第2ステップにおけるフィードバッククロックは、前記ディレイロックループが動作し始める初期のフィードバッククロックである
ことを特徴とする方法。 - 請求項1に記載のディレイロックループのロック方法において、
前記所定時間は、少なくとも前記外部クロックと前記フィードバッククロックとの位相の前後を間違って判断し得る範囲よりさらに大きい
ことを特徴とする方法。 - 請求項3に記載のディレイロックループのロック方法であって、
さらに、前記第3ステップの比較の結果、前記遅延フィードバッククロックの立上りエッジが前記外部クロックの立下りエッジより先行すれば、前記逆極性クロックを選択し、前記遅延フィードバッククロックの立上りエッジが前記外部クロックの立下りエッジより遅れれば、前記同極性クロックを選択する第5ステップを含んでなる
ことを特徴とする方法。 - 請求項4に記載のディレイロックループのロック方法において、
前記逆極性クロックは、前記外部クロックを反転させた外部反転クロックをバッファリングしたクロックである
ことを特徴とする方法。 - 請求項4に記載のディレイロックループのロック方法において、
前記同極性クロックは、前記外部クロックをバッファリングしたクロックである
ことを特徴とする方法。 - 請求項4に記載のディレイロックループのロック方法であって、
さらに、前記第5ステップを行った後、前記フィードバッククロックが外部クロックに所定間隔以上離れれば、遅延ライン部の遅延を増加させる第6ステップと、
前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近すれば、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる第7ステップとを含んでなる
ことを特徴とする方法。 - 請求項7に記載のディレイロックループのロック方法において、
前記第7ステップにおいて前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて進相から遅相に転換することである
ことを特徴とする方法。 - 半導体記憶素子において外部クロックの位相に対してロックされた位相の内部クロックを得るためのディレイロックループであって、
外部クロックと当該外部クロックを遅延ライン部により遅延させて生成されるフィードバッククロックとを入力され、前記外部クロックと前記フィードバッククロックとの位相を比較するとともに、前記外部クロックと前記フィードバッククロックを所定時間だけ遅延させて生成される遅延フィードバッククロックとの位相を比較する位相感知部と、
前記位相感知部における両比較結果に応じて、前記フィードバッククロックの位相が前記外部クロックの位相に所定間隔以内に接近するまで前記遅延ライン部の遅延を増加させるスタック防止部と
を備えてなるディレイロックループ。 - 請求項9に記載のディレイロックループにおいて、
前記スタック防止部は、前記フィードバッククロックが前記外部クロックに所定間隔以内に接近するようになると、前記フィードバッククロックと前記外部クロックとの位相比較に応じて、前記遅延ライン部の遅延を増加又は減少させる
ことを特徴とするディレイロックループ。 - 請求項10に記載のディレイロックループにおいて、
前記位相感知部は、前記フィードバッククロックを所定時間だけ遅延させて前記遅延フィードバッククロックを生成するためのフィードバッククロック遅延器と、前記フィードバッククロックと前記外部クロックとを比較するための第1位相感知器と、前記遅延フィードバッククロックと前記外部クロックとを比較するための第2位相感知器とを含んでなる
ことを特徴とするディレイロックループ。 - 請求項11に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックを、前記フィードバッククロックの位相と前記外部クロックの位相との先後を間違って判断し得る範囲よりさらに遅延させる
ことを特徴とするディレイロックループ。 - 請求項11に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックを入力とする複数の直列の単位遅延素子である
ことを特徴とするディレイロックループ。 - 請求項10に記載のディレイロックループにおいて、
前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するということは、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相に比べて、進相から遅相に転換することに依存する
ことを特徴とするディレイロックループ。 - 請求項11に記載のディレイロックループにおいて、
前記スタック防止部は、前記第2位相感知器の出力が第1論理状態の間は第1論理状態を出力し、前記第2位相感知器の出力が第2論理状態に遷移すれば前記第1位相感知器から出力される論理状態に対応して出力する
ことを特徴とするディレイロックループ。 - 請求項11に記載のディレイロックループであって、
さらに、前記外部クロックと前記外部クロックを反転させた外部反転クロックとをそれぞれ受け取ってそれぞれをバッファリングする入力バッファ部と、
前記位相感知部から出力される信号に応じて、前記入力バッファ部から出力される複数のクロックのうち一つを選択するためのマルチプレクシング部と
を備えてなることを特徴とするディレイロックループ。 - 請求項16に記載のディレイロックループにおいて、
前記入力バッファ部は、
前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力する第1入力バッファと、
前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力する第2入力バッファとを含む
ことを特徴とするディレイロックループ。 - 請求項16に記載のディレイロックループにおいて、
前記マルチプレクシング部は、
前記第2位相感知器から出力される信号に応じて下記マルチプレクサを制御するための制御信号を出力するためのマルチプレクサ制御部と、
前記マルチプレクサ制御部から出力される制御信号に応じ、前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクサと含む
ことを特徴とするディレイロックループ。 - 請求項18に記載のディレイロックループにおいて、
前記マルチプレクサ制御部は、
前記第2位相感知器から、順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、
前記外部クロックを計数して、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になることを検出し、第1論理信号を出力させるための計数及び検出ロジック部と、
前記複数の決定器の出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するDフリップフロップとを含む
ことを特徴とするディレイロックループ。 - 請求項19に記載のディレイロックループにおいて、
前記計数及び検出ロジック部は、
前記外部クロックを計数するためのカウンタと、
前記カウンタの出力値が変われば、ロックされた論理値を出力するための検出ロジックと、
周期的にトグリングするクロック信号と前記検出ロジックとを否定論理和するためのNORゲートと、
前記NORゲートの出力を反転させるためのNANDゲートとを含む
ことを特徴とするディレイロックループ。 - 半導体記憶素子において外部クロックの位相に対してロックされた位相の内部クロックを得るためのディレイロックループであって、
スタック防止部の出力に制御され、フィードバッククロックを所定時間遅延させた遅延フィードバッククロック及びフィードバッククロックの位相を、外部クロックの位相と順次に比較するための位相感知部と、
前記位相感知部から出力される信号に応答して、前記フィードバッククロックが外部クロックに所定間隔以内に接近するまでは、遅延ライン部の遅延を増加させるように制御するためのスタック防止部と
を備えてなるディレイロックループ。 - 請求項21に記載のディレイロックループにおいて、
前記ストック防止部は、前記フィードバッククロックと前記外部クロックとが所定間隔以内に接近するようになれば、前記フィードバッククロックと前記外部クロックとの位相比較によって、前記遅延ライン部の遅延を増加又は減少させる
ことを特徴とするディレイロックループ。 - 請求項22に記載のディレイロックループにおいて、
前記位相感知部は、
前記フィードバッククロックを所定時間遅延させて前記遅延フィードバッククロックを出力するフィードバッククロック遅延器と、
前記スタック防止部の出力に制御されて前記フィードバッククロックと前記遅延フィードバッククロックのうちの一つを選択するマルチプレクサと、
前記マルチプレクサの出力と前記外部クロックとを比較するための位相感知器とを含む
ことを特徴とするディレイロックループ。 - 請求項23に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックをデッドゾーンよりさらに遅延させる
ことを特徴とするディレイロックループ。 - 請求項23に記載のディレイロックループにおいて、
前記フィードバッククロック遅延器は、前記フィードバッククロックを入力とする複数の直列の単位遅延素子である
ことを特徴とするディレイロックループ。 - 請求項22に記載のディレイロックループにおいて、
前記フィードバッククロックが、外部クロックに所定間隔以内に接近したかの判断は、前記遅延フィードバッククロックの立上りエッジの位相が前記外部クロックの立上りエッジの位相より先行するか遅れるかに依存する
ことを特徴とするディレイロックループ。 - 請求項23に記載のディレイロックループにおいて、
前記スタック防止部は、前記位相感知器の出力が第1論理状態の間は、第1論理状態を出力し、前記位相感知器の出力が第2論理状態に遷移した後は、前記位相感知器から出力される論理状態に対応して出力する
ことを特徴とするディレイロックループ。 - 請求項23に記載のディレイロックループであって、
さらに、前記外部クロックと前記外部クロックを反転させた外部反転クロックとを受け取ってバッファリングする入力バッファ部と、
前記位相感知部から出力される信号に応じて前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクシング部とを備えてなる
ことを特徴とするディレイロックループ。 - 請求項28に記載のディレイロックループにおいて、
前記入力バッファ部は、
前記外部クロックを非反転端子に、前記外部反転クロックを反転端子に受け取って、前記外部クロックと同極性である同極性クロックを出力するための第1入力バッファと、
前記外部反転クロックを非反転端子に、前記外部クロックを反転端子に受け取って、前記外部反転クロックと同極性である逆極性クロックを出力するための第2入力バッファとを含む
ことを特徴とするディレイロックループ。 - 請求項28に記載のディレイロックループにおいて、
前記マルチプレクシング部は、
前記第2位相感知器から出力される信号に応じ、下記マルチプレクサを制御するための制御信号を出力するマルチプレクサ制御部と、
前記マルチプレクサ制御部から出力される前記制御信号に応じて、前記入力バッファ部から出力される複数のクロックのうちの一つを選択するマルチプレクサとを含む
ことを特徴とするディレイロックループ。 - 請求項30に記載のディレイロックループにおいて、
前記マルチプレクサ制御部は、
前記第2位相感知器から順次に入力される複数個の論理状態値のうち複数個の論理状態値を出力値として取るための複数の決定器と、
前記外部クロックを計数し、前記複数の決定器の出力が前記マルチプレクサ制御部の出力として採択される時間分の計数値になるのを検出し、第1論理信号を出力させるための計数及び検出ロジック部と、
前記複数の決定器からの出力を入力とし、前記計数及び検出ロジックの出力をクロック信号として使用するDフリップフロップとを含む
ことを特徴とするディレイロックループ。 - 請求項31に記載のディレイロックループにおいて、
前記計数及び検出ロジック部は、
前記外部クロックを計数するためのカウンタと、
前記カウンタの出力値が変われば、ロックされた論理値を出力する検出ロジックと、
周期的にトグリングするクロック信号と前記検出ロジックとを否定論理和するためのNORゲートと、
前記NORゲートの出力を反転させるためのNANDゲートとを含む
ことを特徴とするディレイロックループ。
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