TWI802300B - 延遲鎖相迴路裝置 - Google Patents

Abstract

本發明提供一種延遲鎖相迴路（delay-locked loop，DLL）裝置。DLL裝置包括延遲線、複本電路、內部時脈產生器、相位檢測器以及延遲控制器。延遲線反應於延遲控制訊號來對輸入時脈進行延遲以產生延遲時脈。複本電路依據延遲時脈來產生複本時脈。內部時脈產生器依據複本時脈來產生領先時脈以及落後時脈。相位檢測器依據複本時脈與輸入時脈之間的平移相位差、領先時脈與輸入時脈之間的領先相位差以及落後時脈與輸入時脈之間的落後相位差來提供更新觸發訊號。延遲控制器提供延遲控制訊號，並反應於更新觸發訊號來更新延遲控制訊號。

Description

延遲鎖相迴路裝置

本發明是有關於一種延遲鎖相迴路裝置，且特別是有關於一種具有低功率消耗的延遲鎖相迴路裝置。

一般來說，延遲鎖相迴路（delay-locked loop，DLL）裝置會被設定在一更新週期來將所接收的輸入時脈調整為所期望的延遲時脈。

然而，在較短的更新週期的情況下，DLL裝置會頻繁地對用以控制延遲線的延遲控制訊號進行更新，進而增加功率消耗。在較長的更新週期的情況下，一旦DLL裝置所產生的延遲時脈發生明顯的相位偏移時，DLL裝置會無法及時地對延遲時脈進行調整。因此，如何提供兼具低功率消耗並能夠及時地對延遲時脈的延遲鎖相迴路裝置，是本領域技術人員的研究重點之一。

本發明提供一種具有低功率消耗並能夠及時地對延遲時脈進行調整的延遲鎖相迴路（delay-locked loop，DLL）裝置。

本發明的DLL裝置包括延遲線、複本電路、內部時脈產生器、相位檢測器以及延遲控制器。延遲線接收輸入時脈，並反應於延遲控制訊號來對輸入時脈進行延遲以產生延遲時脈。複本電路耦接於延遲線。複本電路接收延遲時脈，並依據延遲時脈來產生複本時脈。內部時脈產生器耦接於複本電路。內部時脈產生器依據複本時脈來產生領先時脈以及落後時脈，並提供該複本時脈。相位檢測器耦接於內部時脈產生器。相位檢測器依據複本時脈與輸入時脈之間的平移相位差、領先時脈與輸入時脈之間的領先相位差以及落後時脈與輸入時脈之間的落後相位差來提供更新觸發訊號。延遲控制器耦接於相位檢測器以及延遲線。延遲控制器提供延遲控制訊號，並反應於更新觸發訊號來更新延遲控制訊號。

基於上述，相位檢測器會依據平移相位差、領先相位差以及落後相位差來提供更新觸發訊號，延遲控制器會反應於更新觸發訊號來更新延遲控制訊號。如此一來，在延遲時脈的相位發生明顯偏移時，DLL裝置能夠及時地對延遲時脈進行調整。在延遲時脈的相位並沒有發生明顯偏移時，DLL裝置則不會對延遲時脈進行調整。如此一來，DLL裝置的功率消耗得以被降低。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

本發明的部份實施例接下來將會配合附圖來詳細描述，以下的描述所引用的元件符號，當不同附圖出現相同的元件符號將視為相同或相似的元件。這些實施例只是本發明的一部份，並未揭示所有本發明的可實施方式。更確切的說，這些實施例只是本發明的專利申請範圍中的範例。

請參考圖1，圖1是依據本發明第一實施例所繪示的延遲鎖相迴路裝置的示意圖。在本實施例中，DLL裝置100包括延遲線110、複本（replica）電路120、內部時脈產生器130、相位檢測器140以及延遲控制器150。延遲線110接收輸入時脈ICLK，並反應於延遲控制訊號SDL來對輸入時脈ICLK進行延遲以產生延遲時脈DCLK。複本電路耦接於延遲線110。複本電路120接收延遲時脈DCLK，並依據延遲時脈DCLK來產生複本時脈RCLK。內部時脈產生器130耦接於複本電路120。內部時脈產生器130依據複本時脈RCLK來產生領先時脈RCLK_lead以及落後時脈RCLK_lag。在本實施例中，輸入時脈ICLK、延遲時脈DCLK、複本時脈RCLK、領先時脈RCLK_lead以及落後時脈RCLK_lag的週期彼此相同。

在本實施例中，相位檢測器140耦接於內部時脈產生器130。相位檢測器140依據複本時脈RCLK與輸入時脈ICLK之間的平移相位差PD、領先時脈RCLK_lead與輸入時脈ICLK之間的領先相位差PD_lead以及落後時脈RCLK_lag與輸入時脈ICLK之間的落後相位差PD_lag來提供更新觸發訊號SU。

在本實施例中，相位檢測器140接收輸入時脈ICLK、複本時脈RCLK、領先時脈RCLK_lead以及落後時脈RCLK_lag。相位檢測器140獲得複本時脈RCLK與輸入時脈ICLK之間的平移相位差PD。相位檢測器140獲得領先時脈RCLK_lead與輸入時脈ICLK之間的領先相位差PD_lead。相位檢測器140獲得落後時脈RCLK_lag與輸入時脈ICLK之間的落後相位差PD_lag。接下來，相位檢測器140會依據平移相位差PD、領先相位差PD_lead以及落後相位差PD_lag來提供更新觸發訊號SU。

在本實施例中，延遲控制器150耦接於相位檢測器140以及延遲線110。延遲控制器150提供延遲控制訊號SDL。當接收到更新觸發訊號SU時，延遲控制器150會反應於更新觸發訊號SU來更新延遲控制訊號SDL。在本實施例中，延遲控制器150會反應於更新觸發訊號SU而被觸發，並基於平移相位差PD來更新延遲控制訊號SDL的數位碼。在另一方面，當沒有接收到更新觸發訊號SU時，延遲控制器150則不會更新延遲控制訊號SDL。

在此值得一提的是，相位檢測器140會依據平移相位差PD、領先相位差PD_lead以及落後相位差PD_lag來提供更新觸發訊號SU。延遲控制器150會反應於更新觸發訊號SU來更新延遲控制訊號SDL。如此一來，在延遲時脈DCLK的相位發生明顯偏移時，DLL裝置100能夠及時地對延遲時脈DCLK進行調整。在延遲時脈DCLK的相位並沒有發生明顯偏移時，DLL裝置100則不會對延遲時脈DCLK進行調整。如此一來，DLL裝置100的功率消耗得以被降低。

進一步來說，在本實施例中，相位檢測器140會判斷平移相位差PD、領先相位差PD_lead以及落後相位差PD_lag。當平移相位差PD大於領先相位差PD_lead以及落後相位差PD_lag的其中之一時，表示延遲時脈DCLK的相位發生了明顯的偏移。因此，相位檢測器140提供更新觸發訊號SU。延遲控制器150會反應於更新觸發訊號SU而被觸發，並基於平移相位差PD來更新延遲控制訊號SDL。因此，DLL裝置100進入更新期間。

在另一方面，當平移相位差PD小於或等於領先相位差PD_lead以及落後相位差PD_lag時，表示延遲時脈DCLK的相位並沒有發生了明顯的偏移。因此，相位檢測器停止提供更新觸發訊號SU。延遲控制器150不會更新延遲控制訊號SDL。因此，DLL裝置100進入非更新期間。

請同時參考圖1以及圖2，圖2是依據本發明一實施例所繪示的內部時脈產生器的示意圖。內部時脈產生器230可適用於圖1所示的內部時脈產生器130。在本實施例中，內部時脈產生器230包括延遲電路DL1~DL3。延遲電路DL1耦接於複本電路120。延遲電路DL1對來自於複本電路120的複本時脈RCLK進行延遲以產生領先時脈RCLK_lead。延遲電路DL2耦接於延遲電路DL1。延遲電路DL2對領先時脈RCLK_lead進行延遲以產生落後單一週期的複本時脈RCLK。延遲電路DL3耦接於延遲電路DL2。延遲電路DL3對落後單一週期的複本時脈RCLK進行延遲以產生落後時脈RCLK_lag。

舉例來說，延遲電路DL1可產生第一延遲時間長度。延遲電路DL2可產生第二延遲時間長度。延遲電路DL3可產生第三延遲時間長度。因此，第一延遲時間長度以及第二延遲時間長度的延遲時間長度總和等於複本時脈RCLK的單一週期。延遲電路DL2所提供的複本時脈RCLK相較於領先時脈RCLK_lead具有第二延遲時間長度的延遲。落後時脈RCLK_lag相較於延遲電路DL2所提供的複本時脈RCLK具有第三延遲時間長度的延遲。舉例來說，第二延遲時間長度以及第三延遲時間長度分別為10~20皮秒（pico-second，psec），本發明並不以此為限。舉例來說，延遲電路DL1~DL3分別包括多個串聯耦接的緩衝器來實現。緩衝器的串聯數量會決定延遲電路DL1~DL3所產生的延遲。因此，第二延遲時間長度以及第三延遲時間長度可以由延遲電路DL2、DL3中的緩衝器的串聯數量來決定。

請同時參考圖1以及圖3，圖3是依據本發明另一實施例所繪示的內部時脈產生器的示意圖。內部時脈產生器330可適用於圖1所示的內部時脈產生器130。在本實施例中，內部時脈產生器330包括延遲電路DL1~DL3。延遲電路DL1耦接於複本電路120。延遲電路DL1對來自於複本時脈RCLK進行延遲以產生領先時脈RCLK_lead。延遲電路DL2耦接於複本電路120。延遲電路DL2對複本時脈RCLK進行延遲以產生落後單一週期的複本時脈RCLK。換言之，延遲電路DL2對複本時脈RCLK進行單一週期的延遲。延遲電路DL3耦接於複本電路120。延遲電路DL3對複本時脈RCLK進行延遲以產生落後時脈RCLK_lag。

在本實施例中，延遲電路DL1具有第一時間常數。延遲電路DL2具有第二時間常數。延遲電路DL3具有第三時間常數。第二時間常數大於第一時間常數。第三時間常數大於第二時間常數。因此，領先時脈RCLK_lead的相位會領先延遲電路DL2所產生的複本時脈RCLK的相位。落後時脈RCLK_lag的相位會落後延遲電路DL2所產生的複本時脈RCLK的相位。

在本實施例中，延遲電路DL1包括電容器C_lead。第一時間常數由電容器C_lead的電容值來決定。延遲電路DL2包括電容器C。第二時間常數由電容器C的電容值來決定。延遲電路DL3包括電容器C_lag。第三時間常數由電容器C_lag的電容值來決定。

此外，延遲電路DL1還包括緩衝器B1、B2。緩衝器B1的輸入端耦接於複本電路120。緩衝器B1的輸入端用以接收複本時脈RCLK。緩衝器B1的輸出端耦接於電容器C_lead的第一端。電容器C_lead的第二端耦接於參考低電壓（例如是接地）。緩衝器B2的輸入端耦接於緩衝器B1的輸出端。緩衝器B2的輸出端用以輸出領先時脈RCLK_lead。延遲電路DL2還包括緩衝器B3、B4。緩衝器B3的輸入端耦接於複本電路120。緩衝器B3的輸入端用以接收複本時脈RCLK。緩衝器B3的輸出端耦接於電容器C的第一端。電容器C的第二端耦接於參考低電壓。緩衝器B4的輸入端耦接於緩衝器B3的輸出端。緩衝器B4的輸出端用以輸出落後單一週期的複本時脈RCLK。延遲電路DL3還包括緩衝器B5、B6。緩衝器B5的輸入端耦接於複本電路120。緩衝器B5的輸入端用以接收複本時脈RCLK。緩衝器B5的輸出端耦接於電容器C_lag的第一端。電容器C_lag的第二端耦接於參考低電壓。緩衝器B6的輸入端耦接於緩衝器B5的輸出端。緩衝器B6的輸出端用以輸出落後時脈RCLK_lag。

在本實施例中，緩衝器B1~B6可用以維持複本時脈RCLK在被延遲過程中的波形。緩衝器B1~B6也可用以延長延遲時間長度。在一些實施例中，緩衝器（未示出）可以被設置於複本電路120與內部時脈產生器330之間以共同延長延遲時間長度。

請同時參考圖3以及圖4。圖4是依據圖3所繪示的複本時脈、領先時脈以及落後時脈的時序圖。在本實施例中，圖4示出了時序圖C1、C2。時序圖C1示出了複本時脈RCLK、領先時脈RCLK_lead以及落後時脈RCLK_lag在電容器C_lead、C、C_lag的電容值之間具有較大差值的條件下的時序。時序圖C2示出了複本時脈RCLK、領先時脈RCLK_lead以及落後時脈RCLK_lag在電容器C_lead、C、C_lag的電容值之間具有較小差值的條件下的時序。複本時脈RCLK的上升沿與領先時脈RCLK_lead的上升沿之間具有時間差td1。複本時脈RCLK的上升沿與落後時脈RCLK_lag的上升沿之間具有時間差td2。在電容器C_lead、C、C_lag的電容值之間具有較大差值的條件下，時間差td1、td2會較大。在電容器C_lead、C、C_lag的電容值之間具有較小差值的條件下，時間差td1、td2會較小。

在本實施例中，領先時脈RCLK_lead的上升沿以及落後時脈RCLK_lag的上升沿會被作為延遲時脈DCLK是否發生的相位發生明顯偏移的重要判斷依據。舉例來說，延遲時脈DCLK的相位發生偏移（如，領先或落後）時，複本時脈RCLK、領先時脈RCLK_lead以及落後時脈RCLK_lag也會發生相同偏移。當輸入時脈的上升沿領先領先時脈RCLK_lead的上升沿時或者是輸入時脈的上升沿落後落後時脈RCLK_lag的上升沿時，延遲時脈DCLK的相位會被判斷為發生明顯的偏移。

因此，在電容器C_lead、C、C_lag的電容值之間具有較大差值的條件下，相位檢測器140的更新靈敏度會較低。在電容器C_lead、C、C_lag的電容值之間具有較小差值的條件下，相位檢測器的更新靈敏度會較高。也就是說，電容器C_lead、C、C_lag的電容值可以被設計以決定相位檢測器140的更新靈敏度。

請參考圖5，圖5是依據本發明第二實施例所繪示的延遲鎖相迴路裝置的示意圖。在本實施例中，DLL裝置400包括延遲線110、複本電路120、內部時脈產生器130、相位檢測器440以及延遲控制器150。延遲線110、複本電路120、內部時脈產生器130以及延遲控制器150的實施細節可以在圖1至圖4的多個實施例中獲得足夠的教示，故不再此重述。

在本實施例中，相位檢測器440包括相位差判斷器PDD1~PDD3以及更新觸發訊號產生器441。相位差判斷器PDD1耦接於延遲控制器150。相位差判斷器PDD1接收複本時脈RCLK以及輸入時脈ICLK。相位差判斷器PDD1依據複本時脈RCLK的上升沿以及輸入時脈ICLK的上升沿來獲得平移相位差PD。相位差判斷器PDD1會將平移相位差PD提供至延遲控制器150。

在本實施例中，相位差判斷器PDD2接收領先時脈RCLK_lead以及輸入時脈ICLK。相位差判斷器PDD2會比較領先時脈RCLK_lead的上升沿以及輸入時脈ICLK的上升沿。當領先時脈RCLK_lead的上升沿落後該輸入時脈ICLK的上升沿時，相位差判斷器PDD2依據領先時脈RCLK_lead來提供第一誤差訊號SE1。相位差判斷器PDD3接收落後時脈RCLK_lag以及輸入時脈ICLK。相位差判斷器PDD3會比較落後時脈RCLK_lag的上升沿以及輸入時脈ICLK的上升沿。當落後時脈RCLK_lag的上升沿領先輸入時脈ICLK的上升沿時，相位差判斷器PDD3依據落後時脈RCLK_lag來提供第二誤差訊號SE2。

在本實施例中，更新觸發訊號產生器441耦接於相位差判斷器PDD2、PDD3以及延遲控制器150。更新觸發訊號產生器441依據第一誤差訊號SE1以及第二誤差訊號SE2來提供更新觸發訊號SU。

在本實施例中，更新觸發訊號產生器441包括邏輯電路LOC。邏輯電路LOC反應於第一誤差訊號SE1以及第二誤差訊號SE2的其中之一以輸出更新觸發訊號SU。進一步來說，邏輯電路LOC對第一誤差訊號SE1以及第二誤差訊號SE2進行邏輯運算以輸出更新觸發訊號SU。以本實施例為例，第一誤差訊號SE1以及第二誤差訊號SE2分別為具有高邏輯準位的訊號（本發明並不以此為限）。邏輯電路LOC可以由或（OR）邏輯閘來實施。因此，邏輯電路LOC能夠依據第一誤差訊號SE1以及第二誤差訊號SE2的其中之一來輸出具有高邏輯準位的更新觸發訊號SU。在一些實施例中，邏輯電路LOC可以由互斥或（XOR）邏輯閘來實施。

請同時參考圖5以及圖6A，圖6A是依據圖5所繪示的第一時序圖。在本實施例中，複本時脈RCLK與輸入時脈ICLK之間的平移相位差PD小於或等於領先相位差PD_lead以及落後相位差PD_lag。也就是說，輸入時脈ICLK的上升沿落後於領先時脈RCLK_lead的上升沿並且領先於落後時脈RCLK_lag的上升沿。相位差判斷器PDD2提供具有低邏輯準位的第一誤差訊號SE1。相位差判斷器PDD3提供具有低邏輯準位的第二誤差訊號SE2。因此，更新觸發訊號產生器441會提供低邏輯準位的訊號，而不是具有高邏輯準位的更新觸發訊號SU。延遲控制器150不會更新延遲控制訊號SDL。

請同時參考圖5以及圖6B，圖6B是依據圖5所繪示的第二時序圖。在本實施例中，複本時脈RCLK與輸入時脈ICLK之間的平移相位差PD大於領先相位差PD_lead。也就是說，輸入時脈ICLK的上升沿領先於領先時脈RCLK_lead的上升沿並且領先於落後時脈RCLK_lag的上升沿。相位差判斷器PDD2提供具有高邏輯準位的第一誤差訊號SE1。相位差判斷器PDD3提供具有低邏輯準位的第二誤差訊號SE2。因此，更新觸發訊號產生器441會提供具有高邏輯準位的更新觸發訊號SU。延遲控制器150會反應於具有高邏輯準位的更新觸發訊號SU來更新延遲控制訊號SDL。

此外，在本實施例中，當領先時脈RCLK_lead的上升沿被判斷出落後輸入時脈ICLK的上升沿時，第一誤差訊號SE1等於領先時脈RCLK_lead。以本實施例為例，相位差判斷器PDD2會判斷領先時脈RCLK_lead的上升沿以及輸入時脈ICLK的上升沿。當輸入時脈ICLK的上升沿被產生並且領先時脈RCLK_lead的上升沿還沒有被產生時，相位差判斷器PDD2會確定出延遲時脈DCLK的相位明顯領先輸入時脈ICLK的相位。因此，隨後當領先時脈RCLK_lead的上升沿被產生時，相位差判斷器PDD2可將領先時脈RCLK_lead作為第一誤差訊號SE1。

請同時參考圖5以及圖6C，圖6C是依據圖5所繪示的第三時序圖。在本實施例中，複本時脈RCLK與輸入時脈ICLK之間的平移相位差PD大於落後相位差PD_lag。也就是說，輸入時脈ICLK的上升沿落後於領先時脈RCLK_lead的上升沿並且落後於落後時脈RCLK_lag的上升沿。相位差判斷器PDD2提供具有低邏輯準位的第一誤差訊號SE1。相位差判斷器PDD3提供具有高邏輯準位的第二誤差訊號SE2。因此，更新觸發訊號產生器441會提供具有高邏輯準位的更新觸發訊號SU。延遲控制器150會反應於具有高邏輯準位的更新觸發訊號SU來更新延遲控制訊號SDL。

此外，在本實施例中，當落後時脈RCLK_lag的上升沿被判斷出領先輸入時脈ICLK的上升沿時，第二誤差訊號SE2等於落後時脈RCLK_lag。以本實施例為例，相位差判斷器PDD3會判斷落後時脈RCLK_lag的上升沿以及輸入時脈ICLK的上升沿。當落後時脈RCLK_lag的上升沿被產生時並且輸入時脈ICLK的上升沿還沒有被產生時，相位差判斷器PDD2會確定出延遲時脈DCLK的相位明顯落後後輸入時脈ICLK的相位。因此，當落後時脈RCLK_lag的上升沿被產生時並且輸入時脈ICLK的上升沿還沒有被產生時，相位差判斷器PDD3可將落後時脈RCLK_lag作為第二誤差訊號SE2。

請參考圖7，圖7是依據本發明一實施例所繪示的相位檢測器的示意圖。在本實施例中，相位檢測器540包括相位差判斷器PDD1~PDD3以及更新觸發訊號產生器541。相位差判斷器PDD1~PDD3的實施細節可以在圖5以及圖6A~6C的多個實施例中獲得足夠的教示，故不再此重述。

在本實施例中，更新觸發訊號產生器541包括計數器CNT1、CNT2以及邏輯電路LOC。計數器CNT1耦接於相位差判斷器PDD2。計數器CNT1對第一誤差訊號SE1的發生次數進行計數以產生計數值CV1。當計數值CV1到達第一預設值時，計數器CNT1提供觸發訊號STR1。計數器CNT2耦接於相位差判斷器PDD3。計數器CNT2對第二誤差訊號SE2的發生次數進行計數以產生計數值CV2。當計數值CV2到達第二預設值時，計數器CNT2提供觸發訊號STR2。在本實施例中，第一預設值以及第二預設值可以是相同的數值或者是不相同的數值。

邏輯電路LOC耦接於計數器CNT1、CNT2以及延遲控制器。邏輯電路LOC依據觸發訊號STR1、STR2的其中之一來輸出更新觸發訊號SU。進一步來說，邏輯電路LOC對觸發訊號STR1、STR2進行邏輯運算以輸出更新觸發訊號SU。以本實施例為例，觸發訊號STR1、STR2分別為具有高邏輯準位的訊號（本發明並不以此為限）。邏輯電路LOC可以由或（OR）邏輯閘來實施。因此，邏輯電路LOC能夠依據觸發訊號STR1、STR2的其中之一來輸出具有高邏輯準位的更新觸發訊號SU。在一些實施例中，邏輯電路LOC可以由互斥或（XOR）邏輯閘來實施。

在此值得一提的是，在本實施例中，當計數值CV1到達第一預設值或者是當計數值CV2到達第二預設值時，邏輯電路LOC才會輸出更新觸發訊號SU。DLL裝置不會頻繁地對延遲控制訊號SDL進行更新。如此一來，DLL裝置的功率消耗能夠進一步地被降低。

請參考圖8，圖8是依據本發明第三實施例所繪示的延遲鎖相迴路裝置的示意圖。在本實施例中，DLL裝置600包括延遲線110、複本電路120、內部時脈產生器130、相位檢測器140、延遲控制器150以及計時器電路160。延遲線110、複本電路120、內部時脈產生器130、相位檢測器140以及延遲控制器150的實施細節可以在圖1至圖7的多個實施例中獲得足夠的教示，故不再此重述。

在本實施例中，計時器電路160基於操作週期來控制內部時脈產生器130產生領先時脈RCLK_lead以及落後時脈RCLK_lag。在本實施例中，計時器電路160耦接於延遲線110以及複本電路120。計時器電路160會影響複本電路120接收延遲時脈DCLK。以本實施例為例，計時器電路160包括及（AND）邏輯閘AG以及計時器161。計時器161基於操作週期提供具有第一邏輯準位（即，高邏輯準位）的控制訊號SC。及邏輯閘AG的第一輸入端用以接收延遲時脈DCLK。及邏輯閘AG的第二輸入端用以接收控制訊號SC。及邏輯閘AG的輸出端耦接至複本電路120。因此，計時器電路160基於操作週期控制複本電路120間歇性地接收延遲時脈DCLK。內部時脈產生器130間歇性地產生領先時脈RCLK_lead以及落後時脈RCLK_lag。如此一來，內部時脈產生器130、相位檢測器140的功率消耗能夠進一步地被降低。

此外，本實施例的延遲控制器150不會頻繁地對延遲控制訊號SDL進行更新。如此一來，本實施例的延遲控制器150的功率消耗能夠進一步地被降低。

在一些實施例中，計時器電路160耦接於複本電路120以及內部時脈產生器130。計時器電路160會影響內部時脈產生器130接收複本時脈RCLK。因此，計時器電路160能夠基於操作週期控制內部時脈產生器130間歇性地接收複本時脈RCLK並且間歇性地產生領先時脈RCLK_lead以及落後時脈RCLK_lag。如此一來，內部時脈產生器130、相位檢測器140以及延遲控制器150的功率消耗能夠被降低。

請同時參考圖1以及圖9，圖9是依據本發明一實施例所繪示的眼圖以及功率消耗的比較圖。在本實施例中，圖9示出了時脈的眼圖E1、E2、E3以及比較圖。眼圖E1是DLL裝置持續對延遲控制訊號SDL進行更新所產生的眼圖。眼圖E2是DLL裝置持續不對延遲控制訊號SDL進行更新所產生的眼圖。眼圖E3是DLL裝置100反應於更新觸發訊號SU來對延遲控制訊號SDL進行更新所產生的眼圖。

比較圖示出了眼圖E1的操作點P(E1)、眼圖E2的操作點P(E2)以及眼圖E3的操作點P(E3)。在比較圖中，眼圖E1的眼寬W1最大。由於DLL裝置持續對延遲控制訊號SDL進行更新，因此對應於眼圖E1的功率消耗會非常大。在DLL裝置持續不對延遲控制訊號SDL進行更新的情況下，對應於眼圖E2的功率消耗會非常小。然而，眼圖E1的眼寬W2也會明顯較小。

在本實施例中，基於DLL裝置100的實施方式，當平移相位差PD大於領先相位差PD_lead以及落後相位差PD_lag的其中之一時，DLL裝置100對延遲控制訊號SDL進行更新。因此，眼圖E3的眼寬W3僅略小於眼寬W1。對應於眼圖E3的功率消耗僅略大於對應於眼圖E2的功率消耗。

在本實施例中，例如基於圖4、圖7以及圖8多個實施例的教示。DLL裝置100對延遲控制訊號SDL進行更新的頻繁度及/或更新靈敏度可以被調整。因此，眼圖E3的眼寬W3以及功率消耗可以被調整以接近眼寬W1、W2的其中一者。

綜上所述，DLL裝置的相位檢測器會依據平移相位差、領先相位差以及落後相位差來提供更新觸發訊號，DLL裝置的延遲控制器會反應於更新觸發訊號來更新延遲控制訊號。如此一來，在延遲時脈的相位發生明顯偏移時，DLL裝置能夠及時地對延遲時脈進行調整。在延遲時脈的相位並沒有發生明顯偏移時，DLL裝置則不會對延遲時脈進行調整。如此一來，DLL裝置的功率消耗得以被降低。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100、400、600:DLL裝置

110:延遲線

120:複本電路

130、230、330:內部時脈產生器

140、440、540:相位檢測器

150:延遲控制器

160:計時器電路

161:計時器

441、541:更新觸發訊號產生器

AG:及邏輯閘

B1~B6:緩衝器

C、C_C_lag、C_lead:電容器

C1、C2:時序圖

CNT1、CNT2:計數器

CV1、CV:計數值

DCLK:延遲時脈

DL1、DL2、DL3:延遲電路

E1、E2、E3: 眼圖

ICLK:輸入時脈

LOC:邏輯電路

PD:平移相位差

PDD1、PDD2、PDD3:相位差判斷器

P(E1)、P(E2)、P(E3):操作點

PD_lag:落後相位差

PD_lead:領先相位差

RCLK:複本時脈

RCLK_lead:領先時脈

RCLK_lag:落後時脈

SC:控制訊號

SDL:延遲控制訊號

SE1:第一誤差訊號

SE2:第二誤差訊號

SU:更新觸發訊號

td1、td2:時間差

W1、W2、W3:眼寬

圖1是依據本發明第一實施例所繪示的延遲鎖相迴路裝置的示意圖。 圖2是依據本發明一實施例所繪示的內部時脈產生器的示意圖。 圖3是依據本發明另一實施例所繪示的內部時脈產生器的示意圖。 圖4是依據圖3所繪示的複本時脈、領先時脈以及落後時脈的時序圖。 圖5是依據本發明第二實施例所繪示的延遲鎖相迴路裝置的示意圖。 圖6A是依據圖5所繪示的第一時序圖。 圖6B是依據圖5所繪示的第二時序圖。 圖6C是依據圖5所繪示的第三時序圖。 圖7是依據本發明一實施例所繪示的相位檢測器的示意圖。 圖8是依據本發明第三實施例所繪示的延遲鎖相迴路裝置的示意圖。 圖9是依據本發明一實施例所繪示的眼圖以及功率消耗的比較圖。

100:DLL裝置

110:延遲線

120:複本電路

130:內部時脈產生器

140:相位檢測器

150:延遲控制器

DCLK:延遲時脈

ICLK:輸入時脈

PD:平移相位差

PD_lag:落後相位差

PD_lead:領先相位差

RCLK:複本時脈

RCLK_lag:落後時脈

RCLK_lead:領先時脈

SDL:延遲控制訊號

SU:更新觸發訊號

Claims (12)

1. 一種延遲鎖相迴路裝置，包括：一延遲線，經配置以接收一輸入時脈，並反應於一延遲控制訊號來對該輸入時脈進行延遲以產生一延遲時脈；一複本電路，耦接於該延遲線，經配置以接收該延遲時脈，並依據該延遲時脈來產生一複本時脈；一內部時脈產生器，耦接於該複本電路，經配置以依據該複本時脈來產生一領先時脈以及一落後時脈，並提供該複本時脈；一相位檢測器，耦接於該內部時脈產生器，經配置以依據該複本時脈與該輸入時脈之間的一平移相位差、該領先時脈與該輸入時脈之間的一領先相位差以及該落後時脈與該輸入時脈之間的一落後相位差來提供一更新觸發訊號；以及一延遲控制器，耦接於該相位檢測器以及該延遲線，經配置以提供該延遲控制訊號，並反應於該更新觸發訊號來更新該延遲控制訊號，其中當該平移相位差大於該領先相位差以及落後相位差的其中之一時，該相位檢測器提供該更新觸發訊號。
2. 如請求項1所述的延遲鎖相迴路裝置，其中當該平移相位差小於或等於該領先相位差以及落後相位差時，該相位檢測器停止提供該更新觸發訊號。
3. 如請求項1所述的延遲鎖相迴路裝置，其中該內部時脈產生器包括： 一第一延遲電路，耦接於該複本電路，經配置以對來自於該複本電路的該複本時脈進行延遲以產生該領先時脈；一第二延遲電路，耦接於該第一延遲電路，經配置以對該領先時脈進行延遲以產生落後單一週期的該複本時脈；以及一第三延遲電路，耦接於該第二延遲電路，經配置以對落後單一週期的該複本時脈進行延遲以產生該落後時脈。
4. 如請求項1所述的延遲鎖相迴路裝置，其中該內部時脈產生器包括：一第一延遲電路，耦接於該複本電路，經配置以對該複本時脈進行延遲以產生該領先時脈；一第二延遲電路，耦接於該複本電路，經配置以對該複本時脈進行延遲以產生落後單一週期的該複本時脈；以及一第三延遲電路，耦接於該複本電路，經配置以對該複本時脈進行延遲以產生該落後時脈。
5. 如請求項4所述的延遲鎖相迴路裝置，其中：該第一延遲電路具有一第一時間常數，該第二延遲電路具有一第二時間常數，該第三延遲電路具有一第三時間常數，該第二時間常數大於該第一時間常數，並且該第三時間常數大於該第二時間常數。
6. 如請求項5所述的延遲鎖相迴路裝置，其中：該第一延遲電路包括： 一第一電容器，其中該第一時間常數由該第一電容器的電容值來決定，該第二延遲電路包括：一第二電容器，其中該第二時間常數由該第二電容器的電容值來決定，並且該第三延遲電路包括：一第三電容器，其中該第三時間常數由該第三電容器的電容值來決定。
7. 如請求項6所述的延遲鎖相迴路裝置，其中該第二電容器的電容值與該第一電容器的電容值之間的一第一差值以及該第三電容器的電容值與該第二電容器的電容值之間的一第二差值用以決定該相位檢測器的更新靈敏度。
8. 如請求項1所述的延遲鎖相迴路裝置，其中該相位檢測器包括：一第一相位差判斷器，耦接於該延遲控制器，經配置以依據該複本時脈的上升沿以及該輸入時脈的上升沿來獲得該平移相位差；一第二相位差判斷器，經配置以當該領先時脈的上升沿落後該輸入時脈的上升沿時，依據該領先時脈來提供一第一誤差訊號；一第三相位差判斷器，經配置以當該落後時脈的上升沿領先該輸入時脈的上升沿時，依據該落後時脈來提供一第二誤差訊號；以及 一更新觸發訊號產生器，耦接於該第二相位差判斷器、該第三相位差判斷器以及該延遲控制器，經配置以依據該第一誤差訊號以及該第二誤差訊號來提供該更新觸發訊號。
9. 如請求項8所述的延遲鎖相迴路裝置，其中該更新觸發訊號產生器包括：一邏輯電路，經配置以反應於該第一誤差訊號以及該第二誤差訊號的其中之一以輸出該更新觸發訊號。
10. 如請求項9所述的延遲鎖相迴路裝置，其中：當該領先時脈的上升沿被判斷出落後該輸入時脈的上升沿時，該第一誤差訊號等於該領先時脈，並且當該落後時脈的上升沿被判斷出領先該輸入時脈的上升沿時，該第二誤差訊號等於該落後時脈。
11. 如請求項8所述的延遲鎖相迴路裝置，其中該更新觸發訊號產生器包括：一第一計數器，耦接於該第二相位差判斷器，經配置以對該第一誤差訊號的發生次數進行計數以產生一第一計數值，並且當該第一計數值到達一第一預設值時，提供一第一觸發訊號；一第二計數器，耦接於該第三相位差判斷器，經配置以對該第二誤差訊號的發生次數進行計數以產生一第二計數值，並且當該第二計數值到達一第二預設值時，提供該一第二觸發訊號；以及一邏輯電路，耦接於該第一計數器、該第二計數器以及該延 遲控制器，經配置以依據該第一觸發訊號以及該第二觸發訊號的其中之一來輸出該更新觸發訊號。
12. 如請求項1所述的延遲鎖相迴路裝置，還包括：一計時器電路，經配置以基於一操作週期來控制該內部時脈產生器產生該領先時脈以及該落後時脈。

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