KR100854457B1 - 지연고정루프 - Google Patents
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Abstract
Description
Claims (17)
- 클럭 선택 정보 신호에 응답하여 외부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택기와;상기 클럭 선택기의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인과;상기 제1지연라인의 출력신호를 일정 시간 지연시켜 출력하는 제2지연라인과;상기 제1지연라인과 제2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭을 출력하는 위상 혼합기;를 포함하고,상기 클럭 선택기는 상기 클럭 선택 정보 신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제1전달부와; 상기 제1전달부의 출력신호를 래치하는 제1래치부와; 상기 제1래치부의 출력신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제2전달부와; 상기 제2전달부의 출력신호를 래치하는 제2래치부와; 상기 제2래치부의 출력신호에 응답하여 정위상 클럭 또는 역위상 클럭을 전달하는 제3전달부;를 포함하는 지연고정루프.
- 제 1 항에 있어서,상기 클럭 선택 정보 신호는상기 내부 클럭을 일정 시간 지연시킨 피드백 클럭과 기준 클럭의 위상 중 어느 클럭의 위상이 빠른지 여부에 따라 정위상 클럭 또는 역위상 클럭을 선택하기 위한 신호인 지연고정루프.
- 제 1 항에 있어서,상기 지연고정루프는상기 내부 클럭을 일정 시간 지연시켜 피드백 클럭을 출력하는 레플리카와;상기 피드백 클럭과 기준 클럭을 비교하여 클럭 선택 정보 신호를 출력하는 위상 검출기;를 더 포함하는 지연고정루프.
- 제 3 항에 있어서,상기 위상 검출기는상기 피드백 클럭의 위상이 기준 클럭의 위상보다 빠르면 정위상 클럭을 선택하고, 피드백 클럭의 위상이 기준 클럭의 위상보다 느리면 역위상 클럭을 선택하기 위한 클럭 선택 정보 신호를 출력하는 지연고정루프.
- 제 1 항에 있어서,상기 지연고정루프는상기 제1지연라인의 출력신호를 반전시켜 제2지연라인의 입력신호로 출력하는 인버터;를 더 포함하는 지연고정루프.
- 삭제
- 제 1 항에 있어서,상기 제1전달부는지연고정루프의 인에이블 신호가 비활성화 시, 클럭 선택 정보 신호를 제1래치부로 전달함을 특징으로 하는 지연고정루프.
- 제 1 항에 있어서,상기 제2전달부는지연고정루프의 인에이블 신호가 활성화 시, 제1래치부의 출력신호를 제2래치부로 전달함을 특징으로 하는 지연고정루프.
- 제 1 항에 있어서,상기 클럭 선택기는 상기 제2전달부와 제2래치부 사이에 리셋 신호에 응답하여 일정 로직 레벨을 갖는 신호를 제2래치부로 출력하는 NMOS 드라이버;를 더 포함하는 지연고정루프.
- 클럭 선택 정보 신호에 응답하여 외부 클럭 중 어느 하나를 선택하여 출력하는 클럭 선택기와;상기 클럭 선택기의 출력신호를 일정 시간 지연시켜 출력하는 제1지연라인과;상기 제1지연라인의 반전신호를 일정 시간 지연시켜 출력하는 제2지연라인과;상기 제1지연라인과 제2지연라인의 출력신호를 위상 혼합하여 듀티가 보정된 내부 클럭을 출력하는 위상 혼합기와;상기 내부 클럭을 일정 시간 지연시켜 피드백 클럭을 출력하는 레플리카와;상기 피드백 클럭과 기준 클럭을 비교하여 클럭 선택 정보 신호를 출력하는 위상 검출기;를 포함하고,상기 클럭 선택기는 상기 클럭 선택 정보 신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제1전달부와, 상기 제1전달부의 출력신호를 래치하는 제1래치부와, 상기 제1래치부의 출력신호를 지연고정루프의 인에이블 신호에 응답하여 전달하는 제2전달부와, 상기 제2전달부의 출력신호를 래치하는 제2래치부와, 상기 제2래치부의 출력신호에 응답하여 정위상 클럭 또는 역위상 클럭을 전달하는 제3전달부를 포함하는 지연고정루프.
- 제 10 항에 있어서,상기 클럭 선택 정보 신호는상기 내부 클럭을 일정 시간 지연시킨 피드백 클럭과 기준 클럭의 위상 중 어느 클럭의 위상이 빠른지 여부에 따라 정위상 클럭 또는 역위상 클럭을 선택하기 위한 신호인 지연고정루프.
- 제 10 항에 있어서,상기 위상 검출기는상기 피드백 클럭의 위상이 기준 클럭의 위상보다 빠르면 정위상 클럭을 선택하고, 피드백 클럭의 위상이 기준 클럭의 위상보다 느리면 역위상 클럭을 선택하기 위한 클럭 선택 정보 신호를 출력하는 지연고정루프.
- 제 10 항에 있어서,상기 지연고정루프는상기 제1지연라인의 출력신호를 반전시켜 제2지연라인의 입력신호로 출력하는 인버터;를 더 포함하는 지연고정루프.
- 삭제
- 제 10 항에 있어서,상기 제1전달부는지연고정루프의 인에이블 신호가 비활성화 시, 클럭 선택 정보 신호를 제1래치부로 전달함을 특징으로 하는 지연고정루프.
- 제 10 항에 있어서,상기 제2전달부는지연고정루프의 인에이블 신호가 활성화 시, 제1래치부의 출력신호를 제2래치부로 전달함을 특징으로 하는 지연고정루프.
- 제 10 항에 있어서,상기 클럭 선택기는상기 제2전달부와 제2래치부 사이에 리셋 신호에 응답하여 일정 로직 레벨을 갖는 신호를 제2래치부로 출력하는 NMOS 드라이버;를 더 포함하는 지연고정루프.
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US8710889B1 (en) * | 2010-09-22 | 2014-04-29 | Altera Corporation | Apparatus for controllable delay cell and associated methods |
KR20120081353A (ko) * | 2011-01-11 | 2012-07-19 | 에스케이하이닉스 주식회사 | 동기 회로 |
Citations (5)
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---|---|---|---|---|
JP2001351381A (ja) | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | クロック発生回路およびそれを備える半導体記憶装置 |
KR20030052651A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법 |
KR20050089474A (ko) * | 2004-03-05 | 2005-09-08 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
KR20060000866A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법 |
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---|---|---|---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001351381A (ja) | 2000-06-09 | 2001-12-21 | Mitsubishi Electric Corp | クロック発生回路およびそれを備える半導体記憶装置 |
KR20030052651A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 제어된 타이밍을 갖는 출력 클록 신호를 생성하는 회로 및방법 |
KR20050089474A (ko) * | 2004-03-05 | 2005-09-08 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
KR20060000866A (ko) * | 2004-06-30 | 2006-01-06 | 주식회사 하이닉스반도체 | 듀티 싸이클 교정이 가능한 디지털 지연 고정 루프 및그의 제어 방법 |
KR20060069945A (ko) * | 2004-12-20 | 2006-06-23 | 주식회사 하이닉스반도체 | 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법 |
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