JP2005217205A - チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ - Google Patents

チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ Download PDF

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Abstract

【課題】 大型大容量のメモリＬＳＩチップを搭載してＳＯＣ並みの高性能を得ることができるチップ積層構成の３次元半導体装置を実現する。
【解決手段】 下段のロジックＬＳＩチップ１４と上段のメモリＬＳＩチップ１５との間にスペーサチップ１６が介挿され、このスペーサチップ１６には、多数のビアホール１７、１７、…及び接続配線層１８、１８、…が形成されていて、ロジックＬＳＩチップ１４の上面に形成された下段配線群と、メモリＬＳＩチップ１５の下面に形成された上段配線群との間で、対応関係にある、それぞれの下段配線と上段配線とが、１対１で、スペーサチップ１６のビアホール１７、１７、…及び接続配線層１８、１８、…を介して、フリップチップ（金バンプ）接続されている。
【選択図】図１

Description

この発明は、共通の基板の上に、ＬＳＩ（Large Scale Integrated Circuit）チップを少なくとも上下２段に積層一体化して樹脂封止してなる、いわゆる、ＣＯＣ（Chip On Chip）構成と言われる、チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップに係り、特には、大容量のメモリを混載する特定用途向け・特定カスタム向けＳＩＰ（System In Package）構成の３次元ＬＳＩに適用して好適である。
従来、ＭＰＵ（Micro Processing Unit）等のロジックＬＳＩとＤＲＡＭ（Dynamic Random Access Memory）等のメモリＬＳＩとは、異なるプロセスで作られていたが、これらを異なるプロセスで作らなければならない、という技術的根拠はない。このため、近年、携帯電話機、ＤＳＣ（デジタルスチールカメラ）、ＤＶＣ（デジタルビデオカメラ）、ＤＶＤ(デジタルビデオディスク)、ＤＴＶ（デスクトップビデオ）、MCU（マルチコントロールユニット）及びこれらの複合機等の普及が進み、さらに、次世代機器の開発機運が高まると、システムの小型化、高集積化、高性能化（高速アクセス化、データ処理能力の向上化）を求めて、ロジックＬＳＩとメモリＬＳＩとを同一チップ上に混載するシステムＬＳＩ、いわゆる、ＳＯＣ（System On Chip）の開発も活発化してきている。
一方、ＬＳＩ加工技術の進展に伴い、内部配線のデザインルールは、サブミクロンの微細領域に達している。そこで、このような微細加工技術を駆使して、５０ピン乃至６０ピンで、１６ビット幅乃至３２ビット幅のデータバス構成からなる現在の汎用製品を、数１００ピンで、１２８ビット乃至２５６ビット幅のデータバス構成にまで引き上げる、１２８メガビット乃至２５６メガビットの大容量メモリの開発も進んでいる。
ところで、メモリが大容量化すると、ロジックＬＳＩとメモリＬＳＩとを同一チップ上に混載することは、デバイス製造コストを考えると、非常に困難であると考えられている。これは、同一チップ上で、メモリプロセスとロジックプロセスとを同時に進行できるので、チップコストを低減できる、というシステムＬＳＩ（ＳＯＣ）の利点と矛盾する考えであるが、デバイスプロセスの歩留まりの現状を考えると、システムＬＳＩのコスト上の利点は、３２Mビット乃至６４Ｍビットの小中規模メモリに対してしか当てはまらないとも言われている。
これに対して、大規模のメモリについては、例えば、特定用途向けのシステムＬＳＩ（ＡＳＩＣ (application Specific Integrated Circuit)／ＳＯＣ）に混載するメモリの大容量化（１２８Mビット２５６ビット化）が進めば、設計に多大の時間を要する上、メモリの歩留まりが絡み合うため、システムＬＳＩの製造コストが、ロジックＬＳＩとメモリＬＳＩとを個別に製造する場合に較べて、はるかに上回ってくる、すなわち、コストの逆転現象が生じる、と予測されている。
この不都合を解消するために、ロジックＬＳＩは本来のロジックプロセスを用いて、メモリＬＳＩは本来のメモリプロセスを用いて、それぞれ、別個のプロセスで作成した後、作成されたロジックＬＳＩチップとメモリＬＳＩチップとを２次元的にあるいは３次元的に集積し電気接続して一体化し、そして、樹脂封止する技術、いわゆる、ＳＩＰ（System In Package）技術を用いて、システムＬＳＩ並みの高性能を実現できるかが検討されている。しかし、ＬＳＩチップ間をボンディングワイヤで接続する方法に頼るなら、ＬＳＩチップ毎に、データバスやアドレスバス等の配線を引き回すために、パッド容量の大きな数１００ピンものボンディングパッドをチップ周辺に配備する必要がある上、ＬＳＩチップ間の接続を、インダクタンスを持つボンディングワイヤが担うので、接続配線容量（２０ｐF乃至５０pF）や接続配線抵抗が増加し、この結果、動作速度や低消費電力の点で、システムＬＳＩ（ＳＯＣ）並みの性能は、到底得られない。
そこで、ＬＳＩチップ間をボンディングワイヤで接続して樹脂封止する上記従来の方法に代えて、特許文献１、特許文献２、及び特許文献３等に記載があるように、ロジックＬＳＩチップとメモリＬＳＩチップとを、配線層側の面同士を向かい合わせる態様で、上下に積層して、直接、フリップチップ接続する技術、いわゆる、ＣＯＣ（Chip On Chip）技術が提案されている。
図１３は、このＣＯＣ技術を用いて作成された、１２８ビット幅のデータバスを持つ積層型３次元ＬＳＩの構成を示す断面図である。この積層型３次元ＬＳＩは、同図に示すように、表面実装型のパッケージ基板１の上に、配線層を上に向けた状態で、ＡＳＩＣ／ＭＰＵ等のロジックＬＳＩチップ２が実装され、さらに、このロジックＬＳＩチップ２の上に、配線層を下に向けた状態で、１２８ＭビットＤＲＡＭ等のメモリＬＳＩチップ３が積層され、これらのロジックＬＳＩチップ２とメモリＬＳＩチップ３とが、互いに位置合わせされ、多数の金（Au）バンプ４、４、…を介して、フリップチップ接続されて構成されている。ロジックＬＳＩチップ２の上面の周縁部には、電極を引き出すための複数のボンディングパッド５、５、…が形成されていて、これらのボンディングパッド５、５、…と、パッケージ基板１の上面周辺部に形成された内部端子６、６、…とが、金（Au）やアルミ（Ａｌ）等のボンディングワイヤ７、７、…で接続されている。さらに、パッケージ基板１の下面周辺部には、鉛／錫（Pb／Sn）合金等の半田からなる多数のボール状外部端子（半田ボール）８、８、…が形成されていて、図示せぬビアホール（ビアプラグ）を介して、上面周辺部の内部端子６、６と互いに接続されている。
このＣＯＣ技術によれば、入出力回路を非常に小さく構成できる上、ＬＳＩチップ２、３間を、ボンディングワイヤやボンディングパッドを用いずに接続できるので、接続配線容量を１ｐＦ以内に抑えることができる、したがって、信号処理速度や信号処理電力の点で、ＳＯＣ並みの高性能を得ることができる。
特開平１０−１０７２０２号公報 特開２０００−２６０９３４号公報 特開２００２−３３４９６７号公報
しかしながら、上記従来のＣＯＣ技術は、ロジックＬＳＩチップの上にメモリＬＳＩチップを搭載することに関しては、１２８MビットＤＲＡＭのメモリＬＳＩチップまでは、対応できるものの、さらに、メモリＬＳＩチップの大容量化が進むと、次の理由により、対応できなくなる虞がある。
すなわち、１２８MビットＤＲＡＭ搭載の３次元ＬＳＩなら、図１３に示すように、メモリＬＳＩチップ３のチップサイズよりも、ロジックＬＳＩチップ２のチップサイズの方が大きいので、メモリＬＳＩチップ３に邪魔されずに、ロジックＬＳＩチップ２の上面周縁部に形成されたボンディングパッド５、５、…にボンディングワイヤ７、７、…を接続できる。しかしながら、搭載メモリの大容量化が進み、１２８ＭビットＤＲＡＭの２倍のメモリ容量をもつ２５６ＭビットＤＲＡＭのメモリＬＳＩチップ９をロジックＬＳＩチップ１０の上に搭載しようとすると、図１４に示すように、両ＬＳＩチップ９、１０間のチップサイズが逆転し、メモリＬＳＩチップ９のチップサイズの方が、ロジックＬＳＩチップ１０のそれよりも大きくなっているので、ロジックＬＳＩチップ１０の上面周縁部（ボンディングパッド１１、１１、…）に接続されたボンディングワイヤ１２、１２、…が邪魔となって、メモリＬＳＩチップ９をロジックＬＳＩチップ１０の上に搭載できないか、あるいは、ボンディングワイヤ１２、１２、…をロジックＬＳＩチップ１０の上面周縁部（ボンディングパッド１１、１１、…）に接続できない、という問題が発生する。
たとえ、上記干渉の問題が解決できたとしても、特定用途向けのシステムＬＳＩ（ＡＳＩＣ／ＣＯＣ）に搭載するメモリの大容量化が進めば、設計に要する時間が著しく増加する上、折角設計が完成しても、配線層の多層化が一段と進み、歩留まりの低下は避けられない、という問題が残る。
この発明は、上述の事情に鑑みてなされたもので、チップサイズが大型で大容量のメモリＬＳＩチップを搭載して、信号処理速度や信号処理電力の点で、ＳＯＣ並みの高性能を得ることができると共に、設計の柔軟性を確保でき、歩留まりの向上、開発期間の短縮化を図ることができ、それゆえ、特定用途向けに用いて好適なチップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップを提供することを目的としている。
上記課題を解決するために、請求項１記載の発明は、共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置に係り、任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホール（ビアプラグ）が形成されていて、前記下段ＬＳＩチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段ＬＳＩチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、少なくとも一部の前記下段配線と前記上段配線とが、前記スペーサチップの前記ビアホールを介して、相互に接続されていることを特徴としている。
また、請求項２記載の発明は、請求項１記載のチップ積層構成の３次元半導体装置に係り、対応関係にある、前記少なくとも一部の前記下段配線と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続され、かつ、前記少なくとも一部の前記上段配線と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続されていることを特徴としている。
また、請求項３記載の発明は、共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置に係り、任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成されていて、前記下段ＬＳＩチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段ＬＳＩチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、少なくとも一部の前記下段パッド電極と前記上段パッド電極とが、前記スペーサチップの前記ビアホールを介して、相互に接続されていることを特徴としている。
また、請求項４記載の発明は、請求項３記載のチップ積層構成の３次元半導体装置に係り、対応関係にある、前記少なくとも一部の前記下段パッド電極と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段パッド電極と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続されていることを特徴としている。
また、請求項５記載の発明は、共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置に係り、任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、これらのビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、前記下段ＬＳＩチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段ＬＳＩチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、少なくとも一部の前記下段配線と前記上段配線とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴としている。
また、請求項６記載の発明は、請求項５記載のチップ積層構成の３次元半導体装置に係り、対応関係にある、前記少なくとも一部の前記下段配線と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段配線と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴としている。
また、請求項７記載の発明は、共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置に係り、任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、これらのビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、前記下段ＬＳＩチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段ＬＳＩチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、少なくとも一部の前記下段パッド電極と前記上段パッド電極とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴としている。
また、請求項８記載の発明は、請求項７記載のチップ積層構成の３次元半導体装置に係り、対応関係にある、前記少なくとも一部の前記下段パッド電極と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段パッド電極と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴としている。
また、請求項９記載の発明は、共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置に係り、任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、一部の前記ビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、前記下段ＬＳＩチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段ＬＳＩチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、一部の前記下段配線と上段配線とが、前記スペーサチップの前記ビアホールを介して、相互に接続されてなると共に、対応関係にある、他の一部の前記下段配線と上段配線とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴としている。
また、請求項１０記載の発明は、請求項９記載のチップ積層構成の３次元半導体装置に係り、対応関係にある、前記一部の下段配線と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記一部の上段配線と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続され、かつ、対応関係にある、前記他の一部の下段配線と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記他の一部の上段配線と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴としている。
また、請求項１１記載の発明は、共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置に係り、任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、一部の前記ビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、前記下段ＬＳＩチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段ＬＳＩチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、一部の前記下段パッド電極と上段パッド電極とが、前記スペーサチップの前記ビアホールを介して、相互に接続されてなると共に、対応関係にある、他の一部の前記下段パッド電極と上段パッド電極とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴としている。
請求項１２記載の発明は、請求項１１記載のチップ積層構成の３次元半導体装置に係り、対応関係にある、前記一部の下段パッド電極と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記一部の上段パッド電極と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続され、かつ、対応関係にある、前記他の一部の下段パッド電極と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記他の一部の上段パッド電極と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴としている。
また、請求項１３記載の発明は、請求項１乃至１２のいずれか一つに記載のチップ積層構成の３次元半導体装置に係り、前記スペーサチップが、シリコンのチップからなることを特徴としている。
また、請求項１４記載の発明は、請求項１乃至１３のいずれか一つに記載のチップ積層構成の３次元半導体装置に係り、前記スペーサチップは、トランジスタ無搭載型のチップであることを特徴としている。
さらにまた、請求項１５記載の発明は、請求項1、２、３、５、６、７、９、１０又は１１記載のチップ積層構成の３次元半導体装置に係り、前記下段配線及び上段配線は、主として、電源線、接地線、データバス、コントロールバス及びアドレスバスからなることを特徴としている。
また、請求項１６記載の発明は、請求項１乃至１２の何れか一つに記載のチップ積層構成の３次元半導体装置に係り、前記下段ＬＳＩチップの上面周縁部には、電極を引き出すためのボンディングパッドが設けられ、該ボンディングパッドと、前記基板の上面に設けられた内部端子とが、ボンディングワイヤで接続されていると共に、前記下段ＬＳＩチップと較べて面積の小さな前記スペーサチップが、前記下段ＬＳＩチップと前記上段ＬＳＩチップとの間に介挿配置されることで、前記ボンディングパッドに接続された前記ボンディングワイヤと当該スペーサチップとの横方向における相互干渉が回避されていることを特徴としている。
また、請求項１７記載の発明は、請求項１６記載のチップ積層構成の３次元半導体装置に係り、前記スペーサチップと較べて面積の大きな前記上段ＬＳＩチップが、前記ボンディングワイヤが接続された前記ボンディングパッドを全体的に又は部分的に覆う態様で、前記スペーサチップを介して、前記下段ＬＳＩチップの上に積層されていることを特徴としている。
また、請求項１８記載の発明は、請求項１乃至１２、１６及び１７の何れか一つに記載のチップ積層構成の３次元半導体装置に係り、前記上段ＬＳＩチップ及び前記下段ＬＳＩチップのうち、いずれか一方が、大容量メモリＬＳＩからなると共に、他方が、ロジックＬＳＩからなることを特徴としている。
さらにまた、請求項１９記載の発明は、請求項１乃至１２、１６及び１７の何れか一つに記載のチップ積層構成の３次元半導体装置に係り、前記上段ＬＳＩチップ及び前記下段ＬＳＩチップのうち、いずれか一方が、特定用途又は特定カスタマ向けのＬＳＩからなると共に、他方が、汎用のＬＳＩからなることを特徴としている。
また、請求項２０記載の発明は、下段ＬＳＩチップと上段ＬＳＩチップとの間に介挿されて積層構成の３次元半導体装置を形成するためのスペーサチップに係り、請求項１乃至１９の何れか一つに記載のチップ積層構成の３次元半導体装置に専用されるものであることを特徴としている。
この発明の３次元半導体装置の構成によれば、共通の基板の上に積層状態に搭載される、上下段のＬＳＩチップが、例えば、ロジックＬＳＩチップと大容量のメモリＬＳＩチップであるとき、これら上下段のＬＳＩチップ間で、信号のやり取りを行うための配線同士が、それぞれ、数百もの接続部位にて、ワイヤボンディング接続方式に拠らず、スペーサチップを介するフリップチップ接続方式により接続されているので、ＳＯＣ並みの高性能（高速アクセス、低消費電力）を得ることができると共に、さらに、装置を小型化でき、製造コストの低減化も達成できる。
ここで、ＳＯＣにおけるロジック領域とメモリ領域との間の接続が、チップ内横方向接続だとすれば、このこの発明で採用される接続は、チップ間縦方向接続である。しかしながら、チップ間縦方向接続が、フリップチップ接続でなされる限り、チップ内横方向接続とチップ間縦方向接続との間で、性能上の違いは生じない。もしも、反対に、数百ものチップ間接続部位をワイヤボンディング接続に頼るならば、金バンプに較べて、大面積のボンディングパッドが多数必要となるので、装置を小型化できないし、数百本ものボンディングワイヤの結線は煩雑となるので、製造コストの低廉化を達成することも困難となる。加えて、大面積のボンディングパッドやボンディングワイヤでは、パッド容量やインダクタンスが大きいため、ワイヤボンディング接続は、フリップチップ接続に比べて、信号伝送速度や消費電力の点ではるかに劣ることになる。
また、この発明の３次元半導体装置を、特定用途又は特定カスタマ向けのＳＩＰ型半導体装置に適用する場合には、例えば、ロジックＬＳＩチップ等の下段ＬＳＩチップと、例えば、メモリＬＳＩチップ等の下段ＬＳＩチップとのうち、いずれか一方については、汎用のＬＳＩチップを当てることができる。この際、特定用途又は特定カスタマ向けの開発対象とされる他方のＬＳＩチップでは、汎用の上記ＬＳＩチップの配線状態を考慮することなく設計できる。なぜなら、もしも、下段ＬＳＩチップと上段ＬＳＩチップとの間で、配線接続部位に位置ずれが生じた場合、スペーサチップは、位置ずれした配線接続部位同士を、つなぎ合せる機能、すなわち、再配線機能（接続調整機能）を有しているからである。
それゆえ、この発明の３次元半導体装置は、設計の柔軟性を確保でき、開発期間の短縮化を図ることができるという利点がある。また、開発対象のＬＳＩチップ側の配線負担の一部をスペーサチップが担うことができるので、歩留まりの向上を図ることができる、という利点もある。
また、この発明の３次元半導体装置によれば、下段ＬＳＩチップの上に、一段と面積の大きな上段ＬＳＩチップが、搭載されようとも、下段ＬＳＩチップよりも面積の小さなスペーサチップを、下段ＬＳＩチップと上段ＬＳＩチップとの間に介挿するようにすれば、共通の基板に電極を引き出すためのボンディングワイヤを、例えば、下段ＬＳＩチップ上面の周縁部に設けられたボンディングパッドに取着するための空間を確保できる。それゆえ、下段ＬＳＩチップの上に、大容量大型の上段ＬＳＩチップを、支障なく、積層状態に搭載することができる。
チップサイズの大きな大容量のメモリＬＳＩチップを搭載でき、しかも、信号処理速度や信号処理電力の点でも、ＳＯＣ並みの高性能を得ることができる、特定用途向けに用いて好適な３次元半導体装置を、多数のビアホール等が形成されたスペーサチップを上下段のＬＳＩチップ間に介挿することで、実現した。
以下、図面を参照して、この発明の第１実施例について説明する。
図１は、この発明の第１実施例であるチップ積層構成の３次元半導体装置（以下、簡単に、３次元ＬＳＩともいう）を模式的に示す構成断面図、図２は、同３次元ＬＳＩの構成各部を分解して示す分解断面図、図３は、同３次元ＬＳＩを構成するロジックＬＳＩチップのフリップチップ接続面を模式的に示す平面図、図４は、同３次元ＬＳＩを構成するメモリＬＳＩチップのフリップチップ接続面を模式的に示す平面図、図５は、同３次元ＬＳＩを構成するスペーサチップのメモリ側フリップチップ接続面を模式的に示す平面図、また、図６は、同３次元ＬＳＩを構成するスペーサチップのロジック側フリップチップ接続面を模式的に示す平面図である。
まず、装置の全体構成から説明する。
この例の３次元ＬＳＩは、図１及び図２に示すように、パッケージ基板１３の上に、ＭＰＵ等のロジックＬＳＩチップ（下段ＬＳＩチップ）１４と２５６ＭビットＤＲＡＭ等からなるメモリＬＳＩチップ（上段ＬＳＩチップ）１５とが順次積層された状態で、ロジックＬＳＩチップ１４とパッケージ基板１３とが、ワイヤボンディング接続されて樹脂封止されている点で、上記従来のＣＯＣ（Chip On Chip）構成のＬＳＩと共通するが、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５との間に、スペーサチップ１６が介挿され、しかも、このスペーサチップ１６には複数のビアホール（ビアプラグ）１７、１７、…及び接続配線層１８、１８、…が設けられていて、これらビアホール１７、１７、…と接続配線層１８、１８、…とを介して、ロジックＬＳＩチップ１４の配線群とメモリＬＳＩチップ１５の対応する配線群とが、フリップチップ（金バンプ）接続されて、一体化されている点で、上記従来の構成と著しく異なっている。
次に、装置各部について説明する。
上記パッケージ基板１３は、図２に示すように、ガラスエポキシ基板、セラミック基板、又はエポキシ系、ポリイミド系又はポリアミド系の絶縁テープ又はプラスチック基板等の基板本体１９からなり、基板本体１９の上面であって、ロジックＬＳＩチップ１４を載置するＬＳＩチップ載置面には、熱抵抗の小さな銅（Cu）等からなる熱拡散層２０が設けられていて、周辺部には、ロジックＬＳＩチップ１４の電極を外部に引き出すための、金（Ａｕ）や銅（Ｃｕ）やニッケル（Ｎｉ）等からなる多数の内部端子２１、２１、…が設けられている。
一方、基板本体１９の下面には、外部端子（パッケージからの引き出し用電極）となる金（Ａｕ）や銅（Ｃｕ）、あるいは、鉛／錫（Pb／Sn）合金等の半田からなる金属（ボール２２ａ、２２ｂ、…が格子状に配置されることで、表面実装型のＢＧＡ（Ball Grid Array）パッケージが構成されている。これらの金属ボール２２ａ、２２ｂ、…のうち、熱拡散層２０の真下に配置されている多数の金属ボール２２ａ、２２ａ、…は、ヒートシンク用ビアホール２３ａ、２３ａ、…を介して、対向面側の熱拡散層２０に接続され、熱拡散層２０に集められた熱をグランド側に逃がすためのもので、これに対して、熱拡散層２０の真下には位置しない、周辺部の金属ボール２２ｂ、２２ｂ、…は、信号用ビアホール２３ｂ、２３ｂ、…を介して、対向面側の内部端子２１、２１、…に電気接続されている。
上記ロジックＬＳＩチップ（下段ＬＳＩチップ）１４は、図２に示すように、この実施例では、面積５ｍｍ乃至８ｍｍ角のシリコン基板２４と、このシリコン基板２４の半導体層に形成された多数の基本論理セルやメガセルと、これらの基本論理セルやメガセルからセル機能を引き出すための６層の多層配線（図示せず）からなるＭＰＵ搭載のＬＳＩチップであって、表面には、図２及び図３に示すように、上記多層配線を構成する入出力（Ｉ／Ｏ）用配線、電源（Ｖcc）用配線、グランド（ＧＮＤ）用配線、２５６ビット幅のデータバス、アドレスバス及びコントロールバス等の各種配線をメモリＬＳＩチップ１５上の対応する配線に接続するための多数の金バンプ２５、２５、…が、対応する配線群毎に領域分けされて、配列されている。また、シリコン基板２４表面の周縁端部には、金（Ａｕ）やアルミ（Ａｌ）からなるワイヤボンディング用のボンディングパッド（ＭＰＵからの外部引き出し用電極）２６、２６、…が配列されている。ここで、金バンプ２５、２５、…は、各配線から引き出された図示せぬパッド電極の上に形成される構成となっていても良いし、可能なら、直接配線上に形成される構成となっていても良い。なお、この実施例では、上記多層配線は、０．９ｍｍ乃至２．０μｍ幅のアルミ（Ａｌ）配線又は銅（Ｃｕ）配線から構成され、金バンプ２５、２５、…は、直径２０μｍ乃至３０μｍ、厚み略１０μｍに設定されている。
上記メモリＬＳＩチップ（上段ＬＳＩチップ）１５は、図２に示すように、この実施例では、面積８ｍｍ乃至１０ｍｍ角のシリコン基板２７と、このシリコン基板２７の半導体層に形成された多数のメモリセルと、これらのメモリセルからセル機能を引き出すための多層配線（図示せず）からなる２５６ＭビットＤＲＡＭ搭載のＬＳＩチップであって、表面には、図２及び図４に示すように、上記多層配線を構成する入出力（Ｉ／Ｏ）用配線、電源（Ｖcc）用配線、グランド（ＧＮＤ）用配線、データアンプ接続用配線、周辺回路接続用配線、２５６ビット幅のデータバス、アドレスバス及びコントロールバス等の各種配線をロジックＬＳＩチップ１４上の対応する配線に接続するための多数の金バンプ２８、２８、…が、対応する配線群毎に領域分けされて、配列されている。
また、シリコン基板２７表面の相対向する２辺の周縁端部には、金（Ａｕ）やアルミ（Ａｌ）からなるウェハテスト用のパッド（ＤＲＡＭからの外部引き出し用電極）２９、２９、…が配列されている。ここで、金バンプ２８、２８、…は、各配線から引き出された図示せぬパッド電極の上に形成される構成となっていても良いし、可能なら、直接配線上に形成される構成となっていても良い。なお、この実施例では、上記多層配線は、ロジックＬＳＩチップ１４の多層配線と同様に、０．９μｍ乃至２．０μｍ幅のアルミ（Ａｌ）配線又は銅（Ｃｕ）配線から構成され、また、金バンプ２８、２８、…も、ロジックＬＳＩチップ１４の金バンプ２５、２５、…と同様に、直径２０μｍ乃至３０μｍ、厚み略１０μｍに設定されている。
また、上記スペーサチップ１６は、図２に示すように、直径１０μｍ程度のビアホール１７、１７、…と線幅１μｍ乃至２μｍの接続配線層１８、１８、…のみを有するＬＳＩ間接続専用スペーサである（トランジスタ素子を有していないので、ＩＣチップとは言えない）。詳細に説明すると、このスペーサチップ１６は、チップ厚が１００μm乃至１３０μｍで、面積４ｍｍ乃至６ｍｍ角のシリコン基板２９と、このシリコン基板２９に穿設され、銅（Ｃｕ）等が充填された多数のビアホール１７、１７、…（図５）と、これらのビアホール１７、１７、…から延設されるアルミ（Ａｌ）等の接続配線層１８、１８、…(図６)とからなり、図１に示すように、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５との間に介挿されて、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５との対応する多数の配線同士を接続する構成となっている。
この実施例では、各ビアホール１７、１７、…は、図１及び図２に示すように、メモリＬＳＩチップ１５の対応する金バンプ２８、２８、…（図４）と、１対１に重合する態様に、位置決めされて形成されている（図５）。それゆえ、各ビアホール１７、１７、…とロジックＬＳＩチップ１４の対応する金バンプ２５、２５、…（図３）との間では、位置重合関係は成立していない。メモリＬＳＩチップ１５の金バンプ２８、２８、…とスペーサチップ１６のビアホール１７、１７、…との、このような重合関係のため、スペーサチップ１６のメモリ側接続面（図１及び図２中上面）では、各ビアホール１７、１７、…の上端部が、直径２０μｍ乃至３０μｍ、厚み略１０μｍの金バンプ３０、３０、…によって被覆されている。かくして、これらの金バンプ３０、３０、…は、図１、図２及び図５に示すように、メモリＬＳＩチップ１５の金バンプ２８、２８、…に１対１に対応して重合する構成となっている。
一方、ロジックＬＳＩチップ１４の金バンプ２５、２５、…とスペーサチップ１６のビアホール１７、１７、…との位置不重合関係のため、スペーサチップ１６のロジック側接続面（図１及び図２中下面）には、図１、図２及び図６に示すように、ビアホール１７、１７、…の下端部から、接続配線層１８、１８、…が延設され、これらの接続配線層１８、１８、…の先端部あるいは途中には、ロジックＬＳＩチップ１４の対応する金バンプ２５、２５、…（図４）と、１対１で重合する配列態様（図６）となるように、位置合わせされて形成された、直径２０μｍ乃至３０μｍ、厚み略１０μｍの金バンプ３１、３１、…が設けられている。なお、同一の接続配線層１８を共有する複数のビアホール１７、１７、…が存在していても良く、同一の接続配線層１８を共有する複数の金ボール３１、３１、…が存在していても良い。
次に、図１及び図２を参照して、上記構成各部１３、１４、１５、１６からなる、この例の３次元ＬＳＩの積層構造について詳述する。
まず、パッケージ基板１３上面の熱拡散層２０には、当該熱拡散層２０とロジックＬＳＩチップ１４の裏面とが当接接合される態様で、ロジックＬＳＩチップ１４が載置され接合されて、下段ＬＳＩチップを構成している。そして、ロジックＬＳＩチップ１４の表面（図１中及び図２中、上面）には、ロジックＬＳＩチップ１４側の金バンプ２５、２５、…とスペーサチップ１６の下面（ロジック側接続面）側の金バンプ３１、３１、…とが１対１で重合してフリップチップ接続される態様で、スペーサチップ１６が載置され接合されている。さらに、スペーサチップ１６の上面（メモリ側接続面）には、スペーサチップ１６の上面（メモリ側接続面）側の金バンプ３０、３０、…と、メモリＬＳＩチップ１５の表面（図１中及び図２中、下面）側の金バンプ２８、２８、…とが１対１で重合してフリップチップ接続される態様で、メモリＬＳＩチップ１５が載置され接合されて、上段ＬＳＩチップを構成している。なお、この実施例において、スペーサチップ１６が、シリコン基板２９から構成されているのは、ロジックＬＳＩチップ１４及びメモリＬＳＩチップ１５と素材を同一とすることにより、熱ひずみを防止するためである。
また、パッケージ基板１３の上面周辺部の内部端子２１、２１、…とロジックＬＳＩチップ１４の周縁端部のボンディングパッド２６、２６、…とが、金線やアルミ線等のボンディングワイヤ３２、３２、…で結線されている。
なお、金バンプ同士の接合は、熱と圧力との作用で金バンプを溶融することで、フリップチップ接続が行われる。このとき、2つの金バンプ２５と３１、２８と３０が、溶融接合されることで、チップ（１４と１６、１５と１６）間に、略２０μｍ程度の隙間が生じる。チップ（１４と１６、１５と１６）間の隙間には、必要に応じて、アンダーフィル樹脂を注入して、フリップチップ接続部を封止するようにしても良い。
また、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５とは、スペーサチップ１６と４個の金バンプ２５、３０、３１、２８とで互いに隔てられているため、周辺部に１４０μｍ乃至１７０μｍ程度の隙間が生じており、この隙間が、ロジックＬＳＩチップ１４のボンディングパッド２６、２６、…に接続されるボンディングワイヤ３２、３２、…の収納空間となっている。ボンディングワイヤ３２、３２、…は、ロジックＬＳＩチップ１４、スペーサチップ１６、メモリＬＳＩチップ１５が順次積層され接合された後に、ロジックＬＳＩチップ１４のボンディングパッド２６、２６、…に取り付けられても良く、あるいは、各チップが積層される前に、予め、ロジックＬＳＩチップ１４のボンディングパッド２６、２６、…に取り付けられても良い。
パッケージ基板１３上に設けられた上記積層構造の全体は、例えば、トランスファモールド法により、エポキシ樹脂、ウレタン樹脂、フェノール樹脂等の熱硬化性樹脂を用いて、樹脂封止されて、この例の３次元ＬＳＩが形成される。
このような構成とすることで、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５との間の信号のやりとりが、信号遅延の原因となるボンディングワイヤに代えて、スペーサチップ１６（ビアホール１７、接続配線層１８）と金バンプ２５、３１、２８、３０とを経由してなされるので、信号処理速度や信号処理電力の点でも、ＳＯＣ並みの高性能（高速アクセス、低消費電力）を得ることができる。
上記構成の３次元ＬＳＩは、例えば、特定用途又は特定カスタマ向けのＳＩＰ（System In Package）型半導体装置に適用し得る。特に、チップサイズが、ロジックＬＳＩチップと同等か、あるいは、それよりも大きな大容量のメモリＬＳＩチップを搭載する特定用途又は特定カスタマ向けのＳＩＰ型半導体装置に適用するのが好適である。この例の３次元ＬＳＩを用いて、特定用途又は特定カスタマ向けのＳＩＰ型半導体装置を作成する際には、ロジックＬＳＩチップ（下段ＬＳＩチップ）１４、メモリＬＳＩチップ（上段ＬＳＩチップ）１５のいずれをも特定用途又は特定カスタマ向けに設計開発する必要はなく、何れか一方のＬＳＩチップのみを特定用途又は特定カスタマ向けに設計開発すれば良く、他方のＬＳＩチップは汎用のものを用いることができる。
例えば、メモリＬＳＩチップ１５として、２５６ＭビットＤＲＡＭを搭載する汎用ＬＳＩチップを用い、ロジックＬＳＩチップ１４についてのみ、例えば、携帯電話用やデジタルカメラ用等、特定用途又は特定カスタマ向けのＭＰＵを開発すれば良い。この場合、メモリＬＳＩチップ１５のバンプ配置図等を全く考慮せずに、ロジックＬＳＩチップ１４を迅速に設計開発できる。この結果、メモリＬＳＩチップ１５の設計者とロジックＬＳＩチップ１４の設計者とは、それぞれ別個独立に配線設計をなしたため、両ＬＳＩチップ１４、１５間の金バンプ２５、２８同士は、チップ積層時における位置の食い違いが生じている。この不具合を、上記したように、自身の上に再配線して、調整することが、スペーサチップ１６の役割である。本来、７層の多層配線をロジックＬＳＩチップ１４に持たせるべきところ、１層分をスペーサチップ１６が担うことで、ロジックＬＳＩチップ１４の設計の負担及び製造の負担の軽減を図ることができ、いわば、この例のスペーサチップ１６は、特定用途対応又は特定カスタマ対応のスペーサチップと言える。
また、この実施例では、スペーサチップ１６のチップサイズの方が、ロジックＬＳＩチップ１４のそれよりも、小さ目に設定されているので、ロジックＬＳＩチップ１４の周縁端部にボンディングパッド２６、２６、…を形成するための領域を確保できる上、２５６Ｍビットの汎用ＤＲＡＭ搭載のメモリＬＳＩチップ１５がそうであるように、チップサイズが、ロジックＬＳＩチップ１４のそれと同等か、あるいは、それよりも大きい場合でも、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５との間にスペーサチップ１６が介在しているため、ボンディングワイヤにとって、メモリＬＳＩチップ１５は邪魔とはならず、また、メモリＬＳＩチップ１５にとっても、ボンディングワイヤは邪魔とはならない。
次に、上記構成のスペーサチップ１６の製造方法について説明する。
なお、いずれの製造プロセスも公知技術を用いて実施されるので、工程図は省略する。まず、７００μｍ乃至７５０μｍ厚のシリコンウェハ（図示せず）を用意する。そして、シリコンウェハの第１の面のビアホール形成領域に、直径１０μｍ程度、深さ１２０μｍ乃至１３０μｍ程度の孔を開けた後、孔表面を含む上記第１の面上に、シリコン酸化膜等の下地絶縁膜、チタンナイトライド（ＴｉＮ）膜等のバリア膜を順次成膜する。この後、メッキプロセスとダマシンプロセスとにより、穴の中に銅（Cu）を埋め込んで銅プラグを形成する。
次に、第１の面に形成されているバリア膜の上に、アルミ（Aｌ）や銅（Cu）等の金属層を積層した後、ホトリソグラフィ技術を用いて、この金属層及び下層のバリア膜をパターニングして、銅（Cu）プラグに接続する線幅１μｍ乃至２μｍの接続配線層１８、１８、…を形成する。
次に、研磨機を用いて、第１の面と相対向する第２の面側から、シリコンウェハを削ってゆく。そして、シリコンウェハが、厚み１２０μｍ乃至１３０μｍ位になるまで、削られて、穴に埋め込まれた銅（Cu）プラグが見えてくると、ビアホール１７、１７、…が完成する。次に、金バンプ形成予定部位を残して、シリコンウェハの両面を絶縁保護膜で被覆する。
最後に、ビアホール１７、１７、…又は接続配線層１８、１８、…が露出している金バンプ形成予定部位に、メッキ法を用いて、直径２０μｍ乃至３０μｍの金バンプ３０、３１、…を形成した後、シリコンウェハを４ｍｍ乃至６ｍｍ角に切断して、この例のスペーサチップ１６を完成させる。ここで、第２の面側の金バンプ形成予定部位は、ビアホール１７、１７、…の位置と一致する。一方、第１の面側の金バンプ形成予定部位は、ビアホール１７、１７、…の位置ではなく、接続配線層層１８、１８、…の他端又は途上に設けられる。あるいは、必要に応じて、各接続配線層１８、１８、…から分岐するパッド電極を形成し、形成されたパッド電極の上に、金バンプ形成予定部位を形成するようにしても良い。なお、上記製造手順は、一例を示したに過ぎず、必要に応じて、製造手順の入れ替えを行っても良く、プロセスの追加削除を行っても良い。
上記構成によれば、下段のロジックＬＳＩチップ１４の上には、当該ロジックＬＳＩチップ１４と較べて面積の小さなスペーサチップ１６が載置されるので、ロジックＬＳＩチップ１４の上に、一段と面積の大きなメモリＬＳＩチップ１５が、搭載されようとも、パッケージ基板１３に電極を引き出すためのボンディングワイヤ３２、３２、…を、ロジックＬＳＩチップ１４上面の周縁部に設けられたボンディングパッド２６、２６、…に取着するための空間を確保できる。それゆえ、ロジックＬＳＩチップ１４の上に、大型大容量のメモリＬＳＩチップ１５を積層状態に搭載することができる。
加えて、共通のパッケージ基板１３の上に積層状態に搭載されるロジックＬＳＩチップ１４と大容量のメモリＬＳＩチップ１５との間で、信号のやり取りを行うための、それぞれ、数百もの配線同士が、それぞれ、数百もの接続部位にて、ワイヤボンディング接続方式に拠らず、フリップチップ接続方式により接続されているので、ＳＯＣ並みの高性能（高速アクセス、低消費電力）を得ることができる上、装置を小型化でき、製造コストの低減化も達成できる。ここで、ＳＯＣにおけるロジック領域とメモリ領域との間の接続が、チップ内横方向接続だとすれば、この実施例におけるロジック領域とメモリ領域との間の接続は、チップ間縦方向接続である。
しかしながら、チップ間縦方向接続が、フリップチップ接続でなされる限り、チップ内横方向接続とチップ間縦方向接続との間で、性能上の違いは生じない。これに対して、もしも、ＬＳＩチップ１４、１５における、それぞれ、数百もの接続部位をボンディングワイヤで接続するならば、金バンプに較べて、大面積のボンディングパッドが多数必要となるので、装置を小型化できないし、数百本ものボンディングワイヤの結線作業は煩雑となるので、製造コストの低廉化を達成することも困難となる。加えて、大面積のボンディングパッドやボンディングワイヤでは、パッド容量やインダクタンスが大きいため、ワイヤボンディング接続は、フリップチップ接続に比べて、信号伝送速度や消費電力の点ではるかに劣ることになる。
さらに、この例の３次元ＬＳＩが、特定用途又は特定カスタマ向けのＳＩＰ型半導体装置に適用する場合には、ロジックＬＳＩチップ１４とメモリＬＳＩチップ１５とのうち、いずれか一方については、汎用のＬＳＩチップを当てることができる。この際、すでに、詳述したように、スペーサチップ１６の再配線機能（接続調整機能）の助けを借りて、特定用途又は特定カスタマ向けの開発対象とされる他方のＬＳＩチップでは、汎用の上記ＬＳＩチップの配線状態を考慮することなく設計できるので、設計の柔軟性を確保でき、開発期間の短縮化を図ることができる。
また、開発対象のＬＳＩチップ側の配線負担の一部をスペーサチップ１６が担うことができるので、歩留まりの向上も図ることができる。つまり、開発対象のＬＳＩチップ側では、もしも、スペーサチップ１６を用いないとすれば、例えば、７層の多層配線が必要となるところ、スペーサチップ１６を用いれば、７層のうちの１層分をスペーサチップ１６が担うことができるので、全体として、開発製造コストの軽減を図ることができる。
図７は、この発明の第２実施例である３次元ＬＳＩを模式的に示す断面図、また、図８は、同３次元ＬＳＩの構成各部を分解して示す分解断面図である。
この第２実施例では、図７及び図８に示すように、スペーサチップ１６ａから接続配線層（図１、図２及び図６）が取り除かれ、ロジックＬＳＩチップ１４ａとメモリＬＳＩチップ１５ａとが、スペーサチップ１６ａのビアホール１７ａのみを介してフリップチップ接続されている点で、上述の第１実施例の構成と相異している。すなわち、この例のスペーサチップ１６ａは、シリコン基板２９ａと、このシリコン基板２９ａに穿孔された多数のビアホール１７ａ、１７ａ、…と、各ビアホール１７ａの両端に取着された金バンプ３０ａ、３１ａ、…とから構成されている。そして、ロジックＬＳＩチップ１４ａ上に設けられた金バンプ２５ａ、２５ａ、…とメモリＬＳＩチップ１５上に設けられた金バンプ２８ａ、２８ａ、…とは、各ビアホールを介して、１対１に、重合する態様で、位置決めされて形成されている。なお、図７及び図８において、図１及び図２と対応する各部には、同一の数字番号に添え字“ａ”を付して、その説明を省略する。
この例のスペーサチップ１６ａは、第１実施例のスペーサチップ１６が有するような再配線負担機能を有していない。しかしながら、この点を除けば、この例の構成によっても、上記した第１実施例で述べたと略同様の効果を得ることができる。それゆえ、この例の構成は、開発対象であるロジックＬＳＩチップの金バンプ（接続点）を汎用性メモリであるメモリＬＳＩチップ１５の固定的な金バンプ（接続点）に、配線層の増加を伴うことなく、１対１に、重合位置合わせできる場合に適用して特に有用である。
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、ロジックＬＳＩチップ１４上のボンディングパッド２６とパッケージ基板１３上の内部端子２１とを電気的に接続する導電体は、実施例に示したようなボンディングワイヤ３２に限らずに、ＴＣＰ(Tape Carrier Package)で用いられているような帯状のリードを用いることもできる。
また、上述の第１実施例では、接続配線層１８を、スペーサチップ１６の下面（ロジック側接続面）に設けるようにしたが、これに代えて、スペーサチップ１６の上面（メモリ側接続面）に設けるようにしても勿論良い。例えば、上述の第１実施例とは逆に、ロジックＬＳＩチップ１4として汎用チップを用い、メモリＬＳＩチップ1５を特定用途向け又は特定カスタマ向けに開発するケースに適用して、効果的である。
また、上述の実施例では、接続配線層１８を、スペーサチップ１６のいずれか一方の面に設けたが、図９に示すように、両面に設けるようにしても良い。このようにすれば、多層配線負担が上段側ＬＳＩチップ又は下段側ＬＳＩチップの一方に偏らず、多層配線負担を分担できるので、全体として、歩留まりの向上を期待できる。なお、図９において、図１と対応する各部には、同一の数字番号に添え字“ｂ”を付して、その説明を省略する（以下の図において同じ）。
さらにまた、必要に応じて、図１０に示すように、ビアホール１７、１７、…と接続配線層１８、１８、…とからなる接続通路（第１実施例、図１）と、ビアホール１７ａ、１７ａ、…のみからなる接続通路（第２実施例、図７）とが、混在する構造のスペーサチップ１６ｃを用いることもできる。
また、上述の第１実施例では、パッケージ基板１３の上に、ＬＳＩチップとして、上下２段のＬＳＩチップ１４、１５を搭載したが、これに限らず、例えば、図１１に示すように、下段のロジックＬＳＩチップ１４ｄの上に、スペーサチップ１６ｄを介して、複数の同種又は異種のメモリＬＳＩチップ１５ｄ１、１５ｄ２、１５ｄ３、１５ｄ４、…を多段に積層して搭載するようにしても良い。この場合、スペーサチップ１６ｄに限らず、各ＬＳＩチップ１５ｄ１、１５ｄ２、１５ｄ３、１５ｄ４、…にも、必要に応じて、上下面を貫通するビアホールを設けるようにする。さらに、このような多段積層構成の中には、ロジックＬＳＩチップ自体も複数含まれていても良い。
このような場合でも、この発明は、最下段と第２段目のＬＳＩチップ間にのみ、スペーサチップを介挿する場合に限定するものではないことは当然である。必要に応じて、第２段目と第３段目のＬＳＩチップ間に、この発明のスペーサチップを介挿しても良く、要するに、任意の第ｎ段目と第ｎ+1段目のＬＳＩチップ間に、この発明のスペーサチップを介挿しても良いことは勿論である。
また、この発明を適用すれば、ＬＳＩチップ−スペーサチップ−ＬＳＩチップのサンドイッチ構造が、単一の場合に限らず、多重サンドイッチ構造、つまり、かかるサンドイッチ構造を複数有する３次元半導体装置を得ることもできる。例えば、図１２に示すように、第１段目のロジックＬＳＩチップ１４ｅと第２段目のメモリＬＳＩチップ１５ｅ１との間に、第１のスペーサチップ１６ｅ１を介挿させると共に、第３段目のメモリＬＳＩチップ１５ｅ2と第４段目のメモリＬＳＩチップ１５ｅ3との間に、第２のスペーサチップ１６ｅ１を介挿させる用にしても良い。
また、スペーサチップ自身の基板も、単一基板に限らず、多層基板でも良く、層間に、配線層を設けるようにしても良い。
また、スペーサチップの接続配線層は、単層に限らず、必要に応じて、多層構成でも良い。また、上述の実施例では、下段にロジックＬＳＩチップを配置し、その上に、メモリＬＳＩチップを載置するようにしたが、これとは逆に、下段にメモリＬＳＩチップを配置し、その上に、ロジックＬＳＩチップを載置しても良い。この発明は、下段ＬＳＩチップの上に、それよりも面積が小さい上段ＬＳＩチップが載置される場合にも、適用できる。
また、上述の実施例では、ロジックＬＳＩチップ１４の上面に形成された下段配線群と、メモリＬＳＩチップ１５の下面に形成された上段配線群との間で、対応関係にある、全ての下段配線と上段配線との対が、スペーサチップ１６のビアホール１７、１７、…及び接続配線層１８、１８、…を介して、フリップチップ（金バンプ）接続される場合について述べたが、必ずしも、対応関係にある、全ての下段配線と上段配線とが、１対１で、フリップチップ（金バンプ）接続される必要はなく、少なくとも、これらの一部について、フリップチップ（金バンプ）接続がなされる場合でも、この発明は有用である。
また、上述の実施例では、スペーサチップ側の金バンプと、ロジックＬＳＩチップ又はメモリＬＳＩチップ側の金バンプとが溶融接合される場合について述べたが、必要に応じて、スペーサチップ側の金バンプと、ロジックＬＳＩチップ又はメモリＬＳＩチップ側の金バンプとのうち、いずれか一方の金バンプを省略できる。メモリは、ＤＲＡＭのみならず、ＳＲＡＭ，フラッシュメモリでも良く、これらの混成でも良い。この３次元ＬＳＩは、特定用途又は特定カスタマ向けのものに限定されない。また、スペーサチップの素材は、シリコンに限定されない。同様に、電極の素材、メモリ容量、配線幅、電極の個数、寸法、チップのサイズ等も、実施例のものに限定されるものではなく、必要に応じて、変更できることは勿論である。
ビアホールを有するスペーサチップを用いることで、超大容量のＤＲＡＭを搭載する３次元ＳＩＰを実現できる。
この発明の第１実施例であるチップ積層構成の３次元半導体装置を模式的に示す構成断面図である。 同３次元半導体装置の構成各部を分解して示す分解断面図である。 同３次元半導体装置を構成するロジックＬＳＩチップのフリップチップ接続面を模式的に示す平面図である。 ３次元半導体装置を構成するメモリＬＳＩチップのフリップチップ接続面を模式的に示す平面図である。 同３次元半導体装置を構成するスペーサチップのメモリ側フリップチップ接続面を模式的に示す平面図である。 同３次元半導体装置を構成するスペーサチップのロジック側フリップチップ接続面を模式的に示す平面図である。 この発明の第２実施例である３次元半導体装置を模式的に示す構成断面図である。 同３次元半導体装置の構成各部を分解して示す分解断面図である。 この発明の第１実施例の変形例である３次元半導体装置を模式的に示す構成断面図である。 この発明の第１実施例の別の変形例である３次元半導体装置を模式的に示す構成断面図である。 この発明の第１実施例のさらに別の変形例である３次元半導体装置を模式的に示す構成断面図である。 この発明の第１実施例のさらに別の変形例である３次元半導体装置を模式的に示す構成断面図である。 従来の積層型３次元ＬＳＩの構成を示す断面図である。 従来技術の問題点を説明するための断面図である。
符号の説明
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ パッケージ基板（共通の基板）
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ ロジックＬＳＩチップ（下段ＬＳＩチップ）
１５ｅ2 メモリＬＳＩチップ（下段ＬＳＩチップ）
１５、１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ3 メモリＬＳＩチップ（上段ＬＳＩチップ）
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ1、１６ｅ2 スペーサチップ
１７、１７ａ、１７ｂ、１７ｃ ビアホール
１８、１８ｂ、１８ｃ 接続配線層
２１ 内部端子
２６ ボンディングパッド
２５、２８、３０、３１、２５ａ、２８ａ、３０ａ、３１ａ、２５ｂ、
２８ｂ、３０ｂ、３１ｂ、２５ｃ、２８ｃ、３０ｃ、３１ｃ 金属パッド
３２ ボンディングワイヤ

Claims (20)

  1. 共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置であって、
    任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成されていて、
    前記下段ＬＳＩチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段ＬＳＩチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、少なくとも一部の前記下段配線と前記上段配線とが、前記スペーサチップの前記ビアホールを介して、相互に接続されていることを特徴とするチップ積層構成の３次元半導体装置。
  2. 対応関係にある、前記少なくとも一部の前記下段配線と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続され、かつ、前記少なくとも一部の前記上段配線と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項１記載のチップ積層構成の３次元半導体装置。
  3. 共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置であって、
    任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成されていて、
    前記下段ＬＳＩチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段ＬＳＩチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、少なくとも一部の前記下段パッド電極と前記上段パッド電極とが、前記スペーサチップの前記ビアホールを介して、相互に接続されていることを特徴とするチップ積層構成の３次元半導体装置。
  4. 対応関係にある、前記少なくとも一部の前記下段パッド電極と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段パッド電極と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項３記載のチップ積層構成の３次元半導体装置。
  5. 共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置であって、
    任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、これらのビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、
    前記下段ＬＳＩチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段ＬＳＩチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、少なくとも一部の前記下段配線と前記上段配線とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の３次元半導体装置。
  6. 対応関係にある、前記少なくとも一部の前記下段配線と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段配線と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項５記載のチップ積層構成の３次元半導体装置。
  7. 共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置であって、
    任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、これらのビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、
    前記下段ＬＳＩチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段ＬＳＩチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、少なくとも一部の前記下段パッド電極と前記上段パッド電極とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の３次元半導体装置。
  8. 対応関係にある、前記少なくとも一部の前記下段パッド電極と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記少なくとも一部の前記上段パッド電極と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項７記載のチップ積層構成の３次元半導体装置。
  9. 共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置であって、
    任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、一部の前記ビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、
    前記下段ＬＳＩチップの上面に形成された複数の下段配線からなる下段配線群と、前記上段ＬＳＩチップの下面に形成された複数の上段配線からなる上段配線群との間で、対応関係にある、一部の前記下段配線と上段配線とが、前記スペーサチップの前記ビアホールを介して、相互に接続されてなると共に、対応関係にある、他の一部の前記下段配線と上段配線とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の３次元半導体装置。
  10. 対応関係にある、前記一部の下段配線と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記一部の上段配線と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続され、かつ、対応関係にある、前記他の一部の下段配線と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記他の一部の上段配線と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項９記載のチップ積層構成の３次元半導体装置。
  11. 共通の基板の上に、ＬＳＩチップを少なくとも上下２段に積層一体化して樹脂封止してなる３次元半導体装置であって、
    任意の下段ＬＳＩチップと上段ＬＳＩチップとの間にスペーサチップが介挿され、該スペーサチップには、複数のビアホールが形成され、かつ、一部の前記ビアホールの下端部側又は／及び上端部側から該スペーサチップの表面又は／及び裏面に沿って単層又は多層の接続配線層が延設されていて、
    前記下段ＬＳＩチップの上面に形成され、下段パッド電極をそれぞれ持つ複数の下段配線と、前記上段ＬＳＩチップの下面に形成され、上段パッド電極をそれぞれ持つ複数の上段配線との間で、対応関係にある、一部の前記下段パッド電極と上段パッド電極とが、前記スペーサチップの前記ビアホールを介して、相互に接続されてなると共に、対応関係にある、他の一部の前記下段パッド電極と上段パッド電極とが、前記スペーサチップの前記ビアホールと、該ビアホールから延在する前記接続配線層とを介して、相互に接続されていることを特徴とするチップ積層構成の３次元半導体装置。
  12. 対応関係にある、前記一部の下段パッド電極と、前記スペーサチップのビアホール下端部とが、金属バンプを介して、フリップチップ接続されてなると共に、前記一部の上段パッド電極と、前記スペーサチップのビアホール上端部とが、金属バンプを介して、フリップチップ接続され、かつ、対応関係にある、前記他の一部の下段パッド電極と、前記スペーサチップのビアホール下端部又は該下端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されてなると共に、前記他の一部の上段パッド電極と、前記スペーサチップのビアホール上端部又は該上端部から延在する前記接続配線層とが、金属バンプを介して、フリップチップ接続されていることを特徴とする請求項１１記載のチップ積層構成の３次元半導体装置。
  13. 前記スペーサチップが、シリコンのチップからなることを特徴とする請求項１乃至１２のいずれか一つに記載のチップ積層構成の３次元半導体装置。
  14. 前記スペーサチップは、トランジスタ無搭載型のチップであることを特徴とする請求項１乃至１３のいずれか一つに記載のチップ積層構成の３次元半導体装置。
  15. 前記下段配線及び上段配線は、主として、電源線、接地線、データバス、コントロールバス及びアドレスバスからなることを特徴とする請求項1、２、３、５、６、７、９、１０又は１１記載のチップ積層構成の３次元半導体装置。
  16. 前記下段ＬＳＩチップの上面周縁部には、電極を引き出すためのボンディングパッドが設けられ、該ボンディングパッドと、前記基板の上面に設けられた内部端子とが、ボンディングワイヤで接続されていると共に、前記下段ＬＳＩチップと較べて面積の小さな前記スペーサチップが、前記下段ＬＳＩチップと前記上段ＬＳＩチップとの間に介挿配置されることで、前記ボンディングパッドに接続された前記ボンディングワイヤと当該スペーサチップとの横方向における相互干渉が回避されていることを特徴とする請求項１乃至１２の何れか一つに記載のチップ積層構成の３次元半導体装置。
  17. 前記スペーサチップと較べて面積の大きな前記上段ＬＳＩチップが、前記ボンディングワイヤが接続された前記ボンディングパッドを全体的に又は部分的に覆う態様で、前記スペーサチップを介して、前記下段ＬＳＩチップの上に積層されていることを特徴とする請求項１６記載のチップ積層構成の３次元半導体装置。
  18. 前記上段ＬＳＩチップ及び前記下段ＬＳＩチップのうち、いずれか一方が、大容量メモリＬＳＩからなると共に、他方が、ロジックＬＳＩからなることを特徴とする請求項１乃至１２、１６及び１７の何れか一つに記載のチップ積層構成の３次元半導体装置。
  19. 前記上段ＬＳＩチップ及び前記下段ＬＳＩチップのうち、いずれか一方が、特定用途又は特定カスタマ向けのＬＳＩからなると共に、他方が、汎用のＬＳＩからなることを特徴とする請求項１乃至１２、１６及び１７の何れか一つに記載のチップ積層構成の３次元半導体装置。
  20. 下段ＬＳＩチップと上段ＬＳＩチップとの間に介挿されて積層構成の３次元半導体装置を形成するためのスペーサチップであって、
    請求項１乃至１９の何れか一つに記載のチップ積層構成の３次元半導体装置に専用されるものであることを特徴とするスペーサチップ。
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