WO2013080309A1 - 半導体記憶装置、及び試験方法 - Google Patents

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WO2013080309A1
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村田誠治
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富士通株式会社
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Definitions

  • the present invention relates to a semiconductor memory device.
  • Some semiconductor memory devices store a plurality of memory cell arrays each capable of storing data, thereby dividing and storing data having a predetermined bit length in units of memory cell arrays. Many of such semiconductor memory devices have a spare memory cell array called a redundant cell array, which is not normally accessed.
  • a redundant cell array can be used in place of a memory cell array in which there is a defect that data cannot be read or written in the memory cell array. For this reason, by mounting the redundant cell array, it is possible to further reduce the ratio of defective products to manufactured products.
  • the memory cell array mounted on the semiconductor memory device is inspected by a test (redundancy discrimination test) for checking the presence or absence of defects.
  • This redundancy discrimination test is performed by writing and reading data for each address and confirming whether the written data matches the read data.
  • Some semiconductor memory devices are equipped with a function for performing such a redundancy discrimination test by the semiconductor memory device itself. This function is called a BIST (Built-In Self Test) function.
  • the conventional redundancy discrimination test is performed only on the memory cell array. Therefore, in the conventional redundancy discrimination test, a redundant cell array in which a defect exists is assigned instead of the memory cell array in which the defect is detected. This means that when a redundancy discrimination test is performed on a product, there is a possibility of shipping a product that should be a defective product.
  • the semiconductor memory device that is, the BIST function mounted on the semiconductor memory device, writes and reads data having a bit length (for example, 64 bits) for one address. For this reason, when a redundant cell array is subjected to a redundancy discrimination test in addition to a memory cell array, data is written and read twice at the same address, or longer data is written and read. .
  • An object of one aspect of the present invention is to provide a semiconductor memory device that can suppress an increase in time or manufacturing cost required for a redundancy discrimination test.
  • One system to which the present invention is applied includes a plurality of memory cell arrays and a redundant cell array as a spare memory cell array of the memory cell array, and further includes a plurality of memory cell arrays and a plurality of memory cells for writing data to the redundant cell arrays.
  • a write circuit a holding unit that is arranged for each memory cell array and holds data input as a storage target, and data that is arranged for each write circuit of the memory cell array and that is output to the write circuit
  • a first selection unit that selects from data input from each of the storage units of other memory cell arrays, and two or more first selection units when a predetermined signal becomes active By selecting the same data and inputting the same data to three or more write circuits, two or more memory cell arrays are selected.
  • FIG. 6 is a timing chart showing an example of change of each signal when a redundancy discrimination test is performed in the semiconductor memory device according to the present embodiment. It is a figure explaining the structure of the SRAM main body of the semiconductor memory device by this embodiment. It is a figure explaining the structure of the fuse decoder with which each input-output part was equipped. It is a figure explaining the structure of a memory cell array, a write driver circuit, and a read driver circuit. It is a timing chart showing the example of a change of each signal at the time of implementing a redundancy discrimination
  • FIG. 1 is a diagram illustrating a configuration example of the semiconductor memory device according to the present embodiment.
  • the semiconductor recording apparatus is obtained by applying this embodiment to an SRAM (Static Random Access Memory).
  • the SRAM is realized as one device or mounted on a device such as a processor.
  • the semiconductor memory device includes an SRAM main body 1, a pattern generator 2, two latches 3 and 4, a comparator 5, and a data receiver 6.
  • the pattern generator 2, the two latches 3 and 4, the comparator 5, and the data receiver 6 provide a BIST function.
  • the SRAM main body 1 is a component that stores data, and includes a plurality of memory cell arrays and a redundant cell array as a spare for the memory cell arrays.
  • the BIST function corresponds to a redundancy discrimination test for confirming defects existing in a plurality of memory cell arrays constituting the SRAM body 1 and the redundant cell arrays. Since the redundancy discrimination test is performed while sequentially switching the target address in the SRAM main body 1, it is also referred to as “scan”. “SCAN IN” in FIG. 1 represents the input of the instruction content for the redundancy discrimination test.
  • the pattern generator 2 includes a command register (Instruction register) 21, a data generator (Data generator) 22 and a counter (Counter) 23 in which instruction contents for the redundancy discrimination test are stored.
  • the instruction register 21 stores the instruction content for the redundancy discrimination test.
  • the data generator 22 generates and outputs a pattern for testing one address of the SRAM main body 1 in accordance with the instruction content stored in the command register 21.
  • the counter 23 outputs an address signal AD [j-1: 0] that designates an address. “[J-1: 0]” of AD [j-1: 0] represents that the number of bits of the address signal is a predetermined number j.
  • Address signal AD [j-1: 0] includes a portion for specifying a row address and a portion for specifying a column address.
  • “M_WE” and “WD [i-1: 0]” respectively represent a write enable signal output from the data generator 22 and data for one address.
  • “[I-1: 0]” of “WD [i-1: 0]” indicates that the number of bits of data is a predetermined number i.
  • data WD when representing the entire data, it is represented as “data WD”, and when representing one or more bits of data, it is represented as “data WD [0]”, “data WD [3: 0]”, or the like.
  • data WD [] When it is not necessary to specify data of 1 bit or more, it is expressed as “data WD []”. This notation is also used for other data.
  • EXD [i-1: 0]” in FIG. 1 represents data for one address read from the latch 4.
  • RD [k-1: 0]” in FIG. 1 represents data (read data) for one address read from the SRAM main body 1.
  • the number of bits of the data is a predetermined number k.
  • data is written to each memory cell array and redundant cell array at a time, and data read from each memory cell array and redundant cell array is output. Because. Thereby, the relationship between the predetermined number i and the predetermined number k is k> i.
  • the comparator 5 confirms whether or not the data RD [k-1: 0] from the SRAM body 1 and the data EXD [i-1: 0] from the latch 4 are associated with each other in a bit unit. Make a comparison. Thereby, the comparator 5 outputs the comparison result After_comp [k-1: 0] having the predetermined number k of bits.
  • the data receiver 6 is a component for storing and storing the comparison result After_comp [k-1: 0]. Each comparison result After_comp [k-1: 0] stored in the data receiver 6 is processed as a test result for one address.
  • FIG. 2 is a timing chart showing a change example of each signal when the redundancy discrimination test is performed in the semiconductor memory device according to the present embodiment.
  • a signal (data) a clock signal (CLK) for controlling an access operation to the SRAM body 1
  • an address signal AD [j-1: 0] a write enable signal M_WE
  • data WD [i-1: 0] data RD [k-1: 0]
  • data EXD [i-1: 0] data EXD [i-1: 0]
  • comparison result After_comp [k-1: 0] are shown.
  • “A” and “B” indicate the contents of the data WD [i-1: 0] output from the data generator 22 or the address signal AD corresponding to the data WD [i-1: 0]. [j-1: 0].
  • B written in the data WD [i-1: 0] represents the contents of the data WD [i-1: 0]
  • the address signal AD [[j-1: 0] written B is It represents the address signal AD [[j-1: 0] when the data WD [i-1: 0] is written in the SRAM body 1.
  • the data generator 22 outputs the data WD [i-1: 0] to be written and the active write enable signal W_WE when the data WD [i-1: 0] is written to the SRAM body 1.
  • the counter 23 outputs an address signal AD [j-1: 0] designating an address for storing the data WD [i-1: 0] in the SRAM body 1 in accordance with the timing when the write enable signal W_WE becomes active. .
  • the data generator 22 outputs the same data WD [i-1: 0] after making the write enable signal W_WE inactive and before making the write enable signal W_WE active again.
  • the counter 23 similarly outputs the same address signal AD [j-1: 0] again at the timing when the data generator 22 outputs the same data WD [i-1: 0].
  • data is read from the SRAM body 1 and the SRAM body 1 outputs data RD [k-1: 0]. In this manner, the data WD [i-1: 0] is written to and read from the same address of the SRAM main body 1.
  • Reading of the data RD [k-1: 0] from the SRAM body 1 is automatically performed by the control inside the SRAM body 1.
  • the reading requires a time corresponding to one cycle of the clock signal as shown in FIG.
  • the two latches 3 and 4 are used for adjustment (delay) corresponding to the time.
  • the data RD [k-1: 0] from the SRAM body 1 is input to the comparator 5 almost simultaneously with the data EXD [i-1: 0] from the latch 4. Accordingly, the comparator 5 can output the comparison result After_comp [k-1: 0].
  • the data generator 22 outputs the same data WD [i-1: 0] again in order to output the data EXD [i-1: 0] from the latch 4.
  • Comparison result After_comp [k-1: 0] is data representing test results for all memory cell arrays and all redundant cell arrays.
  • Such a comparison result After_comp [k-1: 0] stores data corresponding to all memory cell arrays and all redundant cell arrays by writing data WD [i-1: 0] once. It is obtained by reading data from all of them by one reading. For this reason, the redundancy discrimination test for one address can be basically performed in the same time as the redundancy discrimination test for only the memory cell array. Accordingly, in the present embodiment, it is avoided that the time required for the redundancy discrimination test is increased with the inclusion of the redundant cell array.
  • FIG. 3 is a diagram illustrating the configuration of the SRAM main body.
  • the SRAM main body 1 includes a total of i memory cell arrays 31 (31-0 to 31-i-1), one redundant cell array 31 (31-R), a memory cell array 31, and a redundant cell array 31.
  • An input / output unit 32 (32-0 to 32-i-1, 32-R) provided in each cell array 31-R is provided.
  • 31 is assigned to the memory cell array and the redundant cell array as a common code. This is because there is no structural difference between the memory cell array and the redundant cell array.
  • the memory cell array 31 and the redundant cell array 31-R each store 1-bit data at each address. Thereby, the number of memory cell arrays 31 is i.
  • bits [i ⁇ 3] ⁇ bit [0]”, “bit [i ⁇ 2]”, and “bit [i ⁇ 1]” described in each input / output unit 32 are all i-bit data.
  • the position of 1-bit data associated with each other is originally represented.
  • “Redundant bit” represents 1-bit data that the redundant cell array 31-R should correspond to.
  • the configuration of the input / output unit 32 differs between the input / output units 32-0 to 32-i-2, the input / output unit 32-i-1, and the input / output unit 32-R. Therefore, the configuration will be described separately for the input / output units 32-i-2, 32-i-1, and 32-R.
  • the input / output unit 32-i-2 inputs data WD [i-2], which is 1 bit in the data WD [i-1: 0], and stores it in the latch 32d.
  • the data WD [i-2] stored in the latch 32d is input as the data wdo [i-2] to the 0 terminal of the multiplexer (indicated as “mux” in FIG. 3) 32c.
  • Data wdo [i-3] from the latch 32d of the input / output unit 32-i-3 is input to one terminal of the multiplexer 32c.
  • the multiplexer 32c controls one of the data wdo [i-2] and wdo [i-3] input to the 0 terminal and 1 terminal, respectively, from the fuse decoder 32e2 as a control signal shf [ i-2] and output to the write driver circuit 32a.
  • the write driver circuit 32a writes the data input from the multiplexer 32c as data wgbl [i-2] to the memory cell array 31-i-2.
  • the multiplexer 32c selects the data wdo [i-2] input to the 0 terminal when the value (logical value) of the control signal shf [i-2] is 0, and when the value is 1, the multiplexer 32c selects the data 1 Select the input data wdo [i-3].
  • the data wgbl [i-2] to be written to the write driver circuit 32a is the data WD [i-2] and WD [i- input to the input / output units 32-i-2 and 32-i-3. It is possible to select from [3].
  • the data WD [i-3] input to the input / output unit 32-i-3 is transferred to the adjacent input / output unit 32-
  • the data wgbl [i-2] can be written from the i-2 to the memory cell array 31-i-2.
  • the data WD [i-2] input to the input / output unit 32-i-2 is written as data wgbl [i-1] from the input / output unit 32-i-1 to the memory cell array 31-i-1. It will be.
  • the SRAM main body 1 may prohibit access to the memory cell array 31 in which the existence of a defect is confirmed, and may use another memory cell array 31 or the redundant cell array 31-R instead of the memory cell array 31. It can be done.
  • Reading of data from the memory cell array 31-i-2 is performed by the read circuit 32b.
  • the data rgbl [i-2] read by the read circuit 32b is input to the 0 terminal of the multiplexer 32f as data sout [i-2].
  • Data rgbl [i-1] read by the read circuit 32b of the input / output unit 32-i-1 is input to one terminal of the multiplexer 32f as data sout [i-1].
  • the multiplexer 32f has the data sout [i-2] or sout input to the 0 terminal or 1 terminal according to the value of the control signal shf [i-2] output from the fuse decoder 32e2. Select [i-1] and output. Since the selection control is performed by the same control signal shf [i-2] as that of the multiplexer 32, the data WD [i-2] input to the input / output unit 32-i-2 is stored in the memory cell array 31-i-1. If the data has been written, the multiplexer 32f selects the data WD [i-2] (sout [i-1]) read from the memory cell array 31-i-1 as data rgbl [i-1]. become. The data selected and output from the multiplexer 32f is stored in the latch 32g and output to the outside of the SRAM main body 1 as data RD [i-2].
  • the most part of the input / output unit 32-i-1 is the same as the input / output unit 32-i-2. Accordingly, the same components as those of the input / output unit 32-i-2 are denoted by the same reference numerals. Accordingly, the description will be made by paying attention only to portions different from the input / output unit 32-i-2.
  • a multiplexer 32h is disposed between the latch 32d and the input terminal.
  • the input terminal is connected to the 0 terminal of the multiplexer 32h, and the 1 terminal of the multiplexer 32h is connected to the read circuit 32b of the input / output unit 32-R.
  • the input / output unit 32-i-1 receives the multiplexer 32h from the data WD [i-1] input to the latch 32d and the data rsout (data rred) read from the redundant cell array 31-R. It is possible to store data mout which is data selected by.
  • the signal RED_TEST input from the input terminal of the input / output unit 32-R is input.
  • the input terminal is a terminal provided for carrying out the redundancy discrimination test.
  • the value of the signal RED_TEST input to the input terminal varies depending on whether or not the redundancy discrimination test is being performed.
  • the signal is hereinafter referred to as “test signal”.
  • the test signal RED_TEST becomes active during the redundancy discrimination test and its value is 1. Therefore, the multiplexer 32h does not select the data WD [i-1] input to the input terminal during the redundancy discrimination test.
  • the data WD [i-1] is input to the input terminal when data is written to the memory cell array 31-i-1.
  • the data rsout from the read circuit 32b of the input / output unit 32-R is not input to one terminal of the multiplexer 32h. Therefore, when data is written, the data to be written to the memory cell array 31-i-1 cannot be stored in the latch 32d. For this reason, a fuse decoder 32e1 different from the input / output unit 32-i-2 is employed for the input / output unit 32-i-1.
  • the fuse decoder 32e1 outputs two kinds of control signals rshift and shf [i-1].
  • the control signal rshift is output to the multiplexer 32c, and the control signal shf [i-1] is output to the multiplexer 32f.
  • the input / output unit 32-R includes a write driver circuit 32a, a read circuit 32b, and a multiplexer 32c, like the other input / output units 32-i-2 and 32-i-1.
  • a terminal in addition to the input terminal for the test signal RED_TEST, an output terminal for data REDOUT is provided.
  • the multiplexer 32c of the input / output unit 32-R As described above, one terminal is connected to the latch 32d of the input / output unit 32-i-2, and the 0 terminal is the output terminal of the input / output unit 32-R (in FIG. 3). "REDOUT”) and the latch 32d of the input / output unit 32-i-2. It is connected to the input terminal for test signal RED_TEST for control signal input.
  • the write driver circuit 32a of the input / output unit 32-R writes the data wdo [i-2] or wdo [i-1] as the data wred into the redundant cell array 31-R.
  • the read circuit 32b of the input / output unit 32-R is connected to one terminal of the multiplexer 32f of the input / output unit 32-i-1 in addition to one terminal of the multiplexer 32h of the input / output unit 32-i-1.
  • the data rered read by the read circuit 32b is output as data rsout through the multiplexer 32f of the input / output unit 32-i-1.
  • the data rsout from the read circuit 32b is output via the multiplexer 32h of the input / output unit 32-i-1.
  • FIG. 4 is a diagram illustrating the configuration of the fuse decoder provided in each input / output unit.
  • “bit [0]”, “bit [1]”, etc. described in the fuse decoders 32e1 and 32e2 are 1-bit data associated with i-bit data as in FIG. Indicates the position (digit).
  • the fuse decoder 32e2 employed in each of the input / output units 32-0 to 32-i-2 and the fuse decoder 32e1 employed in the input / output unit 32-i-1 each include a decoder 41.
  • a plurality of latches 33 are connected.
  • the plurality of latches 33 are for holding fuse data representing the memory cell array 31 whose access should be prohibited. Thereby, the number of latches 33 is equal to or more than the number of bits that can represent the number i of the memory cell array 31.
  • Each decoder 41 outputs a signal of 1 when, for example, the value represented by the fuse data held by the plurality of latches 33 matches the value representing the position of the associated bit. Accordingly, for example, when the value represented by the fuse data is 0, the decoder 41 of the fuse decoder 32e2 denoted as “bit [0]” outputs a signal of 1. For example, when the value represented by the fuse data is i ⁇ 2, the decoder 41 of the fuse decoder 32e2 denoted as “bit [i ⁇ 2]” outputs a 1 signal.
  • each fuse decoder 32e2 the output signal of the decoder 41 is input to the OR gate.
  • the OR gate 42 outputs a logical sum of the output signal and the control signal shf of the fuse decoder 32e2 whose associated bit position (digit) is one lower. The logical sum is output as the control signal shf of the fuse decoder 32e2.
  • the OR gate 42 of the fuse decoder 32e2 with the lowest associated bit position has no fuse decoder 32e2 to which the control signal shf is to be input. Output logical sum.
  • the input / output unit 32 including the fuse decoder 32e2 having the lowest associated bit in the fuse decoder 32e2 in which the control signal shf is 1 stops access to the associated memory cell array 31.
  • the input / output unit 32 including the fuse decoder 32e2 in which the other control signal shf is 1 uses the data input from the input / output unit 32 with the associated bit lower by one, and the associated bit Outputs the data input from the input / output unit 32 which is one level higher.
  • the logical sum of the OR gate 42 and the output signal of the inverter 44 are input to the AND gate 43, and the logical product of the AND gate 43 is the control signal shf [i-1]. Is output as The inverter 44 outputs negative of the test signal RED_TEST. Therefore, when the test signal RED_TEST is active, that is, when its value is 1, the value of the control signal shf [i ⁇ 1] is always 0.
  • the logical product output from the AND gate 43 is input to the OR gate 45.
  • the OR gate 45 outputs a logical sum of the logical product and the test signal RED_TEST.
  • the logical sum is output as the control signal rshift. Therefore, the value of the control signal rshift is 1 when the test signal RED_TEST is active.
  • the value of the control signal rshift always matches the value of the logical product output from the AND gate 43, that is, the value of the control signal shf [i-1]. Thereby, in a situation where the redundancy discrimination test is not performed, the fuse decoder 32e1 operates in the same manner as the fuse decoder 32e2.
  • Each input / output unit 32 has the same configuration as the input / output units 32-0 to 32-i-2, and both the input / output unit 32-i-1 and the input / output unit 32-R have different configurations. Therefore, the operation will be described by paying attention to three of the input / output units 32-i-2, 32-i-1, and 32-R.
  • the latch 32d of the input / output unit 32-i-2 captures and holds the data WD [i-2] input to the input terminal.
  • the multiplexer 32c is held in the latch 32d via the 0 terminal.
  • the write driver circuit 32a writes the data wdo [i-2] from the latch 32d of the input / output unit 32-i-2 to the memory cell array 31-i-2 as data wgbl [i-2].
  • the multiplexer 32c of the input / output unit 32-i-1 outputs the data wdo [i-1] from the latch 32d to the write driver circuit 32a when the value of the control signal rshift output from the fuse decoder 32e1 is 0. . Accordingly, the write driver circuit 32a writes the data wdo [i-1] as data wgbl [i-1] to the memory cell array 31-i-1. At this time, the test signal input to the input terminal RED_TEST is inactive. For this reason, the input / output unit 32-R does not write the data wred.
  • the value of the control signal shf [i ⁇ 1] is 0, similar to the control signal rshift.
  • the read data rgbl [i] of the input / output units 32-i-1, 32-i-2. -1] and rgbl [i-2] are output as they are. That is, the data rgbl [i-1] and rgbl [i-2] read by each read circuit 32b are sent from each output terminal to the data RD [i-1] and RD [i-2] via the multiplexer 32f and the latch 32g. ] Is output.
  • the input / output unit 32-R does not read the data “rred”.
  • the write driver circuit 32a of the input / output unit 32-i-1 uses the data wdo [i-2] from the latch 32d of the input / output unit 32-i-2 as the data wgbl [i-1] as the memory cell array 31. -Write to i-1.
  • the write driver circuit 32a of the input / output unit 32-R writes the data wdo [i-1] from the latch 32d of the input / output unit 32-i-1 to the redundant cell array 31-R as data wred.
  • the data rered read from the redundant cell array 31-R is output as data RD [i-1] from the output terminal of the input / output unit 32-i-1.
  • the data rgbl [i-1] read from the memory cell array 31-i-1 is output as data RD [i-2] from the output terminal of the input / output unit 32-i-2.
  • the value of the control signal shf [i-2] output from the fuse decoder 32e2 of the input / output unit 32-i-2 is set to 0, and the fuse decoder 32e1 of the input / output unit 32-i-1 is set.
  • the value of the control signal rshift output from is set to 1.
  • the plurality of latches 33 store fuse data for outputting such control signals.
  • the latch 32d of the input / output unit 32-i-2 captures and holds the data WD [i-2] input to the input terminal. Since the value of the control signal shf [i-2] output from the fuse decoder 32e2 of the input / output unit 32-i-2 is 0, the multiplexer 32c receives the data wdo [i-2] from the latch 32d via the 0 terminal. Select to output. Accordingly, the write driver circuit 32a writes the data wdo [i-2] as data wgbl [i-2] to the memory cell array 31-i-2.
  • the write driver circuit 32a of the input / output unit 32-i-1 receives the data wdo [i from the latch 32d of the input / output unit 32-i-2. -2] is written to the memory cell array 31-i-1 as data wgbl [i-1]. Since the test signal RED_TEST is active, the write driver circuit 32a of the input / output unit 32-R stores the data wdo [i-2] from the latch 32d of the input / output unit 32-i-2 as data wred. Write to the cell array 31-R. As a result, as indicated by the dashed arrows in FIG. 3, the memory cell arrays 31-R, 31-i-1 and 31-i-2 include the data WD [i input to the input / output unit 32-i-2. -2] is written.
  • the values of the control signals shf [i-1] and shf [i-2] input to the multiplexers 32f of the input / output units 32-i-1 and 32-i-2 are both 0. Therefore, in the data read, the input / output units 32-i-1 and 32-i-2 respectively read the data rgbl [i-1] and rgbl read from the memory cell arrays 31-i-1 and 31-i-2. [i-2] is output as data RD [i-1] and RD [i-2].
  • the data rered read from the redundant cell array 31-R by the read circuit 32b of the input / output unit 32-R is the data from the multiplexer 32h of the input / output unit 32-i-1 because the test signal RED_TEST is active.
  • the latch 32d It is input to the latch 32d as mout.
  • the data rered read from the redundant cell array 31-R is held in the latch 32d and then output as data REDOUT from the output terminal of the input / output unit 32-R.
  • the data read from the memory cell arrays 31-R, 31-i-1, and 31-i-2 are output as indicated by the dashed-dotted arrows in FIG.
  • the data REDOUT is output from the SRAM body 1 as data RD [k-1].
  • the redundancy discrimination test when the redundancy discrimination test is performed, data is written to all the memory cell arrays 31 and the redundant cell arrays 31-R at a time, and all the written data are read at a time. ing.
  • the data read from the redundant cell array 31-R is output later than the data read from the other memory cell arrays 31.
  • the data read from the redundant cell array 31-R is output from the SRAM main body 1 together with the data read from the other memory cell arrays 31.
  • the comparator 5 outputs the comparison result After_comp [k-1: 0], which is data representing the comparison result for a predetermined number k.
  • the redundancy discrimination test can be performed in the same time as the redundancy discrimination test for only all the memory cell arrays 31 conventionally. Since the comparator 5 is as described above, the 3-bit data RD [k-1] to RD [k-3] in the data RD [k-1: 0] from the SRAM body 1 are all 1 bit. Compare with EXD [i-2].
  • Data is written to all the memory cell arrays 31 and the redundant cell array 31-R by writing the same data to a total of three memory cell arrays 31, so that the SRAM body 1 can store i-bit data WD [i-1: 0]. You should be able to enter. This avoids the necessity of corresponding to the input of data exceeding the bit length of one address, and can suppress an increase in circuit scale and manufacturing cost of the semiconductor memory device.
  • the output of the data “rred” read from the redundant cell array 31-R is performed using a latch 32d which is a component of the input / output unit 32-i-1.
  • the latch holds the data WD [i-1] input to the input / output unit 32-i-1 when the redundancy discrimination test is not performed, and the input / output unit 32 when the redundancy discrimination test is performed. It is used to hold data REDOUT output from -R, and is shared by two applications. For this reason, the configuration of the input / output unit 32-R is simpler than that of the input / output unit 32-i-2 while allowing data to be written and read when the redundancy discrimination test is performed. ing.
  • the present embodiment it is possible to perform a redundancy discrimination test on all the memory cell arrays 31 and all of the redundant cell arrays 31-R at a time, while reducing the circuit (hardware) scale of the semiconductor memory device.
  • the increase that is, the increase in manufacturing cost is further suppressed.
  • data writing and data reading for all the memory cell arrays 31 and redundant cell arrays 31-R can be performed at a time, but only one of them can be performed. You may be able to do it at once. Even in such a case, the redundancy discrimination test can be performed in a shorter time as compared with the case where data writing and data reading are performed twice.
  • data is written to all the memory cell arrays 31 and the redundant cell array 31-R by utilizing the function of using the redundant cell array 31-R when a defect is detected in the memory cell array 31. I can do it at once. This is to minimize the increase in the circuit (hardware) scale of the semiconductor memory device, that is, the increase in manufacturing cost. Other methods may be employed as long as the increase in the circuit scale of the semiconductor memory device can be tolerated. For example, when a latch for holding output data is provided in the input / output unit 32-R, the multiplexer 32h of the input / output unit 32-i-1 and the multiplexer 32c of the input / output unit 32-R can be omitted. . In that case, a fuse decoder 32e2 can be employed for the input / output unit 32-i-1.
  • an AND gate 71 for outputting the logical product of the data wdo [i-1] from the latch 32d of the input / output unit 32-i-1 and the test signal RED_TEST as data REDOUT is arranged.
  • the output data REDOUT may be controlled.
  • FIG. 5 is a diagram illustrating the configuration of the memory cell array, the write driver circuit, and the read driver circuit. Next, the memory cell array 31, the write driver circuit 32a, and the read circuit 32b will be described in more detail with reference to FIG.
  • Access to the memory cell array 31 is controlled by a control circuit (Control Circuit) 52.
  • the control circuit 52 receives the clock signal (CLK), the address signal AD [j-1: 0] (indicated as “AD” in FIG. 5), and the write enable signal M_WE shown in FIG.
  • the test signal RED_TEST and setting information are also input to the control circuit 52.
  • the setting information includes, for example, information indicating the memory cell array 31 whose access should be prohibited.
  • the control circuit 52 has a function of generating fuse data from the setting information and storing it in the latch 33, and allows the memory cell array 31 to be accessed in the memory cell array 31 according to the test signal RED_TEST and the fuse data. Select.
  • the address decoder 51 receives the address signal AD and activates one word line WL according to the input address signal AD. By activating one word line WL, it becomes possible to access the memory cell 32a having the row address represented by the address signal AD in the memory cell array 31.
  • the memory cell array 31 includes a memory cell 31a at each intersection of one word line WL and a pair of local bit lines BLC and BLT.
  • the memory cell 31a having the column address represented by the address signal AD is selected by selecting a pair of local bit lines BLC and BLT.
  • the memory cell 31a includes four N-type channel MOS (Metal-Oxide-Semiconductor) FETs (Field-Effect-Transistor) (hereinafter referred to as "NMOS transistors”), and two P-type channel MOS FETs (hereinafter referred to as "PMOS").
  • NMOS transistors Field-Effect-Transistor
  • PMOS P-type channel MOS FETs
  • the pair of local bit lines BLC and BLT are connected to the pair of global bit lines BUSC and BUST of the read circuit 32b.
  • a pair of global bit lines BUSC and BUST are connected to local bit lines BLC and BLT of all memory cells 31a having corresponding column addresses.
  • a bit line precharge circuit 331, a read column switch circuit 332, a precharge circuit 333, and a sense amplifier circuit 334 are connected to each pair of global bit lines BUSC and BUST.
  • the bit line precharge circuit 331 is a circuit for precharging both the local bit lines BLC and BLT so that the logical value is 1.
  • the bit line precharge circuit 331 is configured using three PMOS transistors. The precharge by the bit line precharge circuit 331 is performed when a BPCH (Bitline precharge) signal is active, that is, when its signal level becomes L (low).
  • BPCH Bitline precharge
  • the read column switch circuit 332 is a circuit for controlling reading of data from the memory cell 31a, and is constituted by two PMOS transistors arranged for switching on the global bit lines BUSC and BUST. Data can be read when an RCSW (read column switch) signal input to the gate of each PMOS transistor is active, that is, when the signal level becomes L.
  • RCSW read column switch
  • the precharge circuit 333 is a circuit for precharging the global bit lines BUSC and BUST so that the logical value is 1. Like the bit line precharge circuit 331, it is composed of three PMOS transistors. Precharging by the precharge circuit 333 is possible when a PCH (precharge) signal is active, that is, when the signal level becomes L.
  • PCH precharge
  • the sense amplifier circuit 334 is a circuit for amplifying the voltage levels of the global bit lines BUSC and BUST, and includes three NMOS transistors and two PMOS transistors. The amplification of the voltage level by the sense amplifier circuit 334 is performed when the SEN (sense amp enable) signal is active, that is, the signal level becomes H (High).
  • a latch 335 is connected to the global bit line BUST via two inverters.
  • the logical value of the global bit line BUST held in the latch 335 when the SEN signal becomes active is output as the data sout read by the read circuit 32b.
  • circuits 336 and 337 are provided in the lead circuit 32b.
  • a circuit 336 connected to the global bit line BUSC is a dummy circuit added in order to make the input load to the sense amplifier uniform.
  • the circuit 337 is a read column switch circuit for other columns.
  • the write driver circuit 32a includes a pair of write data lines WDC and WDT for each pair of global bit lines BUSC and BUST. Thereby, the write driver circuit 32a writes data into the memory cell array 31 via the read circuit 32b.
  • a write column switch circuit 341 for controlling data writing to the memory cell 31a is disposed on the pair of write data lines WDC and WDT.
  • the write column switch circuit 341 includes two NMOS transistors arranged for switching on the write data lines WDC and WDT. Data can be written when a WCSW (write column switch) signal input to the gate of each NMOS transistor is active, that is, when the signal level becomes H.
  • a write column switch circuit 342 for the other columns is connected to the pair of write data lines WDC, WDT.
  • the data input to the write driver circuit 32a is output to two NAND gates via one or two inverters.
  • Each NAND gate outputs a negative logical product of the input data and the pulsed clock signal WCK output from the control circuit 52 to the inverter.
  • WDC a negative logical product of NAND gates to which data is input via two inverters is output via two inverters.
  • WDT a negative logical product of NAND gates to which data is input via one inverter is output via two inverters.
  • the control circuit 52 When writing data, the control circuit 52 starts writing data lines WDC, WDT and local bit lines BLC, BLT to be used for writing data in the write driver circuit 32a of each input / output unit 32 from the address signal AD. To decide. The test signal RED_TEST and the fuse data are used to determine the write driver circuit 32a used for writing data in each input / output unit 32. On the other hand, when data is read, the control circuit 52 uses the local bit lines BLC and BLT and the global bit lines BUSC to be used for reading data in the read circuit 32b of each input / output unit 32 from the address signal AD. Determine BUST. The test signal RED_TEST and the fuse data are used to determine the read circuit 32b used for reading data in each input / output unit 32. The control circuit 52 controls data writing or data reading depending on whether or not the write enable signal M_WE is active when the address signal AD is input.
  • FIG. 6 is a timing chart showing a change example of each signal when the redundancy discrimination test is performed. Next, the operation of each unit will be described in detail with reference to FIG.
  • CLK, RED_TEST, shf [i-2], shf [i-1], rshift, M_WE, AD, WD, WL, wdo, WCK, WDT / WDC, WCSW, BPCH are used as symbol sequences representing signals.
  • Each of these symbol strings represents the following signal.
  • CLK is a clock signal input to the control circuit 52.
  • RED_TEST is a test signal.
  • shf [i-2] is a control signal output from the fuse decoder 32e2 of the input / output unit 32-i-2.
  • rshift is a control signal output from the fuse decoder 32e1 of the input / output unit 32-i-1. Assuming that the redundancy discrimination test is performed, the logical values of the test signal RED_TEST and the control signal rshift are both 1, and the logical values of the control signals shf [i-1] and shf [i-2] are both 0. .
  • M_WE is a write enable signal.
  • AD is an address signal output from the pattern generator 2.
  • WD is data output by the pattern generator 2.
  • WL is the voltage level of the word line.
  • WCK is a pulsed clock signal.
  • WDT / WDC is the voltage level of each data write line.
  • WCSW is a WCSW signal.
  • BPCH is a BPCH signal.
  • BLT / BLC is the voltage level of each local bit line.
  • PCH is a PCH signal.
  • RCSW is an RCSW signal.
  • BUST / BUSC is the voltage level of each global bit line.
  • SEN is a SEN signal.
  • rsout is data output from the read circuit 32b of the input / output unit 32-R.
  • mout is data output from the multiplexer 32h of the input / output unit 32-i-1.
  • REDOUT is data output from the output terminal of the input / output unit 32-R.
  • the BPCH signal, the PCH signal, and the RCSW signal indicate “L” as active.
  • Other signals represent H of the voltage level or 1 of the logical value H.
  • “A” and “B” are the contents of the data WD [i-1: 0] output from the data generator 22 or the data WD [i-1: 0], respectively, as in FIG. Represents an address signal AD [j-1: 0].
  • “WRITE (A)” and “READ (B)” indicated by double arrows respectively indicate a period during which the control device 52 writes the data WD having the contents A, and the control device 52 reads the data WD having the contents B. Represents a period for performing.
  • the pattern generator 2 outputs an active write enable signal W_WE, data WD (here, data whose content is A), and address signal AD.
  • the SRAM main body 1 receives and holds the data by the latches 32d of the input / output units 32-0 to 32-i-2 according to the input of the data WD, and outputs the data wdo [0] to wdo [i-2]. To do.
  • the address decoder 51 receives the address signal AD at the rising edge of the next clock signal, and activates one word line WL, that is, sets its voltage level to H.
  • the control circuit 52 starts write control at the next rising edge of the clock signal and activates the pulsed clock signals WCK and BPCH.
  • the voltage level of each write data line WDC, WDT changes according to the input data wdo.
  • data (data wdo) represented by the voltage levels of the write data lines WDC and WDT is written into the memory cell 31a via the connected local bit lines BLC and BLT.
  • the pattern generator 2 When reading data, the pattern generator 2 outputs data WD (in this case, data whose content is B) and address signal AD.
  • the address decoder 51 of the SRAM body 1 receives the address signal AD at the next rising edge of the clock signal, and activates one word line WL, that is, sets its voltage level to H.
  • the control circuit 52 starts read control at the next rising edge of the clock signal, deactivates the BPCH signal and the PCH signal, cancels the precharge, and activates the RCSW signal.
  • Each local bit line BLC, BLT is precharged when the BPCH signal becomes active, and the voltage level changes.
  • the global bit lines BUSC and BUST are precharged when the PCH signal becomes active, and the voltage level changes.
  • the control circuit 52 activates the SEN signal with the PCH signal deactivated. By making the SEN signal active, the sense amplifier circuit 334 amplifies the voltage levels of the global bit lines BUSC and BUST. In the redundant cell array 32-R, the voltage level of the global bit line BUST that has been amplified is output from the read circuit 32b as data rsout through the latch 335.
  • the rsout output from the read circuit 32b is then output as data mout from the multiplexer 32h of the input / output unit 32-i-1.
  • the data mout is held in the latch 32d of the input / output unit 32-i-1, and is output as data REDOUT from the output terminal of the input / output unit 32-R.
  • the data REDOUT is output from the SRAM body 1 as 1-bit data of the data RD [k-1: O] shown in FIG.
  • Data from the other input / output units 32-0 to 32-i-1 is output at a timing earlier than the data REDOUT.
  • the data RD [k-1: O] is generated in a form in which the data REDOUT is added as the data RD [k-1] to the data RD [k-2: O].
  • the present invention is applied to a semiconductor memory device having a BIST function.
  • the semiconductor memory device to be applied may not have a BIST function. Accordingly, the present invention may be applied to each of a device for performing a redundancy discrimination test and a semiconductor memory device to be subjected to the redundancy discrimination test.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

　本発明を適用した１システムは、複数のメモリセルアレイ、及び該メモリセルアレイの予備とするメモリセルアレイである冗長セルアレイを備える。そのシステムは、更に、複数のメモリセルアレイ、及び冗長セルアレイにそれぞれデータを書き込むための複数の書込回路と、メモリセルアレイ別に配置された、格納対象として入力されたデータを保持する保持部と、メモリセルアレイの書込回路毎に配置され、該書込回路に出力するデータを、該メモリセルアレイの保持部、及び他のメモリセルアレイの保持部からそれぞれ入力するデータのなかから選択する選択部と、所定の信号がアクティブとなった場合に、２つ以上の選択部に同じデータを選択させ、該同じデータを３つ以上の書込回路に入力させることより、２つ以上のメモリセルアレイ、及び冗長セルアレイに該同じデータを書き込ませる切換部と、を具備する。

Description

半導体記憶装置、及び試験方法
　本発明は、半導体記憶装置に関する。
　半導体記憶装置のなかには、それぞれがデータを記憶可能なメモリセルアレイを複数、搭載することにより、所定のビット長のデータをメモリセルアレイ単位に分割して記憶するものがある。そのような半導体記憶装置の多くは、冗長セルアレイと呼ばれる、通常はアクセスされない予備のメモリセルアレイを搭載している。冗長セルアレイを搭載した半導体記憶装置では、メモリセルアレイのなかでデータの読み出し、或いは書き込みが行えないような欠陥が存在するメモリセルアレイの代わりに冗長セルアレイを用いることができる。このため、冗長セルアレイを搭載することにより、製造した製品に占める不良品の割合をより抑えることができる。
　半導体記憶装置に搭載されたメモリセルアレイは、欠陥の有無を確認する試験（冗長判別試験）により検査される。この冗長判別試験は、アドレス毎に、データの書き込み、及び読み出しを行い、書き込んだデータが読み出したデータと一致するか否か確認することで行われる。半導体記憶装置のなかには、このような冗長判別試験を半導体記憶装置自身が行う機能を搭載したものがある。その機能は、ＢＩＳＴ（Built-In Self Test）機能と呼ばれる。
　従来の冗長判別試験では、メモリセルアレイのみを対象に行われる。そのため、従来の冗長判別試験では、欠陥が検出されたメモリセルアレイの代わりに、欠陥が存在する冗長セルアレイが割り当てられる。これは、冗長判別試験を製品に対して行う場合、不良品とすべき製品を出荷する可能性があることを意味する。
　不良品とすべき製品の出荷をより回避するためには、冗長セルアレイも冗長判別試験の対象にすることが必要である。しかし、半導体記憶装置は、つまり半導体記憶装置に搭載されたＢＩＳＴ機能は、１アドレス分のビット長（例えば６４ビット）のデータの書き込み、及び読み出しを行う。このため、メモリセルアレイに加えて冗長セルアレイを冗長判別試験の対象にする場合、同一アドレスでそれぞれ２回のデータの書き込み、及び読み出しを行うようにするか、より長いデータの書き込み、及び読み出しを行う。
　同一アドレスでの２回のデータの書き込み、及び読み出しを行うことは、冗長判別試験に要する時間を増大させる。その時間は少なくとも倍増することになる。そのような試験時間の増大は望ましくない。
　１アドレスのビット長を越える長さのデータの書き込み、及び読み出しを行えるようにした場合、試験時間の増大は回避することができる。しかし、１アドレスのビット長を越える長さのデータの書き込み、及び読み出しを行えるようにするには、半導体記憶装置の回路規模を増大させなければならない。回路規模の増大は、製造コストを上昇させる。このようなことから、不良品とすべき半導体記憶装置をより確実に抽出するうえで、試験時間、及び製造コストの増大はより抑えるようにすることが望ましいと云える。
特開２００９－８７５１３号公報
　本発明の１側面は、冗長判別試験に要する時間又は製造コストの増大を抑えられる半導体記憶装置を提供することを目的とする。
　本発明を適用した１システムは、複数のメモリセルアレイ、及び該メモリセルアレイの予備とするメモリセルアレイである冗長セルアレイを備え、更に、複数のメモリセルアレイ、及び冗長セルアレイにそれぞれデータを書き込むための複数の書込回路と、メモリセルアレイ別に配置された、格納対象として入力されたデータを保持する保持部と、メモリセルアレイの書込回路毎に配置され、該書込回路に出力するデータを、該メモリセルアレイの保持部、及び他のメモリセルアレイの保持部からそれぞれ入力するデータのなかから選択する第１の選択部と、所定の信号がアクティブとなった場合に、２つ以上の第１の選択部に同じデータを選択させ、該同じデータを３つ以上の書込回路に入力させることより、２つ以上のメモリセルアレイ、及び冗長セルアレイに該同じデータを書き込ませる切換部と、を具備する。
　本発明を適用した１システムでは、冗長判別試験に要する時間又は製造コストの増大を抑えることができる。
本実施形態による半導体記憶装置の構成例を説明する図である。 本実施形態による半導体記憶装置で冗長判別試験を実施する際の各信号の変化例を表すタイミングチャートである。 本実施形態による半導体記憶装置のＳＲＡＭ本体の構成を説明する図である。 各入出力部に備えられたヒューズデコーダの構成を説明する図である。 メモリセルアレイ、ライトドライバ回路、及びリードドライバ回路の構成を説明する図である。 冗長判別試験を実施した場合の各信号の変化例を表すタイミングチャートである。 本実施形態の変形例による冗長セルアレイ用の入出力部の構成を説明する図である。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
　図１は、本実施形態による半導体記憶装置の構成例を説明する図である。その半導体記録装置はＳＲＡＭ（Static Random Access Memory）に本実施形態を適用したものである。ＳＲＡＭは、１つの装置として実現されるか、或いはプロセッサ等の装置に搭載されたものである。図１に表すように、半導体記憶装置は、ＳＲＡＭ本体１、パタン発生器２、２つのラッチ３及び４、コンパレータ５、及びデータ受信器６を備えている。
　パタン発生器２、２つのラッチ３及び４、コンパレータ５、及びデータ受信器６は、ＢＩＳＴ機能を提供する。ＳＲＡＭ本体１は、データの保存を行う構成要素であり、複数のメモリセルアレイ、及びメモリセルアレイの予備とする冗長セルアレイを備える。ＢＩＳＴ機能は、ＳＲＡＭ本体１を構成する複数のメモリセルアレイ、及び冗長セルアレイに存在する欠陥を確認する冗長判別試験に対応する。冗長判別試験は、ＳＲＡＭ本体１で対象とするアドレスを順次、切り換えつつ行うことから「スキャン」とも呼ぶことにする。図１中の「ＳＣＡＮ　ＩＮ」は、冗長判別試験用の指示内容の入力を表している。
　パタン発生器２は、冗長判別試験用の指示内容が格納される指令レジスタ（Instruction register）２１、データ発生器（Data generator）２２、及びカウンタ（Counter）２３を備える。
　指令レジスタ２１は、冗長判別試験用の指示内容を格納する。データ発生器２２は、指令レジスタ２１に格納された指示内容に従い、ＳＲＡＭ本体１の１アドレスを試験するためのパタンを発生し出力する。カウンタ２３は、アドレスを指定するアドレス信号AD[j-1:0]を出力する。AD[j-1:0]の「[j-1:0]」はアドレス信号のビット数が所定数ｊであることを表している。アドレス信号AD[j-1:0]は、行アドレスを指定する部分と、列アドレスを指定する部分を含む。
　図１において、「M_WE」「WD[i-1:0]」はそれぞれ、データ発生器２２から出力されるライトイネーブル信号、１アドレス分のデータを表している。「WD[i-1:0]」の「[i-1:0]」は、データのビット数が所定数ｉであることを表している。以降、データ全体を表す際には「データWD」と表記し、特定の１ビット以上のデータを表す際には「データWD[0]」「データWD[3:0]」等と表記する。１ビット以上のデータを特定する必要がない場合には「データWD[]」と表記する。この表記法は、他のデータでも用いる。
　図１の「EXD[i-1:0]」は、ラッチ４から読み出された１アドレス分のデータを表している。図１の「RD[k-1:0]」は、ＳＲＡＭ本体１から読み出された１アドレス分のデータ（リードデータ）を表している。そのデータのビット数が所定数ｋであるのは、本実施形態では各メモリセルアレイと冗長セルアレイにそれぞれデータを１度に書き込み、各メモリセルアレイと冗長セルアレイからそれぞれ読み出したデータを出力するようにしているからである。それにより、所定数ｉと所定数ｋの間の関係は、ｋ＞ｉ、となっている。
　コンパレータ５は、ＳＲＡＭ本体１からのデータRD[k-1:0]とラッチ４からのデータEXD[i-1:0]とをビット単位で対応付けて一致するか否かを確認するための比較を行う。それにより、コンパレータ５は、ビット数が所定数ｋの比較結果After_comp[k-1:0]を出力する。データ受信器６は、比較結果After_comp[k-1:0]を蓄積・保存するための構成要素である。データ受信器６に保存された各比較結果After_comp[k-1:0]は、それぞれ１アドレス分の試験結果として処理される。
　図２は、本実施形態による半導体記憶装置で冗長判別試験を実施する際の各信号の変化例を表すタイミングチャートである。ここでは、各部の動作を表すために、信号（データ）として、ＳＲＡＭ本体１へのアクセス動作を制御するクロック信号（CLK）、アドレス信号AD[j-1:0]、ライトイネーブル信号M_WE、データWD[i-1:0]、データRD[k-1:0]、データEXD [i-1:0]、及び比較結果After_comp[k-1:0]を表している。次に図２を参照して、冗長判別試験を実施する際の各部の動作について具体的に説明する。
　図２に表記の「Ａ」及び「Ｂ」はそれぞれ、データ発生器２２が出力したデータWD[i-1:0]の内容、或いはデータWD[i-1:0]に対応するアドレス信号AD[j-1:0]を表している。それにより、データWD[i-1:0]に表記のＢはそのデータWD[i-1:0]の内容を表し、Ｂが表記されたアドレス信号AD[[j-1:0]はそのデータWD[i-1:0]をＳＲＡＭ本体１に書き込ませた際のアドレス信号AD[[j-1:0]であることを表している。データ発生器２２は、データWD[i-1:0]をＳＲＡＭ本体１に書き込ませる場合、書き込ませるべきデータWD[i-1:0]を出力すると共に、アクティブのライトイネーブル信号W_WEを出力する。カウンタ２３は、ライトイネーブル信号W_WEがアクティブになるタイミングに合わせて、データWD[i-1:0]をＳＲＡＭ本体１に格納させるアドレスを指定するアドレス信号AD[j-1:0]を出力する。
　データ発生器２２は、ライトイネーブル信号W_WEをインアクティブにした後、ライトイネーブル信号W_WEを再度アクティブにするまでの間に、同じデータWD[i-1:0]を出力する。例えばカウンタ２３も同様に、同じアドレス信号AD[j-1:0]をデータ発生器２２が同じデータWD[i-1:0]を出力するタイミングで再度、出力する。そのアドレス信号AD[j-1:0]の出力によって、ＳＲＡＭ本体１からのデータの読み出しが行われ、ＳＲＡＭ本体１はデータRD[k-1:0]を出力する。このようにして、ＳＲＡＭ本体１の同一アドレスへのデータWD[i-1:0]の書き込み、その読み出しが行われる。
　ＳＲＡＭ本体１からのデータRD[k-1:0]の読み出しは、ＳＲＡＭ本体１内部の制御で自動的に行われる。その読み出しには、図２に表すように、クロック信号１周期分の時間を要する。２つのラッチ３及び４は、その時間分の調整（遅延）に用いられる。それにより、コンパレータ５には、ＳＲＡＭ本体１からのデータRD[k-1:0]がラッチ４からのデータEXD[i-1:0]とほぼ同時に入力される。それにより、コンパレータ５は、比較結果After_comp[k-1:0]を出力することができる。データ発生器２２による同じデータWD[i-1:0]の再度の出力は、ラッチ４からデータEXD[i-1:0]を出力させるために行われる。
　比較結果After_comp[k-1:0]は、全てのメモリセルアレイ、及び全ての冗長セルアレイを対象にした試験結果を表すデータである。そのような比較結果After_comp[k-1:0]は、１回のデータWD[i-1:0]の書き込みによって全てのメモリセルアレイ、及び全ての冗長セルアレイにそれぞれ対応する部分のデータを格納し、１回の読み出しによってそれら全てからデータを読み出すことで得られる。このため、１アドレス分の冗長判別試験は、従来、メモリセルアレイのみを対象にしていた冗長判別試験と基本的に同じ時間で行うことができる。それにより、本実施形態では、冗長セルアレイを対象に含めることに伴い、冗長判別試験に要する時間が長くなるのを回避させている。
　図３は、ＳＲＡＭ本体の構成を説明する図である。図３に表すように、ＳＲＡＭ本体１は、計ｉ個のメモリセルアレイ３１（３１－０～３１－ｉ－１）、１個の冗長セルアレイ３１（３１－Ｒ）、並びにメモリセルアレイ３１、及び冗長セルアレイ３１－Ｒそれぞれに設けられた入出力部３２（３２－０～３２－ｉ－１、３２－Ｒ）を備えている。冗長セルアレイ３１－Ｒは１個であるが、その数は２以上であっても良い。冗長セルアレイ３１－Ｒは１個であることから、所定数ｋと所定数ｉの関係はｋ＝ｉ＋１を満たしている。
　ここでは、３１を共通の符号としてメモリセルアレイ、及び冗長セルアレイに付している。これは、メモリセルアレイと冗長セルアレイの間に構成上の相違が無いからである。メモリセルアレイ３１及び冗長セルアレイ３１－Ｒはそれぞれ各アドレスで１ビットのデータを記憶する。それにより、メモリセルアレイ３１の個数はｉとなっている。
　図３において、各入出力部３２に表記の「ｂｉｔ［ｉ－３］－ｂｉｔ［０］」「ｂｉｔ［ｉ－２］」「ｂｉｔ［ｉ－１］」は、何れも、ｉビットのデータのなかで本来、対応付けられた１ビットのデータの位置を表している。「ｒｅｄｕｎｄａｎｔ　ｂｉｔ」は、冗長セルアレイ３１－Ｒが対応すべき１ビットのデータを表している。
　入出力部３２の構成は、入出力部３２－０～３２－ｉ－２、入出力部３２－ｉ－１、及び入出力部３２－Ｒで異なる。このことから、入出力部３２－ｉ－２、３２－ｉ－１、及び３２－Ｒに分けて構成を説明する。
　入出力部３２－ｉ－２は、データWD[i-1:0]中の１ビットであるデータWD[i-2]を入力しラッチ３２ｄに保存する。ラッチ３２ｄに保存されたデータWD[i-2]はデータwdo[i-2]としてマルチプレクサ（図３中「ｍｕｘ」と表記）３２ｃの０端子に入力される。マルチプレクサ３２ｃの１端子には、入出力部３２－ｉ－３のラッチ３２ｄからのデータwdo[i-3]が入力される。マルチプレクサ３２ｃは、０端子、及び１端子にそれぞれ入力されたデータwdo[i-2]及びwdo[i-3]のうちの１つをヒューズデコーダ（fuse decoder）３２ｅ２から出力される制御信号ｓｈｆ［ｉ－２］に応じて選択し、ライトドライバ回路３２ａに出力する。ライトドライバ回路３２ａは、マルチプレクサ３２ｃから入力したデータをデータwgbl[i-2]としてメモリセルアレイ３１－ｉ－２に書き込む。
　上記「ｓｈｆ［ｉ－２］」において、「［ｉ－２］」はｉビットのデータのなかで対応付けられた１ビットの位置（桁）を表すシンボル列である。その位置を特に限定する必要がない場合、その位置を表すシンボル列は省略し、「制御信号ｓｈｆ」と表記することとする。この表記法は、他の同様の符号でも用いる。
　マルチプレクサ３２ｃは、制御信号ｓｈｆ［ｉ－２］の値（論理値）が０のときに０端子に入力されたデータwdo[i-2]を選択し、その値が１のときに１端子に入力されたデータwdo[i-3]を選択する。それにより、ライトドライバ回路３２ａに書き込ませるデータwgbl[i-2]は、入出力部３２－ｉ－２、及び３２－ｉ－３に入力されたデータWD[i-2]、WD[i-3]のなかから選択可能になっている。このため、例えばメモリセルアレイ３１－ｉ－３に欠陥が存在することが確認された場合、入出力部３２－ｉ－３に入力されたデータWD[i-3]を隣接する入出力部３２－ｉ－２からメモリセルアレイ３１－ｉ－２にデータwgbl[i-2]として書き込ませることができる。その場合、入出力部３２－ｉ－２に入力されたデータWD[i-2]は入出力部３２－ｉ－１からメモリセルアレイ３１－ｉ－１にデータwgbl[i-1]として書き込ませることになる。そのように、ＳＲＡＭ本体１は、欠陥の存在が確認されたメモリセルアレイ３１へのアクセスを禁止させ、そのメモリセルアレイ３１の代わりに他のメモリセルアレイ３１，或いは冗長セルアレイ３１－Ｒを使用させることができるようになっている。
　メモリセルアレイ３１－ｉ－２からのデータの読み出しは、リード回路３２ｂによって行われる。リード回路３２ｂによって読み出されたデータrgbl[i-2]はデータsout[i-2]としてマルチプレクサ３２ｆの０端子に入力される。マルチプレクサ３２ｆの１端子には、入出力部３２－ｉ－１のリード回路３２ｂが読み出したデータrgbl[i-1]がデータsout[i-1]として入力される。
　マルチプレクサ３２ｆは、マルチプレクサ３２ｃと同様に、ヒューズデコーダ３２ｅ２から出力される制御信号ｓｈｆ［ｉ－２］の値に応じて、０端子、或いは１端子に入力されたデータsout[i-2]或いはsout[i-1]を選択して出力する。その選択制御をマルチプレクサ３２と同じ制御信号ｓｈｆ［ｉ－２］により行わせることから、入出力部３２－ｉ－２に入力されたデータWD[i-2]をメモリセルアレイ３１－ｉ－１に書き込ませていた場合、マルチプレクサ３２ｆは、そのメモリセルアレイ３１－ｉ－１からデータrgbl[i-1]として読み出されたデータWD[i-2]（sout[i-1]）を選択することになる。マルチプレクサ３２ｆから選択・出力されたデータはラッチ３２ｇに保存され、データRD[i-2]としてＳＲＡＭ本体１の外部に出力される。
　入出力部３２－ｉ－１は、大部分の構成は入出力部３２－ｉ－２と同じである。それにより、入出力部３２－ｉ－２と同じ構成要素には同一の符号を付している。それにより、入出力部３２－ｉ－２と異なる部分にのみ着目して説明を行う。
　入出力部３２－ｉ－１では、ラッチ３２ｄと入力端子の間にマルチプレクサ３２ｈが配置されている。入力端子はマルチプレクサ３２ｈの０端子と接続され、そのマルチプレクサ３２ｈの１端子は入出力部３２－Ｒのリード回路３２ｂと接続されている。それにより、入出力部３２－ｉ－１は、ラッチ３２ｄに、入力されるデータWD[i-1]、及び冗長セルアレイ３１－Ｒから読み出されたデータrsout（データrred）のなかからマルチプレクサ３２ｈが選択したデータであるデータmoutを格納可能となっている。
　マルチプレクサ３２ｈの選択制御用の制御信号としては、入出力部３２－Ｒの入力端子から入力される信号RED_TESTが入力される。その入力端子は、冗長判別試験の実施のために設けた端子である。その入力端子に入力される信号RED_TESTは、冗長判別試験を実施中か否かによって値が変化する。その信号については以降「試験信号」と呼ぶことにする。
　試験信号RED_TESTは、冗長判別試験の実施中アクティブとなって、その値は１となる。このため、マルチプレクサ３２ｈは、冗長判別試験の実施中、入力端子に入力されるデータWD[i-1]を選択しない。
　入力端子にデータWD[i-1]が入力されるのは、メモリセルアレイ３１－ｉ－１にデータを書き込む時である。このとき、マルチプレクサ３２ｈの１端子には入出力部３２－Ｒのリード回路３２ｂからのデータrsoutも入力されない。従って、データを書き込む場合、メモリセルアレイ３１－ｉ－１に書き込むべきデータをラッチ３２ｄに保存することはできない。このようなことから、入出力部３２－ｉ－１には、入出力部３２－ｉ－２とは異なるヒューズデコーダ３２ｅ１が採用されている。
　そのヒューズデコーダ３２ｅ１は、２種類の制御信号ｒｓｈｉｆｔ、ｓｈｆ［ｉ－１］を出力する。制御信号ｒｓｈｉｆｔはマルチプレクサ３２ｃに出力され、制御信号ｓｈｆ［ｉ－１］はマルチプレクサ３２ｆに出力される。
　入出力部３２－Ｒは、他の入出力部３２－ｉ－２、３２－ｉ－１と同様に、ライトドライバ回路３２ａ、リード回路３２ｂ、及びマルチプレクサ３２ｃを備えている。端子としては、上記試験信号RED_TEST用の入力端子の他に、データREDOUT用の出力端子を備えている。
　入出力部３２－Ｒのマルチプレクサ３２ｃは、上記のように、１端子が入出力部３２－ｉ－２のラッチ３２ｄと接続され、０端子が入出力部３２－Ｒの出力端子（図３中「REDOUT」を表記）、及び入出力部３２－ｉ－２のラッチ３２ｄと接続されている。制御信号の入力用に、試験信号RED_TEST用の入力端子と接続されている。それにより、入出力部３２－Ｒのライトドライバ回路３２ａは、データwdo[i-2]、或いはwdo[i-1]をデータwredとして冗長セルアレイ３１－Ｒに書き込む。
　入出力部３２－Ｒのリード回路３２ｂは、入出力部３２－ｉ－１のマルチプレクサ３２ｈの１端子の他に、入出力部３２－ｉ－１のマルチプレクサ３２ｆの１端子と接続されている。冗長判別試験を実施していない状況では、リード回路３２ｂが読み出したデータrredはデータrsoutとして、入出力部３２－ｉ－１のマルチプレクサ３２ｆを介して出力される。冗長判別試験を実施している状況では、リード回路３２ｂからのデータrsoutは入出力部３２－ｉ－１のマルチプレクサ３２ｈを介して出力される。
　図４は、各入出力部に備えられたヒューズデコーダの構成を説明する図である。図４において、各ヒューズデコーダ３２ｅ１、３２ｅ２に表記の「ｂｉｔ［０］」「ｂｉｔ［１］」等は、図３と同様に、ｉビットのデータのなかで対応付けられた１ビットのデータの位置（桁）を表している。
　各入出力部３２－０～３２－ｉ－２に採用されたヒューズデコーダ３２ｅ２、及び入出力部３２－ｉ－１に採用されたヒューズデコーダ３２ｅ１は、何れもデコーダ４１を備え、各デコーダ４１は複数のラッチ３３と接続されている。複数のラッチ３３は、アクセスを禁止すべきメモリセルアレイ３１を表すヒューズデータの保持用である。それにより、ラッチ３３の個数は、メモリセルアレイ３１の個数であるｉの数を表現可能なビット数以上となっている。
　各デコーダ４１は、例えば複数のラッチ３３によって保持されたヒューズデータの表す値が対応付けられたビットの位置を表す値と一致した場合に１の信号を出力する。それにより、例えばヒューズデータの表す値が０であった場合、「ｂｉｔ［０］」と表記のヒューズデコーダ３２ｅ２のデコーダ４１が１の信号を出力する。例えばヒューズデータの表す値がｉ－２であった場合、「ｂｉｔ［ｉ－２］」と表記のヒューズデコーダ３２ｅ２のデコーダ４１が１の信号を出力する。
　各ヒューズデコーダ３２ｅ２では、デコーダ４１の出力信号はＯＲゲート４２に入力される。ＯＲゲート４２は、その出力信号と、対応付けられたビットの位置（桁）が１つ下のヒューズデコーダ３２ｅ２の制御信号ｓｈｆとの論理和を出力する。その論理和は、当該ヒューズデコーダ３２ｅ２の制御信号ｓｈｆとして出力される。対応付けられたビットの位置が最も下のヒューズデコーダ３２ｅ２のＯＲゲート４２は、制御信号ｓｈｆを入力すべきヒューズデコーダ３２ｅ２が存在しないことから、デコーダ４１の出力信号と、値が０の信号との論理和を出力する。
　このようなことから、或るヒューズデコーダ３２ｅ２の制御信号ｓｈｆが１となると、そのヒューズデコーダ３２ｅ２より上位のビットが対応付けられたヒューズデコーダ３２ｅ２は全て１の制御信号ｓｈｆを出力することになる。その結果、制御信号ｓｈｆが１となったヒューズデコーダ３２ｅ２のなかで対応付けられたビットが最も下位のヒューズデコーダ３２ｅ２を備えた入出力部３２は、対応付けられたメモリセルアレイ３１へのアクセスを停止する。他の制御信号ｓｈｆが１となったヒューズデコーダ３２ｅ２を備えた入出力部３２は、対応付けられたビットが１つ下位の入出力部３２から入力したデータを書き込みに用い、対応付けられたビットが１つ上位の入出力部３２から入力したデータを出力する。
　入出力部３２－ｉ－１のヒューズデコーダ３２ｅ１では、ＯＲゲート４２の論理和とインバータ４４の出力信号とがＡＮＤゲート４３に入力され、ＡＮＤゲート４３の論理積が制御信号ｓｈｆ［ｉ－１］として出力される。インバータ４４は、試験信号RED_TESTの否定を出力する。このため、試験信号RED_TESTがアクティブ、つまりその値が１となっていた場合、制御信号ｓｈｆ［ｉ－１］の値は常に０となる。
　ＡＮＤゲート４３の出力する論理積は、ＯＲゲート４５に入力される。ＯＲゲート４５は、その論理積と、試験信号RED_TESTとの論理和を出力する。その論理和は、制御信号ｒｓｈｉｆｔとして出力される。このことから、制御信号ｒｓｈｉｆｔの値は、試験信号RED_TESTがアクティブであった場合、１となる。試験信号RED_TESTがインアクティブであった場合、制御信号ｒｓｈｉｆｔの値は、ＡＮＤゲート４３の出力する論理積の値、つまり制御信号ｓｈｆ［ｉ－１］の値と常に一致することとなる。それにより、冗長判別試験を実施しない状況では、ヒューズデコーダ３２ｅ１はヒューズデコーダ３２ｅ２と同じように動作する。
　上記の構成において、動作を説明する。各入出力部３２は、入出力部３２－０～３２－ｉ－２が同じ構成であり、入出力部３２－ｉ－１、及び入出力部３２－Ｒは共にそれらとは構成が異なる。このことから、動作は、入出力部３２－ｉ－２、３２－ｉ－１、及び３２－Ｒの３つに着目して説明する。
　始めに、冗長判別試験を実施しない場合、つまり入出力部３２－Ｒの入力端子に入力される試験信号RED_TESTがインアクティブの場合の動作を説明する。
　データの書き込みを行う場合、入出力部３２－ｉ－２のラッチ３２ｄは、入力端子に入力されたデータWD[i-2]を取り込んで保持する。このとき、入出力部３２－ｉ－２のヒューズデコーダ３２ｅ２の出力する制御信号ｓｈｆ［ｉ－２］の値が０であった場合、マルチプレクサ３２ｃは０端子を介して、ラッチ３２ｄに保持されたデータwdo[i-2]を選択して出力する。それにより、ライトドライバ回路３２ａは、入出力部３２－ｉ－２のラッチ３２ｄからのデータwdo[i-2]をデータwgbl[i-2]としてメモリセルアレイ３１－ｉ－２に書き込む。
　入出力部３２－ｉ－１のマルチプレクサ３２ｃは、ヒューズデコーダ３２ｅ１の出力する制御信号ｒｓｈｉｆｔの値が０であった場合、ラッチ３２ｄからのデータwdo[i-1]をライトドライバ回路３２ａに出力する。それにより、ライトドライバ回路３２ａは、データwdo[i-1]をデータwgbl[i-1]としてメモリセルアレイ３１－ｉ－１に書き込む。このとき、入力端子RED_TESTに入力される試験信号はインアクティブである。このため、入出力部３２－Ｒは、データwredの書き込みは行わない。制御信号ｓｈｆ［ｉ－１］の値は制御信号ｒｓｈｉｆｔと同じく０である。
　上記のような制御信号ｒｓｈｉｆｔ、ｓｈｆ［ｉ－１］、ｓｈｆ［ｉ－２］が出力される状況では、各入出力部３２－ｉ－１、３２－ｉ－２の読み出したデータrgbl[i-1]、rgbl[i-2]はそのまま出力される。つまり各リード回路３２ｂが読み出したデータrgbl[i-1]、rgbl[i-2]はマルチプレクサ３２ｆ、及びラッチ３２ｇを介して、各出力端子からデータRD[i-1]、RD[i-2]として出力される。入出力部３２－Ｒではデータrredの読み出しは行われない。
　一方、入出力部３２－ｉ－２のヒューズデコーダ３２ｅ２の出力する制御信号ｓｈｆ［ｉ－２］の値が１であった場合、データの書き込みは以下のようにして行われる。この場合、マルチプレクサ３２ｃは１端子を介して、入出力部３２－ｉ－３のラッチ３２ｄからのデータwdo[i-3]を選択して出力する。それにより、ライトドライバ回路３２ａは、入出力部３２－ｉ－３のラッチ３２ｄからのデータwdo[i-3]をデータwgbl[i-2]としてメモリセルアレイ３１－ｉ－２に書き込む。同様に、入出力部３２－ｉ－１のライトドライバ回路３２ａは、入出力部３２－ｉ－２のラッチ３２ｄからのデータwdo[i-2]をデータwgbl[i-1]としてメモリセルアレイ３１－ｉ－１に書き込む。入出力部３２－Ｒのライトドライバ回路３２ａは、入出力部３２－ｉ－１のラッチ３２ｄからのデータwdo[i-1]をデータwredとして冗長セルアレイ３１－Ｒに書き込む。この結果、データの読み出しでは、冗長セルアレイ３１－Ｒから読み出されたデータrredは、入出力部３２－ｉ－１の出力端子からデータRD[i-1]として出力される。メモリセルアレイ３１－ｉ－１から読み出されたデータrgbl[i-1]は、入出力部３２－ｉ－２の出力端子からデータRD[i-2]として出力される。
　次に、冗長判別試験を実施する場合、つまり試験信号RED_TESTがアクティブの場合の動作を説明する。
　冗長判別試験を実施する場合、入出力部３２－ｉ－２のヒューズデコーダ３２ｅ２の出力する制御信号ｓｈｆ［ｉ－２］の値は０とされ、入出力部３２－ｉ－１のヒューズデコーダ３２ｅ１の出力する制御信号ｒｓｈｉｆｔの値は１とされる。複数のラッチ３３には、そのような制御信号を出力させるヒューズデータが格納される。
　そのような状況でデータの書き込みを行う場合であっても、入出力部３２－ｉ－２のラッチ３２ｄは、入力端子に入力されたデータWD[i-2]を取り込んで保持する。入出力部３２－ｉ－２のヒューズデコーダ３２ｅ２の出力する制御信号ｓｈｆ［ｉ－２］の値は０であるから、マルチプレクサ３２ｃは０端子を介して、ラッチ３２ｄからのデータwdo[i-2]を選択して出力する。それにより、ライトドライバ回路３２ａは、データwdo[i-2]をデータwgbl[i-2]としてメモリセルアレイ３１－ｉ－２に書き込む。入出力部３２－ｉ－１のライトドライバ回路３２ａは、ヒューズデコーダ３２ｅ１の出力する制御信号ｒｓｈｉｆｔの値は１であることから、入出力部３２－ｉ－２のラッチ３２ｄからのデータwdo[i-2]をデータwgbl[i-1]としてメモリセルアレイ３１－ｉ－１に書き込む。入出力部３２－Ｒのライトドライバ回路３２ａは、試験信号RED_TESTがアクティブとなっていることから、入出力部３２－ｉ－２のラッチ３２ｄからのデータwdo[i-2]をデータwredとしてメモリセルアレイ３１－Ｒに書き込む。結果、図３中、破線の矢印で表すように、メモリセルアレイ３１－Ｒ，３１－ｉ－１及び３１－ｉ－２には、入出力部３２－ｉ－２に入力されたデータWD[i-2]が書き込まれる。
　入出力部３２－ｉ－１、３２－ｉ－２の各マルチプレクサ３２ｆに入力される制御信号ｓｈｆ［ｉ－１］、ｓｈｆ［ｉ－２］の値は共に０である。このことから、データの読み出しでは、入出力部３２－ｉ－１、３２－ｉ－２はそれぞれメモリセルアレイ３１－ｉ－１、３１－ｉ－２から読み出したデータrgbl[i-1]、rgbl[i-2]をデータRD[i-1]、RD[i-2]として出力する。入出力部３２－Ｒのリード回路３２ｂが冗長セルアレイ３１－Ｒから読み出されたデータrredは、試験信号RED_TESTがアクティブとなっていることから、入出力部３２－ｉ－１のマルチプレクサ３２ｈからデータmoutとしてラッチ３２ｄに入力される。それにより、冗長セルアレイ３１－Ｒから読み出されたデータrredは、ラッチ３２ｄに保持された後、入出力部３２－Ｒの出力端子からデータREDOUTとして出力されることとなる。結果、図３中、一点鎖線の矢印で表すように、メモリセルアレイ３１－Ｒ，３１－ｉ－１及び３１－ｉ－２から読み出されたデータが出力される。データREDOUTは、ＳＲＡＭ本体１からデータRD[k-1]として出力される。
　このようにして、本実施形態では、冗長判別試験を実施する場合、全てのメモリセルアレイ３１、及び冗長セルアレイ３１－Ｒにデータを１度に書き込み、書き込んだデータを１度に全て読み出すようになっている。冗長セルアレイ３１－Ｒから読み出されたデータは、他のメモリセルアレイ３１から読み出されたデータより遅く出力される。しかし、詳細は後述するように、冗長セルアレイ３１－Ｒから読み出されたデータは、他のメモリセルアレイ３１から読み出されたデータと共にＳＲＡＭ本体１から出力される。その結果、コンパレータ５は、所定数ｋ分の比較結果を表すデータである比較結果After_comp[k-1:0]を出力する。このようなことから、本実施形態では、従来、全てのメモリセルアレイ３１のみを対象にした冗長判別試験と同様の時間で冗長判別試験を行うことができる。なお、コンパレータ５は、上記のようなことから、ＳＲＡＭ本体１からのデータRD[k-1:0]中の３ビットのデータRD[k-1]～RD[k-3]を全て１ビットのデータEXD[i-2]と比較する。
　全てのメモリセルアレイ３１、及び冗長セルアレイ３１－Ｒへのデータの書き込みは、計３個のメモリセルアレイ３１に同じデータを書き込むことにより、ＳＲＡＭ本体１はｉビットのデータWD[i-1:0]を入力すれば良いようになっている。それにより、１アドレスのビット長を越えるデータの入力に対応する必要性が回避され、半導体記憶装置の回路規模、製造コストの増大を抑えることができる。また、冗長セルアレイ３１－Ｒから読み出したデータrredの出力は、入出力部３２－ｉ－１の構成要素であるラッチ３２ｄを用いて行うようにしている。それにより、そのラッチは、冗長判別試験を実施しない場合は入出力部３２－ｉ－１に入力されるデータWD[i-1]の保持用、冗長判別試験を実施する場合は入出力部３２－Ｒから出力するデータREDOUTの保持用とし、２つの用途で共通化させている。このため、入出力部３２－Ｒの構成は、冗長判別試験の実施時にデータの書き込み、及びデータの読み出しを行えるようにしつつ、入出力部３２－ｉ－２と比較して簡単なものとなっている。そのようにして、本実施形態では、全てのメモリセルアレイ３１、及び冗長セルアレイ３１－Ｒを一度に全て対象にした冗長判別試験の実施を可能にしつつ、半導体記憶装置の回路（ハードウェア）規模の増大、つまり製造コストの増大をより抑えている。
　なお、本実施形態では、全てのメモリセルアレイ３１、及び冗長セルアレイ３１－Ｒを対象にしたデータの書き込み、及びデータの読み出しをそれぞれ１度に行えるようにしているが、それらのうちの一方のみを一度に行えるようにしても良い。そのようにしても、データの書き込み、及びデータの読み出しをそれぞれ２度に分けて行う場合と比較して、冗長判別試験はより短時間で行うことができる。
　また、本実施形態では、メモリセルアレイ３１に欠陥が検出されたことにより冗長セルアレイ３１－Ｒを使用する機能を利用して、全てのメモリセルアレイ３１、及び冗長セルアレイ３１－Ｒへのデータの書き込みを一度に行えるようにしている。これは、半導体記憶装置の回路（ハードウェア）規模の増大、つまり製造コストの増大を最小限に抑えるためである。半導体記憶装置の回路規模の増大をより許容できるのであれば、他の方法を採用しても良い。例えば、出力するデータの保持用のラッチを入出力部３２－Ｒに設ける場合には、入出力部３２－ｉ－１のマルチプレクサ３２ｈ、及び入出力部３２－Ｒのマルチプレクサ３２ｃを省くことができる。その場合、入出力部３２－ｉ－１にはヒューズデコーダ３２ｅ２を採用することができる。
　入出力部３２－Ｒの出力端子は、入出力部３２－ｉ－１のラッチ３２ｄと接続されていることから、冗長判別試験を実施しない通常動作時には、ラッチ３２ｄからのデータwdo[i-1]に応じたデータREDOUTを出力する。このことから、図７に表すように、入出力部３２－ｉ－１のラッチ３２ｄからのデータwdo[i-1]と試験信号RED_TESTとの論理積をデータREDOUTとして出力するＡＮＤゲート７１を配置し、出力されるデータREDOUTを制御するようにしても良い。そのようなＡＮＤゲート７１を配置した場合、通常動作時には出力されるデータREDOUTの値を常に０にすることができる。このため、消費電力をより削減できるようになる。
　図５は、メモリセルアレイ、ライトドライバ回路、及びリードドライバ回路の構成を説明する図である。次に図５を参照して、メモリセルアレイ３１、ライトドライバ回路３２ａ及びリード回路３２ｂについて、より詳細に説明する。
　メモリセルアレイ３１へのアクセスは、制御回路（Control Circuit）５２により制御される。制御回路５２には、図２に表すクロック信号（CLK）、アドレス信号AD[j-1:0]（図５中「ＡＤ」と表記）、及びライトイネーブル信号M_WEが入力される。特には図示していないが、試験信号RED_TEST及び設定情報も制御回路５２に入力される。設定情報には、例えばアクセスを禁止すべきメモリセルアレイ３１を表す情報も含まれる。それにより、制御回路５２は、設定情報からヒューズデータを生成し、ラッチ３３に保存する機能を備え、試験信号RED_TEST及びヒューズデータに応じて、メモリセルアレイ３１のなかでアクセスを可能にさせるメモリセルアレイ３１を選択する。
　アドレスデコーダ５１は、アドレス信号ADを入力し、入力したアドレス信号ADに応じて１つのワード線WLをアクティブにする。１つのワード線WLをアクティブにすることにより、メモリセルアレイ３１のなかでアドレス信号ADが表す行アドレスを有するメモリセル３２ａへのアクセスが可能になる。
　メモリセルアレイ３１は、１つのワード線WLと、１対のローカルビット線BLC、BLTの交点毎に、メモリセル３１ａを備えている。アドレス信号ADが表す列アドレスを有するメモリセル３１ａの選択は、１対のローカルビット線BLC、BLTの選択によって行われる。メモリセル３１ａは、４個のＮ型チャネルのＭＯＳ（Metal-Oxide-Semiconductor）　ＦＥＴ（Field Effect Transistor）（以降「ＮＭＯＳトランジスタ」と表記）、及び２個のＰ型チャネルのＭＯＳ　ＦＥＴ（以降「ＰＭＯＳトランジスタ」と表記）を備えたフリップフロップ回路である。
　１対のローカルビット線BLC、BLTは、リード回路３２ｂの１対のグローバルビット線BUSC、BUSTと接続されている。１対のグローバルビット線BUSC、BUSTには、対応する列アドレスを有するメモリセル３１ａ全てのローカルビット線BLC、BLTが接続される。
　各１対のグローバルビット線BUSC、BUSTには、ビットラインプリチャージ回路３３１、リードカラムスイッチ回路３３２、プリチャージ回路３３３、センスアンプ回路３３４が接続されている。
　ビットラインプリチャージ回路３３１は、ローカルビット線BLC、BLTを共に論理値が１となるようにプリチャージするための回路である。ここでは、ビットラインプリチャージ回路３３１は３個のＰＭＯＳトランジスタを用いて構成されている。ビットラインプリチャージ回路３３１によるプリチャージは、ＢＰＣＨ（Bitline precharge）信号がアクティブ、つまりその信号レベルがＬ（low）になった場合に行われる。
　リードカラムスイッチ回路３３２は、メモリセル３１ａからのデータの読み取りを制御するための回路であり、グローバルビット線BUSC、BUSTにスイッチング用に配置された２個のＰＭＯＳトランジスタにより構成されている。データの読み取りは、各ＰＭＯＳトランジスタのゲートに入力されるＲＣＳＷ（read column switch）信号がアクティブ、つまりその信号レベルがＬになった場合に可能となる。
　プリチャージ回路３３３は、グローバルビット線BUSC、BUSTを共に論理値が１となるようにプリチャージするための回路である。ビットラインプリチャージ回路３３１と同じく、３個のＰＭＯＳトランジスタにより構成されている。プリチャージ回路３３３によるプリチャージは、ＰＣＨ（precharge）信号がアクティブ、つまりその信号レベルがＬになった場合に可能となる。
　センスアンプ回路３３４は、グローバルビット線BUSC、BUSTの電圧レベルを増幅するための回路であり、３個のＮＭＯＳトランジスタ、及び２個のＰＭＯＳトランジスタにより構成されている。センスアンプ回路３３４による電圧レベルの増幅は、ＳＥＮ（sense amp enable）信号がアクティブ、つまりその信号レベルがＨ（High）となった場合に行われる。
　グローバルビット線BUSTには、２個のインバータを介してラッチ３３５が接続されている。このラッチ３３５に保持された、ＳＥＮ信号がアクティブとなった場合のグローバルビット線BUSTの論理値が、リード回路３２ｂによって読み出されたデータsoutとして出力される。
　リード回路３２ｂには、他に回路３３６、３３７が設けられている。グローバルビット線BUSCに接続された回路３３６は、センスアンプに対する入力負荷を揃えるために付加したダミー回路である。回路３３７は、他のカラムに対するリードカラムスイッチ回路である。
　ライトドライバ回路３２ａは、１対のグローバルビット線BUSC、BUST毎に、１対の書き込みデータ線WDC、WDTを備えている。それにより、ライトドライバ回路３２ａは、リード回路３２ｂを介して、メモリセルアレイ３１へのデータの書き込みを行うようになっている。
　１対の書き込みデータ線WDC、WDTには、メモリセル３１ａへのデータの書き込みを制御するためのライトカラムスイッチ回路３４１が配置されている。ライトカラムスイッチ回路３４１は、各書き込みデータ線WDC、WDTにスイッチング用に配置された２個のＮＭＯＳトランジスタにより構成されている。データの書き込みは、各ＮＭＯＳトランジスタのゲートに入力されるＷＣＳＷ（write column switch）信号がアクティブ、つまりその信号レベルがＨになった場合に可能となる。１対の書き込みデータ線WDC、WDTには、他のカラムに対するライトカラムスイッチ回路３４２が接続されている。
　ライトドライバ回路３２ａに入力されたデータは、１個、或いは２個のインバータを介して２個のＮＡＮＤゲートにそれぞれ出力される。各ＮＡＮＤゲートは、入力したデータと、制御回路５２から出力されるパルス化クロック信号ＷＣＫとの否定論理積をそれぞれインバータに出力する。書き込みデータ線WDCには、２個のインバータを介してデータを入力したＮＡＮＤゲートの否定論理積が、２個のインバータを介して出力される。書き込みデータ線WDTには、１個のインバータを介してデータを入力したＮＡＮＤゲートの否定論理積が、２個のインバータを介して出力される。
　制御回路５２は、データの書き込みを行う場合、アドレス信号ADから、各入出力部３２のライトドライバ回路３２ａのなかでデータの書き込みに用いるべき書き込みデータ線WDC、WDT、及びローカルビット線BLC、BLTを決定する。試験信号RED_TEST、及びヒューズデータは、各入出力部３２のなかでデータの書き込みに用いるライトドライバ回路３２ａの決定に用いられる。一方、データの読み出しを行う場合、制御回路５２は、アドレス信号ADから、各入出力部３２のリード回路３２ｂのなかでデータの読み出しに用いるべきローカルビット線BLC、BLT、及びグローバルビット線BUSC、BUSTを決定する。試験信号RED_TEST、及びヒューズデータは、各入出力部３２のなかでのなかでデータの読み出しに用いるリード回路３２ｂの決定に用いられる。制御回路５２は、アドレス信号ADを入力した際にライトイネーブル信号M_WEがアクティブか否かにより、データの書き込み、或いはデータの読み出しの制御を行う。
　図６は、冗長判別試験を実施した場合の各信号の変化例を表すタイミングチャートである。次に図６を参照して、各部の動作について詳細に説明する。
　図６では、信号を表すシンボル列として、ＣＬＫ、RED_TEST、ｓｈｆ［ｉ－２］、ｓｈｆ［ｉ－１］、ｒｓｈｉｆｔ、M_WE、AD、WD、WL、wdo、WCK、WDT/WDC、WCSW、BPCH、BLT/BLC、PCH、RCSW、BUST/BUSC、SEN、rsout、mout、REDOUT、を表記している。これらのシンボル列は、それぞれ以下の信号を表している。
　ＣＬＫは、制御回路５２に入力されるクロック信号である。RED_TESTは試験信号である。ｓｈｆ［ｉ－２］は、入出力部３２－ｉ－２のヒューズデコーダ３２ｅ２の出力する制御信号である。ｒｓｈｉｆｔは、入出力部３２－ｉ－１のヒューズデコーダ３２ｅ１の出力する制御信号である。冗長判別試験の実施を想定した場合、試験信号RED_TEST、及び制御信号ｒｓｈｉｆｔの論理値は共に１であり、制御信号ｓｈｆ［ｉ－１］及びｓｈｆ［ｉ－２］の論理値は共に０である。
　M_WEはライトイネーブル信号である。ADはパタン発生器２が出力するアドレス信号である。WDはパタン発生器２が出力するデータである。WLはワード線の電圧レベルである。wdoは、例えば入出力部３２－ｉ－２のラッチ３２ｄから出力されるデータである。WCKはパルス化クロック信号である。WDT/WDCは各データ書き込み線の電圧レベルである。WCSWはWCSW信号である。BPCHはBPCH信号である。BLT/BLCは各ローカルビット線の電圧レベルである。PCHはPCH信号である。RCSWはRCSW信号である。BUST/BUSCは各グローバルビット線の電圧レベルである。SENはSEN信号である。rsoutは入出力部３２－Ｒのリード回路３２ｂから出力されたデータである。moutは入出力部３２－ｉ－１のマルチプレクサ３２ｈから出力されるデータである。REDOUTは入出力部３２－Ｒの出力端子から出力されるデータである。
　上記各信号において、BPCH信号、PCH信号、及びRCSW信号ではアクティブをＬで表している。他の信号は、電圧レベルのＨ、或いは論理値の１をＨで表している。
　また、図６において、「Ａ」「Ｂ」は図２と同様に、それぞれ、データ発生器２２が出力したデータWD[i-1:0]の内容、或いはデータWD[i-1:0]に対応するアドレス信号AD[j-1:0]を表している。両矢印で表す「ＷＲＩＴＥ（Ａ）」「ＲＥＡＤ（Ｂ）］は、それぞれ、制御装置５２がＡの内容のデータWDの書き込みを行うための期間、制御装置５２がＢの内容のデータWDの読み出しを行うための期間、を表している。
　先ず、データWDを書き込む場合の動作について説明する。
　データを書き込む場合、パタン発生器２は、アクティブのライトイネーブル信号W_WE、データWD（ここでは内容がＡのデータ）、アドレス信号ADをそれぞれ出力する。ＳＲＡＭ本体１は、そのデータWDの入力によって、各入出力部３２－０～３２－ｉ－２のラッチ３２ｄがデータを取り込んで保持し、データwdo[0]～wdo[i-2]を出力する。アドレスデコーダ５１は、次のクロック信号の立ち上がりによって、アドレス信号ADを入力し、１つのワード線WLをアクティブ、つまりその電圧レベルをＨにする。制御回路５２は、次のクロック信号の立ち上がりによって書き込み制御を開始し、パルス化クロック信号WCK、BPCH信号をそれぞれアクティブにする。各書き込みデータ線WDC、WDTの電圧レベルは入力するデータwdoに応じて変化する。その結果、書き込みデータ線WDC、WDTの電圧レベルにより表されるデータ（データwdo）が、接続されたローカルビット線BLC、BLTを介してメモリセル３１ａに書き込まれる。
　次に、メモリセルアレイ３１からデータを読み出す場合の動作について説明する。
　データを読み出す場合、パタン発生器２は、データWD（ここでは内容がＢのデータ）、アドレス信号ADをそれぞれ出力する。ＳＲＡＭ本体１のアドレスデコーダ５１は、次のクロック信号の立ち上がりによって、アドレス信号ADを入力し、１つのワード線WLをアクティブ、つまりその電圧レベルをＨにする。制御回路５２は、次のクロック信号の立ち上がりによって読み出し制御を開始し、BPCH信号とPCH信号を非アクティブにしてプリチャージを解除し、RCSW信号をそれぞれアクティブにする。各ローカルビット線BLC、BLTは、BPCH信号がアクティブになることによってプリチャージが行われ、その電圧レベルの変化が生じる。同様に、各グローバルビット線BUSC、BUSTも、PCH信号がアクティブになることによってプリチャージが行われ、その電圧レベルの変化が生じる。
　制御回路５２は、PCH信号を非アクティブにした状態で、SEN信号をアクティブにする。SEN信号をアクティブにすることにより、センスアンプ回路３３４による各グローバルビット線BUSC、BUSTの電圧レベルの増幅が行われる。冗長セルアレイ３２－Ｒでは、その増幅が行われたグローバルビット線BUSTの電圧レベルがラッチ３３５を介してデータrsoutとしてリード回路３２ｂから出力される。
　リード回路３２ｂから出力されたrsoutは、その後、入出力部３２－ｉ－１のマルチプレクサ３２ｈからデータmoutとして出力される。このデータmoutは、入出力部３２－ｉ－１のラッチ３２ｄに保持され、入出力部３２－Ｒの出力端子からデータREDOUTとして出力される。
　このようなことから、データREDOUTは、図２中に表すデータRD[k-1:O]の１ビットのデータとしてＳＲＡＭ本体１から出力される。他の入出力部３２－０～３２－ｉ－１からのデータは、データREDOUTよりも早いタイミングで出力される。それにより、データRD[k-1:O]は、データRD[k-2:O]にデータREDOUTをデータRD[k-1]として加えられる形で生成される。
　なお、本実施形態では、ＢＩＳＴ機能を搭載した半導体記憶装置に本発明を適用しているが、適用する半導体記憶装置はＢＩＳＴ機能を搭載していなくとも良い。それにより、冗長判別試験を行うための装置、及びその冗長判別試験の対象とする半導体記憶装置それぞれに本発明を適用するようにしても良い。

Claims (5)

  1. 　複数のメモリセルアレイ、及び該メモリセルアレイの予備とするメモリセルアレイである冗長セルアレイを備えた半導体記憶装置において、
    　前記複数のメモリセルアレイ、及び前記冗長セルアレイにそれぞれデータを書き込むための複数の書込回路と、
    　メモリセルアレイ別に配置された、格納対象として入力されたデータを保持する保持部と、
    　前記メモリセルアレイの書込回路毎に配置され、該書込回路に出力するデータを、該メモリセルアレイの保持部、及び他のメモリセルアレイの保持部からそれぞれ入力するデータのなかから選択する第１の選択部と、
    　所定の信号がアクティブとなった場合に、２つ以上の第１の選択部に同じデータを選択させ、該同じデータを３つ以上の書込回路に入力させることより、２つ以上のメモリセルアレイ、及び前記冗長セルアレイに該同じデータを書き込ませる切換部と、
    　を具備することを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置であって、
    　前記複数のメモリセルアレイ、及び前記冗長セルアレイからそれぞれデータを読み出すための複数の読出回路と、
    　前記メモリセルアレイの読出回路毎に配置され、該読出回路と、他のメモリセルアレイ、或いは前記冗長セルアレイの読出回路とからそれぞれ読み出されたデータのなかから１つを選択して出力する第２の選択部と、
    　前記所定の信号がアクティブとなった場合に、前記冗長セルアレイ用の読出回路から読み出されるデータを、前記複数のメモリセルアレイの各読出回路からそれぞれ前記第２の選択部を介して出力されるデータとは別に出力させる出力部と、
    　を更に具備する。
  3. 　請求項１、または２記載の半導体記憶装置であって、
    　前記所定の信号がアクティブとなった場合に、前記複数のメモリセルアレイに格納させたデータを用いて、該複数のメモリセルアレイ、及び前記冗長セルアレイからそれぞれ読み出されたデータが適切か否か確認するための比較を行う比較部、
    を更に具備する。
  4. 　請求項２記載の半導体記憶装置であって、
    　前記出力部は、前記所定の信号がアクティブとなった場合に、前記冗長セルアレイと同じデータが書き込まれるメモリセルアレイの保持部を用いて、該冗長セルアレイから読み出されたデータを出力させる。
  5. 　半導体記憶装置に備えられた複数のメモリセルアレイ、及び該メモリセルアレイの予備とするメモリセルアレイである冗長セルアレイに存在する欠陥を検出する試験を実施するための方法であって、
    　前記複数のメモリセルアレイを対象にした第１のデータを用いて、該複数のメモリセルアレイ、及び前記冗長セルアレイにそれぞれデータを一度に書き込み、
    　前記複数のメモリセルアレイ、及び前記冗長セルアレイに書き込まれたデータを一度に読み出して、前記第１のデータよりビット数が多い第２のデータを出力し、
    　前記第１のデータを用いて、前記第２のデータが適切か否かをビット単位で確認する比較を行う、
    　ことを特徴とする半導体記憶装置の試験方法。
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