JP4470185B2 - 半導体記憶装置 - Google Patents
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Description
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関し、特に、１回のリフレッシュコマンドが入力された場合に、設定された任意の数のワード本数でリフレッシュ動作をするリフレッシュ制御方法に関する。
コンデンサに電荷を蓄積することによりデータの記憶を行うＤＲＡＭでは、時間経過とともにコンデンサの電荷がリークしてしまうため、一定の周期でリフレッシュ動作を行う必要がある。このリフレッシュ動作は、ＤＲＡＭのワード線を順次活性化させ、活性化したワード線に接続されているメモリセルのデータを読み出し、その電位差をセンスアンプにより増幅した後に再度元のメモリセルに書き込むことにより行われる。
ＤＤＲ（Double Data Rate）２などにおけるＤＲＡＭのオートリフレッシュ制御方法については、その仕様により、外部のＤＲＡＭコントローラがオートリフレッシュコマンドを発生しなければならない頻度が、規定されている。例えばＤＤＲ２ＤＲＡＭの仕様では、外部のＤＲＡＭコントローラは、最低でも７．８μｓに１回の頻度でオートリフレッシュコマンドを発生しなければならない、と規定されている。
この外部のＤＲＡＭコントローラによりリフレッシュを制御されるＤＲＡＭ側から考えると、最低でも７．８μｓの頻度で入力されるオートリフレッシュコマンドにより、ＤＲＡＭの内部でリフレッシュ動作を行い、全てのメモリセルのデータを保持しなければならない。
この外部のＤＲＡＭコントローラによりリフレッシュを制御されるＤＲＡＭ側から考えると、最低でも７．８μｓの頻度で入力されるオートリフレッシュコマンドにより、ＤＲＡＭの内部でリフレッシュ動作を行い、全てのメモリセルのデータを保持しなければならない。
そのための方策として、各メモリバンクにおいてリフレッシュコマンドが入力される毎に、複数のワード線を同時にリフレッシュする構成が採用されている（特許文献１参照）。
このような、従来のリフレッシュ動作を行う半導体記憶装置の、一例としてのブロック図を図５に示す。ここでは、メモリバンクとして、ＢＡＮＫ０からＢＡＮＫ７の、８つのメモリバンクがある場合について説明する。
このような、従来のリフレッシュ動作を行う半導体記憶装置の、一例としてのブロック図を図５に示す。ここでは、メモリバンクとして、ＢＡＮＫ０からＢＡＮＫ７の、８つのメモリバンクがある場合について説明する。
コマンドＣＭＤとしてリフレッシュコマンドＲＥＦが外部のＤＲＡＭコントローラから入力されると、リフレッシュコマンドＲＥＦを入力されたコマンドデコーダ１４０は、リフレッシュを実行することを示す信号であるリフレッシュコマンドＲＥＦＡ信号を、リフレッシュ動作制御回路１５０、Ｘアドレスカウンタ１２２、およびＸアドレスセレクタ／Ｘアドレスバッファ１６０に出力する。
また、コマンドデコーダ１４０は、コマンドＣＭＤとしてＡＣＴコマンドが入力された場合には、ＤＲＡＭに入力するアドレスとして、アドレスレシーバ１３０を介して外部から入力されたアドレスＡ０−Ａ１３を選択することを示す信号であるＡＣＴＡ信号を、Ｘアドレスセレクタ／Ｘアドレスバッファ１６０に出力する。
また、コマンドデコーダ１４０は、コマンドＣＭＤとしてＡＣＴコマンドが入力された場合には、ＤＲＡＭに入力するアドレスとして、アドレスレシーバ１３０を介して外部から入力されたアドレスＡ０−Ａ１３を選択することを示す信号であるＡＣＴＡ信号を、Ｘアドレスセレクタ／Ｘアドレスバッファ１６０に出力する。
リフレッシュ動作制御回路１５０は、リフレッシュコマンドＲＥＦＡ信号を入力されると、メモリバンクに対するリフレッシュするための制御信号であるリフレッシュ制御信号ＲＥＦ０からＲＥＦ７を、対応するメモリバンクに出力する。なお、リフレッシュ動作制御回路１５０は、後述のタイミングチャートに示すように、１回のリフレッシュコマンドＲＥＦＡ信号の入力に対して、８つのメモリバンクに対してそれぞれ１回ずつの、または２回ずつの、リフレッシュ信号（ＲＥＦ０からＲＥＦ７）を出力する。リフレッシュ動作制御回路１５０の動作の具体例は、後に図６から図９を用いて説明する。
また、リフレッシュするときの、メモリバンクに対するワードは、Ｘアドレスカウンタ１２２の持つＸアドレスの値であるＸアドレスＸＡＤＤで指定される。このＸアドレスカウンタ１２２は、リフレッシュコマンドＲＥＦＡ信号が入力される毎に、ＸアドレスＸＡＤＤの値を、１ずつカウントアップする。
なお、ここでは、Ｘアドレスカウンタ１２２の持つＸアドレスＸＡＤＤの値が０であり、全てのメモリバンクでＸアドレスＸＡＤＤ＝０のワードがリフレッシュされる場合について説明する。
なお、ここでは、Ｘアドレスカウンタ１２２の持つＸアドレスＸＡＤＤの値が０であり、全てのメモリバンクでＸアドレスＸＡＤＤ＝０のワードがリフレッシュされる場合について説明する。
Ｘアドレスセレクタ／Ｘアドレスバッファ１６０は、外部からアドレスレシーバ１３０を介して入力されるアドレスＡ０−Ａ１３と、Ｘアドレスカウンタ１２２が出力するＸアドレスＸＡＤＤとから、いずれかのアドレスを選択して出力する機能を有するが、リフレッシュコマンドＲＥＦＡ信号を入力されることにより、Ｘアドレスカウンタ１２２が出力するＸアドレスＸＡＤＤを選択し、選択したＸアドレスＸＡＤＤを、全メモリバンクのＸアドレスラッチへ出力する。
メモリバンクであるＢＡＮＫ０からＢＡＮＫ７の各々は、入力されたＸアドレスＸＡＤＤと、入力されたリフレッシュ制御信号ＲＥＦ０からＲＥＦ７とに基づいて、それぞれのメモリバンク内のセルをリフレッシュする。
メモリバンクであるＢＡＮＫ０からＢＡＮＫ７の各々は、入力されたＸアドレスＸＡＤＤと、入力されたリフレッシュ制御信号ＲＥＦ０からＲＥＦ７とに基づいて、それぞれのメモリバンク内のセルをリフレッシュする。
次に、図６から図９のタイミングチャートを用いて、図５に示した半導体記憶装置のリフレッシュ動作を、４つの場合について説明する。
図６は、リフレッシュコマンドＲＥＦを受け取ると、８つのメモリバンク全てを同時にリフレッシュする場合のタイミングチャートである。図６に示す動作においては、８つのメモリバンク全てを同時にリフレッシュするため、ピーク電流に起因するノイズの問題（または、電流の問題）がある。
図６は、リフレッシュコマンドＲＥＦを受け取ると、８つのメモリバンク全てを同時にリフレッシュする場合のタイミングチャートである。図６に示す動作においては、８つのメモリバンク全てを同時にリフレッシュするため、ピーク電流に起因するノイズの問題（または、電流の問題）がある。
図７は、リフレッシュコマンドＲＥＦを受け取ると、まずメモリバンクの半分（ＢＡＮＫ０からＢＡＮＫ３）をリフレッシュし、一定の時間が経過した後、残りの半分（ＢＡＮＫ４からＢＡＮＫ７）をリフレッシュする場合のタイミングチャートである。
図８は、リフレッシュコマンドＲＥＦを受け取ると、一定の時間が経過する毎に、メモリバンクを１つずつのリフレッシュする場合のタイミングチャートである。
図７および図８に示す動作においては、図６に示す動作と比較して、同時にリフレッシュするメモリバンク数が少なくなるため、ピーク電流に起因するノイズの問題（または、電流の問題）が低減される。
以上の、図６から図８に説明した動作においては、いずれも、１回のリフレッシュコマンドＲＥＦの入力に応じて、各メモリバンクについて、それぞれ１本ずつのワード線をリフレッシュしている。
図８は、リフレッシュコマンドＲＥＦを受け取ると、一定の時間が経過する毎に、メモリバンクを１つずつのリフレッシュする場合のタイミングチャートである。
図７および図８に示す動作においては、図６に示す動作と比較して、同時にリフレッシュするメモリバンク数が少なくなるため、ピーク電流に起因するノイズの問題（または、電流の問題）が低減される。
以上の、図６から図８に説明した動作においては、いずれも、１回のリフレッシュコマンドＲＥＦの入力に応じて、各メモリバンクについて、それぞれ１本ずつのワード線をリフレッシュしている。
次に、図９は、１回のリフレッシュコマンドＲＥＦの入力により、各メモリバンクについて、それぞれ２本ずつのワード線をリフレッシュしている場合の動作である。このようなリフレッシュの動作により、リフレッシュの効率が見かけ上向上するため、ＤＲＡＭの容量が増大した場合においても、７．８μｓの頻度で入力されるオートリフレッシュコマンドにより、全てのメモリセルのデータを保持することが可能となる。しかしながら、ノイズについては、２倍程度になり、また、消費電力も増大する。
特開２００３−１８７５７８号公報
ここで、リフレッシュなしでメモリセルのデータを保持できる時間であるデータ保持時間ｔＲＥＦと、１回のオートリフレッシュコマンドでリフレッシュするワード本数ｎの関係について考察する。
例として１Ｇｂｉｔ（６４Ｍｂｉｔ×１６）のＤＤＲ２ＤＲＡＭでは、ワード線本数ＲＯＷアドレス８１９２本×８ＢＡＮＫ分＝６４Ｋ本についてリフレッシュを行う場合を考えると、全てのワード線がリフレッシュされるのに要する時間は７．８ｕｓ×６４Ｋ／ｎとなるので、次の式１を満たさなければならない。
ｔＲＥＦ≧７．８ｕｓ×６４Ｋ／ｎ・・・（式１）
例として１Ｇｂｉｔ（６４Ｍｂｉｔ×１６）のＤＤＲ２ＤＲＡＭでは、ワード線本数ＲＯＷアドレス８１９２本×８ＢＡＮＫ分＝６４Ｋ本についてリフレッシュを行う場合を考えると、全てのワード線がリフレッシュされるのに要する時間は７．８ｕｓ×６４Ｋ／ｎとなるので、次の式１を満たさなければならない。
ｔＲＥＦ≧７．８ｕｓ×６４Ｋ／ｎ・・・（式１）
この式１より、メモリセルのデータ保持時間ｔＲＥＦが６４ｍｓ以上であれば、ワード本数ｎは８本でよいが、データ保持時間ｔＲＥＦが３２ｍｓになるとワード本数ｎを１６本としなければならない（後述する図１０参照）。
このことを逆にいうと、ワード本数ｎが１６本の場合には、データ保持時間ｔＲＥＦが３２ｍｓ必要であり、また、ワード本数ｎが８本の場合には、データ保持時間ｔＲＥＦが６４ｍｓ以上必要である、ということである。
このことを逆にいうと、ワード本数ｎが１６本の場合には、データ保持時間ｔＲＥＦが３２ｍｓ必要であり、また、ワード本数ｎが８本の場合には、データ保持時間ｔＲＥＦが６４ｍｓ以上必要である、ということである。
ここまでデータ保持時間ｔＲＥＦに応じて、リフレッシュワード本数ｎをある一定以上にしなければならないことを説明したが、リフレッシュワード本数ｎはむやみに大きくは設定できない。なぜなら、オートリフレッシュコマンドを受け取ってから、オートリフレッシュが完了するまでの時間ｔＲＦＣが仕様で決められているからである。
例えば、リフレッシュワード本数ｎを１本ずつ時分割で動作させるようとすると、１本あたりのリフレッシュ時間をｔＲＣとして、次の式２を満たさなければならない。
ｎ×ｔＲＣ≦ｔＲＦＣ・・・（式２）
この式２について、リフレッシュを１本ずつ時分割で動作させるようとすると、ｔＲＣとｔＲＦＣとの仕様規格により、リフレッシュワード本数ｎは大きくとも３程度にしか設定することができないため、全てのメモリセルのデータを保持することが出来ない。
例えば、リフレッシュワード本数ｎを１本ずつ時分割で動作させるようとすると、１本あたりのリフレッシュ時間をｔＲＣとして、次の式２を満たさなければならない。
ｎ×ｔＲＣ≦ｔＲＦＣ・・・（式２）
この式２について、リフレッシュを１本ずつ時分割で動作させるようとすると、ｔＲＣとｔＲＦＣとの仕様規格により、リフレッシュワード本数ｎは大きくとも３程度にしか設定することができないため、全てのメモリセルのデータを保持することが出来ない。
よって、上記従来技術において説明したように、リフレッシュワード本数ｎをある程度大きくし、つまり、１回のオートリフレッシュコマンドでリフレッシュするワード本数ｎを増加させて動作させることが必須になってくるが、この場合には、リフレッシュワード本数ｎに比例してピーク電流が大きくなり、ピーク電流に起因するノイズのための誤動作が問題となる。また、オートリフレッシュ期間の平均消費電流も、リフレッシュワード本数ｎに比例して大きくなり、ＤＲＡＭを使用するシステム全体に対して、平均消費電流の観点において大きなデメリットとなる。
以上のことから、１回のオートリフレッシュコマンド当たりのリフレッシュワード本数ｎは、ＤＲＡＭが持つデータ保持時間ｔＲＥＦの値と、リフレッシュにおけるピーク電流、平均消費電流などを考慮して、決定する必要がある。
例えば、図１０はその関係を表したグラフになる。図１０では、消費電流はリフレッシュワード本数ｎ＝８のときを１００％とした相対値にしている。この図５から分かるように、リフレッシュワード本数ｎを、データ保持時間ｔＲＥＦ実力に応じて任意に変えることが出来れば、データ保持時間ｔＲＥＦの値に応じながら、最小となるリフレッシュワード本数ｎを選択することにより、その消費電流を抑えることが可能になる。
例えば、図１０はその関係を表したグラフになる。図１０では、消費電流はリフレッシュワード本数ｎ＝８のときを１００％とした相対値にしている。この図５から分かるように、リフレッシュワード本数ｎを、データ保持時間ｔＲＥＦ実力に応じて任意に変えることが出来れば、データ保持時間ｔＲＥＦの値に応じながら、最小となるリフレッシュワード本数ｎを選択することにより、その消費電流を抑えることが可能になる。
しかしながら、従来の技術においては、リフレッシュワード本数ｎの値を任意に設定することが出来ないという問題があった。例え出来る場合においても、あるアドレスを縮退してマルチワード化するような方法になり、その場合リフレッシュワード本数ｎの値はメモリバンク数の整数倍、ここでは８の倍数に規定されてしまうという問題があった。
本発明は、このような事情に鑑みてなされたもので、その目的は、１回のリフレッシュコマンドが入力された場合に、任意の数のワード本数でリフレッシュ動作をする半導体記憶装置を提供することにある。
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、搭載する複数のメモリバンクをリフレッシュする半導体記憶装置であり、外部からコマンドを受けてデコードし、前記デコードした結果がオートリフレッシュコマンドの場合にはリフレッシュ命令を出力するコマンドレシーバ／デコーダと、前記リフレッシュ命令の入力に応じて、リフレッシュするワード数として予め設定された回数でリフレッシュコマンドを出力するリフレッシュコマンド発生回路と、前記リフレッシュコマンドの入力毎に、メモリバンクとワード線を指定するアドレスをカウントアップするリフレッシュアドレスカウンタと、を有し、前記リフレッシュコマンド発生回路は、一回の前記リフレッシュ命令信号に対応して、前記リフレッシュコマンドを出力すべき前記予め設定された回数を制御するリフレッシュ回数制御回路を含み、前記予め設定された回数は、前記複数のメモリバンクのそれぞれに対するリフレッシュを行なうと共に、前記リフレッシュアドレスカウンタのワード線を指定するカウント値を変えた上で、一つ以上であって前記複数のメモリバンクの数未満の前記メモリバンクに対し更にリフレッシュを行う回数であることを特徴とする半導体記憶装置である。
請求項２に記載の発明は、前記リフレッシュ命令の入力に応じてリフレッシュするワード数として予め設定された回数が、前記メモリバンクの記憶保持時間、前記メモリバンクの全ワード本数および前記オートリフレッシュコマンドの入力間隔、により決定される、ことを特徴とする請求項１に記載の半導体記憶装置である。
請求項３に記載の発明は、前記リフレッシュ命令の入力に応じてリフレッシュするワード数として予め設定された回数を設定する設定回路を有する、ことを特徴とする請求項１または請求項２に記載の半導体記憶装置である。
請求項４に記載の発明は、前記リフレッシュアドレスカウンタは、少なくとも前記リフレッシュコマンドの入力毎に前記複数のメモリバンクの中からメモリバンクを選択するメモリバンクアドレスをカウントアップし、前記メモリバンクの数で桁上がりするメモリバンクアドレスカウンタと、前記桁上がりに応じて前記メモリバンクのワード線を選択するＸアドレスをカウントアップするＸアドレスカウンタと、を備え、前記リフレッシュコマンドが入力されたことに応じて、前記メモリバンクアドレスカウンタから入力されるメモリバンクアドレスで選択されるメモリバンクのリフレッシュ動作を制御するリフレッシュ制御回路と、前記リフレッシュコマンドが入力されたことに応じて、前記Ｘアドレスカウンタから入力されるＸアドレスを選択し前記複数のメモリバンクに出力するＸアドレスセレクタ／バッファと、を有することを特徴とする請求項１から請求項３に記載の半導体記憶装置である。
請求項５に記載の発明は、外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、一回の前記リフレッシュ命令信号に対応して出力される前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、を備え、一回の前記リフレッシュ命令信号に対応して出力される前記内部リフレッシュ信号の前記出力回数は、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数であることを特徴とする半導体記憶装置である。
請求項６に記載の発明は、前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタ回路を備える、ことを特徴とする請求項５に記載の半導体記憶装置である。
請求項７に記載の発明は、外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、を備え、前記内部リフレッシュ信号の出力回数は、一回の前記リフレッシュ命令信号に対応して、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数であり、前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタを備え、前記リフレッシュ回数カウンタ回路は、前記内部リフレッシュ信号を入力し、カウントアップするか否かを予め設定された回数情報と比較する比較部を備える、ことを特徴とする半導体記憶装置である。
請求項８に記載の発明は、前記比較部は、前記リフレッシュ回数カウンタ回路の出力と、前記回数情報とを比較する比較回路を備える、ことを特徴とする請求項７に記載の半導体記憶装置である。
請求項９に記載の発明は、前記リフレッシュコマンド発生回路は、前記リフレッシュ命令信号に対応して生成された複数の遅延信号を、前記リフレッシュ回数カウンタ回路の出力信号により選択し、前記内部リフレッシュ信号として出力する、ことを特徴とする請求項５から請求項８のいずれかに記載の半導体記憶装置である。
請求項１０に記載の発明は、更に、前記内部リフレッシュ信号に対応してバンクアドレスと前記バンク内のワード線アドレスを生成するアドレスカウンタを備える、ことを特徴とする請求項５から請求項９のいずれかに記載の半導体記憶装置である。
請求項１１に記載の発明は、前記アドレスカウンタは、前記バンクを指定するアドレスを下位とし、前記ワード線を指定するアドレスを上位とする構成である、ことを特徴とする請求項１０に記載の半導体記憶装置である。
請求項６に記載の発明は、前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタ回路を備える、ことを特徴とする請求項５に記載の半導体記憶装置である。
請求項７に記載の発明は、外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、を備え、前記内部リフレッシュ信号の出力回数は、一回の前記リフレッシュ命令信号に対応して、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数であり、前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタを備え、前記リフレッシュ回数カウンタ回路は、前記内部リフレッシュ信号を入力し、カウントアップするか否かを予め設定された回数情報と比較する比較部を備える、ことを特徴とする半導体記憶装置である。
請求項８に記載の発明は、前記比較部は、前記リフレッシュ回数カウンタ回路の出力と、前記回数情報とを比較する比較回路を備える、ことを特徴とする請求項７に記載の半導体記憶装置である。
請求項９に記載の発明は、前記リフレッシュコマンド発生回路は、前記リフレッシュ命令信号に対応して生成された複数の遅延信号を、前記リフレッシュ回数カウンタ回路の出力信号により選択し、前記内部リフレッシュ信号として出力する、ことを特徴とする請求項５から請求項８のいずれかに記載の半導体記憶装置である。
請求項１０に記載の発明は、更に、前記内部リフレッシュ信号に対応してバンクアドレスと前記バンク内のワード線アドレスを生成するアドレスカウンタを備える、ことを特徴とする請求項５から請求項９のいずれかに記載の半導体記憶装置である。
請求項１１に記載の発明は、前記アドレスカウンタは、前記バンクを指定するアドレスを下位とし、前記ワード線を指定するアドレスを上位とする構成である、ことを特徴とする請求項１０に記載の半導体記憶装置である。
この発明によれば、半導体記憶装置が、１回のリフレッシュコマンドが入力された場合に、リフレッシュ動作をするワード本数を任意の数で設定できるようにしたことにより、メモリバンクのリフレッシュ動作に対して消費電流が低くなるワード本数を設定することが出来、そのために、消費電流を低減することが可能となり、オートリフレッシュ期間の平均消費電流を低減することが出来るという効果を奏する。
また、この発明によれば、１回のリフレッシュコマンドが入力された場合にリフレッシュ動作をするリフレッシュ制御信号を、所定の時間間隔で順に出力することにより、ピーク電流に起因するノイズのための誤動作を低減することが出来るという効果を奏する。
以下、図面を参照して、本発明の実施の形態について説明する。図１は、この発明の一実施形態による半導体記憶装置の構成を示す概略ブロック図である。なお、本発明は、リフレッシュ動作に関するものであるため、ここではリフレッシュ動作に関する信号とその制御についてのみ説明することとする。
リフレッシュを行う半導体記憶装置は、リフレッシュコマンド発生回路１０、カウンタ回路２０、アドレスレシーバ３０、コマンドレシーバ／デコーダ４０、リフレッシュ動作制御回路５０、Ｘアドレスセレクタ／バッファ回路６０、を有する。また、リフレッシュを行う半導体記憶装置が制御対象とするＤＲＡＭを、メモリバンク０＿１００からメモリバンク７＿１７０の８つのメモリバンクとして説明する。
コマンドレシーバ／デコーダ４０は、コマンドＣＭＤを外部のＤＲＡＭコントローラから入力され、入力されたコマンドＣＭＤをデコードし、デコードしたコマンドＣＭＤがオートリフレッシュコマンドである場合には、リフレッシュを実行することを示す信号であるリフレッシュ実行信号ＭＲＥＦをリフレッシュコマンド発生回路１０に出力する。
また、コマンドレシーバ／デコーダ４０は、デコードしたコマンドＣＭＤがＤＲＡＭに対するワード線活性のコマンドであることを示すＡＣＴコマンドの場合には、アドレスレシーバ３０を介して入力される外部からのアドレスＡ０−Ａ１３を活性化するＸアドレスとして選択する信号であるＭＡＣＴ信号を、Ｘアドレスセレクタ／バッファ回路６０に出力する。
なお、実施の形態においては、コマンドレシーバ／デコーダ４０から出力されるリフレッシュ実行信号ＭＲＥＦおよびＭＡＣＴ信号は、予め定められた一定幅のパルス信号（「Ｈ」レベルまたは「Ｌ」レベル）である。
なお、実施の形態においては、コマンドレシーバ／デコーダ４０から出力されるリフレッシュ実行信号ＭＲＥＦおよびＭＡＣＴ信号は、予め定められた一定幅のパルス信号（「Ｈ」レベルまたは「Ｌ」レベル）である。
リフレッシュコマンド発生回路１０は、リフレッシュ回数制御回路１１を含む。
リフレッシュコマンド発生回路１０は、リフレッシュ実行信号ＭＲＥＦをコマンドレシーバ／デコーダ４０から入力されると、その内部で予め定められた所定の間隔で、かつ、その内部で予め定められた所定の回数（ｎ回）で、リフレッシュコマンドＲＥＦＡ信号を、カウンタ回路２０およびリフレッシュ動作制御回路５０に出力する。
なお、リフレッシュコマンド発生回路１０およびリフレッシュ回数制御回路１１の構成と詳細は、図２および図３を用いて後述する。
リフレッシュコマンド発生回路１０は、リフレッシュ実行信号ＭＲＥＦをコマンドレシーバ／デコーダ４０から入力されると、その内部で予め定められた所定の間隔で、かつ、その内部で予め定められた所定の回数（ｎ回）で、リフレッシュコマンドＲＥＦＡ信号を、カウンタ回路２０およびリフレッシュ動作制御回路５０に出力する。
なお、リフレッシュコマンド発生回路１０およびリフレッシュ回数制御回路１１の構成と詳細は、図２および図３を用いて後述する。
カウンタ回路２０は、バンクアドレスカウンタ２１とＸアドレスカウンタ２２とを含み、バンクアドレスカウンタ２１はメモリバンクを指定するアドレスであるバンクアドレスＢＡＤＤをリフレッシュコマンドＲＥＦＡ信号が入力される毎にカウントアップし、Ｘアドレスカウンタ２２は活性化するワード線を指定するＸアドレスＸＡＤＤをカウントアップする。
ここで、バンクアドレスカウンタ２１のバンクアドレスＢＡＤＤの最上位ビットがカウントアップすると、つまり、バンクアドレスＢＡＤＤが桁上がりをすると、Ｘアドレスカウンタ２２のＸアドレスＸＡＤＤがカウントアップする。
また、バンクアドレスカウンタ２１は、バンクアドレスＢＡＤＤを、リフレッシュ動作制御回路５０へ出力し、また、Ｘアドレスカウンタ２２は、ＸアドレスＸＡＤＤを、Ｘアドレスセレクタ／バッファ回路６０に出力する。
また、バンクアドレスカウンタ２１は、バンクアドレスＢＡＤＤを、リフレッシュ動作制御回路５０へ出力し、また、Ｘアドレスカウンタ２２は、ＸアドレスＸＡＤＤを、Ｘアドレスセレクタ／バッファ回路６０に出力する。
なお、バンクアドレスカウンタ２１は、リフレッシュの制御対象とするメモリバンク数の値（この場合”８”）がその内部に設定されており、設定されたメモリバンク数で、桁上がりの処理を実行する。
また、Ｘアドレスカウンタ２２は、リフレッシュの制御対象とするメモリバンクのワード数の値がその内部に設定されており、設定されたメモリバンクのワード数の値までＸアドレスＸＡＤＤをカウントし、設定されたメモリバンクのワード数の値でＸアドレスＸＡＤＤの値を０に戻し、再度ＸアドレスＸＡＤＤをカウントする。
また、Ｘアドレスカウンタ２２は、リフレッシュの制御対象とするメモリバンクのワード数の値がその内部に設定されており、設定されたメモリバンクのワード数の値までＸアドレスＸＡＤＤをカウントし、設定されたメモリバンクのワード数の値でＸアドレスＸＡＤＤの値を０に戻し、再度ＸアドレスＸＡＤＤをカウントする。
なお、カウンタ回路２０のカウンタは、つまり、バンクアドレスカウンタ２１とＸアドレスカウンタ２２とのカウンタは、カウントアップするカウンタの値を、１回のリフレッシュ処理が完了した後も、保持している。そのため、カウンタ回路２０は、外部のＤＲＡＭコントローラからリフレッシュコマンドＲＥＦが入力される毎に、バンクアドレスＢＡＤＤおよびＸアドレスＸＡＤＤを順次カウントアップするため、メモリバンクの全ワード線に対して、リフレッシュすることができる。
リフレッシュ動作制御回路５０は、リフレッシュコマンドＲＥＦＡ信号をリフレッシュ動作制御回路５０から入力されると、バンクアドレスカウンタ２１から入力されたバンクアドレスＢＡＤＤに対応するリフレッシュ制御信号ＲＥＦi（ここで、ｉは整数０から７のいずれか１つの値）を予め定められた一定期間出力することにより、各メモリバンク（メモリバンク０＿１００からメモリバンク７＿１７０）のリフレッシュ動作を制御する。
実施の形態においては、リフレッシュ動作制御回路５０は、メモリバンク０＿１００のリフレッシュを制御するリフレッシュ制御信号ＲＥＦ０、メモリバンク１＿１１０のリフレッシュを制御するリフレッシュ制御信号ＲＥＦ１、…、メモリバンク７＿１７０のリフレッシュを制御するリフレッシュ制御信号ＲＥＦ７を出力し、それぞれのリフレッシュ制御信号ＲＥＦiの出力は、それぞれのメモリバンクに入力される。
実施の形態においては、リフレッシュ動作制御回路５０は、メモリバンク０＿１００のリフレッシュを制御するリフレッシュ制御信号ＲＥＦ０、メモリバンク１＿１１０のリフレッシュを制御するリフレッシュ制御信号ＲＥＦ１、…、メモリバンク７＿１７０のリフレッシュを制御するリフレッシュ制御信号ＲＥＦ７を出力し、それぞれのリフレッシュ制御信号ＲＥＦiの出力は、それぞれのメモリバンクに入力される。
なお、リフレッシュ動作制御回路５０は、制御対象とするメモリバンクに用いられるＤＲＡＭのリフレッシュ期間の仕様に合わせて、リフレッシュ処理に必要なリフレッシュ制御信号ＲＥＦiが出力される期間の長さの情報が、その内部に予め設定されており、予め設定された処理に必要な期間の情報に合わせて、リフレッシュ制御信号ＲＥＦiを出力する。
または、リフレッシュ動作制御回路５０は、以下のようにして、リフレッシュ制御信号ＲＥＦiを一定期間出力するようにしてもよい。
まず、リフレッシュ動作制御回路５０が、リフレッシュ制御信号ＲＥＦiを、対応するメモリバンクに出力する。各メモリバンクは、リフレッシュ動作制御回路５０からリフレッシュ制御信号ＲＥＦiを入力され、リフレッシュ処理が完了した後、または、一定期間が経過した後、リフレッシュ処理が完了したことを示す信号であるリフレッシュ処理完了信号をリフレッシュ動作制御回路５０に出力する。リフレッシュ動作制御回路５０は、リフレッシュ処理完了信号が各メモリバンクから入力されたことに応じて、各メモリバンクに対応して出力していたリフレッシュ制御信号ＲＥＦiの出力を停止することにより、リフレッシュ動作制御回路５０は、リフレッシュ制御信号ＲＥＦiをリフレッシュ処理に必要な期間の長さに合わせて出力する。
まず、リフレッシュ動作制御回路５０が、リフレッシュ制御信号ＲＥＦiを、対応するメモリバンクに出力する。各メモリバンクは、リフレッシュ動作制御回路５０からリフレッシュ制御信号ＲＥＦiを入力され、リフレッシュ処理が完了した後、または、一定期間が経過した後、リフレッシュ処理が完了したことを示す信号であるリフレッシュ処理完了信号をリフレッシュ動作制御回路５０に出力する。リフレッシュ動作制御回路５０は、リフレッシュ処理完了信号が各メモリバンクから入力されたことに応じて、各メモリバンクに対応して出力していたリフレッシュ制御信号ＲＥＦiの出力を停止することにより、リフレッシュ動作制御回路５０は、リフレッシュ制御信号ＲＥＦiをリフレッシュ処理に必要な期間の長さに合わせて出力する。
Ｘアドレスセレクタ／バッファ回路６０は、リフレッシュコマンドＲＥＦＡ信号をリフレッシュコマンド発生回路１０から入力された場合には、つまり外部のＤＲＡＭコントローラからのコマンドＣＭＤがオートリフレッシュコマンドの場合には、Ｘアドレスカウンタ２２から出力されるＸアドレスＸＡＤＤを選択し、選択したＸアドレスＸＡＤＤを各メモリバンクヘ出力する。
また、Ｘアドレスセレクタ／バッファ回路６０は、ＭＡＣＴ信号をコマンドレシーバ／デコーダ４０から入力された場合には、つまり外部のＤＲＡＭコントローラからのコマンドＣＭＤがＡＣＴコマンドの場合には、アドレスレシーバ３０を介して入力される外部アドレスＡ０−Ａ１３を選択し、選択した外部アドレスＡ０−Ａ１３を各メモリバンクヘ出力する。
また、Ｘアドレスセレクタ／バッファ回路６０は、ＭＡＣＴ信号をコマンドレシーバ／デコーダ４０から入力された場合には、つまり外部のＤＲＡＭコントローラからのコマンドＣＭＤがＡＣＴコマンドの場合には、アドレスレシーバ３０を介して入力される外部アドレスＡ０−Ａ１３を選択し、選択した外部アドレスＡ０−Ａ１３を各メモリバンクヘ出力する。
なお、実施の形態においては、Ｘアドレスセレクタ／バッファ回路６０に入力されるリフレッシュコマンドＲＥＦＡ信号およびＭＡＣＴ信号は、共に一定期間のパルス状で出力される信号であるため、Ｘアドレスセレクタ／バッファ回路６０は、リフレッシュコマンドＲＥＦＡ信号またはＭＡＣＴ信号が入力されたことに応じて、ＸアドレスＸＡＤＤまたは外部アドレスＡ０−Ａ１３を、各メモリバンクヘ出力し、次のリフレッシュコマンドＲＥＦＡ信号またはＭＡＣＴ信号が入力されるまで、出力したＸアドレスＸＡＤＤまたは外部アドレスＡ０−Ａ１３を保持する。
メモリバンク０＿１００からメモリバンク７＿１７０は、メモリバンク毎に機能をもつそれぞれの回路群を有している。ここでは、メモリバンクについて、リフレッシュ動作に関する回路群のみについて説明する。以降、メモリバンク０＿１００についての、リフレッシュ動作に関する回路群をブロック１００として説明する。
ブロック１００はメモリバンク０用の回路であり、メモリバンク０用のＸアドレスラッチ回路１０１及び、その他回路ブロック１０２を含む。その他回路ブロック１０２は、Ｘデコーダ回路、タイミング制御回路、メモリセルアレイなどを含むブロックである。
Ｘアドレスラッチ回路１０１は、ＲＥＦ０信号をリフレッシュ動作制御回路５０から入力されたことに応じて、Ｘアドレスセレクタ／バッファ回路６０から出力されたアドレスをラッチし出力する。
また、その他回路ブロック１０２は、リフレッシュ制御信号ＲＥＦ０信号をリフレッシュ動作制御回路５０から入力されたことに応じて、Ｘアドレスラッチ回路１０１から出力されるアドレスで指定されるワード線に対するメモリセルのリフレッシュ動作を実行する。
ブロック１１０からブロック１７０は、それぞれメモリバンク１からメモリバンク７用の回路であり、それぞれブロック１００と同様の構成と機能を有する。
また、その他回路ブロック１０２は、リフレッシュ制御信号ＲＥＦ０信号をリフレッシュ動作制御回路５０から入力されたことに応じて、Ｘアドレスラッチ回路１０１から出力されるアドレスで指定されるワード線に対するメモリセルのリフレッシュ動作を実行する。
ブロック１１０からブロック１７０は、それぞれメモリバンク１からメモリバンク７用の回路であり、それぞれブロック１００と同様の構成と機能を有する。
次に、図２および図３を用いて、リフレッシュコマンド発生回路１０およびリフレッシュ回数制御回路１１の構成について、詳細に説明する。
まず、リフレッシュコマンド発生回路１０は、リフレッシュコマンドを発生するための起動信号であるリフレッシュ実行信号ＭＲＥＦの入力を受けて、この信号の状態がＬ⇒Ｈとなると、その後所定のタイミングであらかじめ定められた回数だけ、リフレッシュコマンドＲＥＦＡ信号をパルス信号として出力するような回路である。このリフレッシュコマンド発生回路１０の一例としての回路を、図２を用いて説明する。
まず、リフレッシュコマンド発生回路１０は、リフレッシュコマンドを発生するための起動信号であるリフレッシュ実行信号ＭＲＥＦの入力を受けて、この信号の状態がＬ⇒Ｈとなると、その後所定のタイミングであらかじめ定められた回数だけ、リフレッシュコマンドＲＥＦＡ信号をパルス信号として出力するような回路である。このリフレッシュコマンド発生回路１０の一例としての回路を、図２を用いて説明する。
図２は、一例としてのリフレッシュコマンド発生回路１０の回路構成である。
リフレッシュ実行信号ＭＲＥＦはリフレッシュタイミング生成回路１２へ入力される。リフレッシュタイミング生成回路１２は、リフレッシュ実行信号ＭＲＥＦのＬ⇒Ｈの変化を受けて、１ｓｈｏｔパルス信号Ｐ１，Ｐ２，Ｐ３，…，Ｐｍ（Ｐ１〜Ｐｍ）を所定の時間間隔で次々と出力するような構成としている。
リフレッシュ実行信号ＭＲＥＦはリフレッシュタイミング生成回路１２へ入力される。リフレッシュタイミング生成回路１２は、リフレッシュ実行信号ＭＲＥＦのＬ⇒Ｈの変化を受けて、１ｓｈｏｔパルス信号Ｐ１，Ｐ２，Ｐ３，…，Ｐｍ（Ｐ１〜Ｐｍ）を所定の時間間隔で次々と出力するような構成としている。
ここで、それぞれの隣接する１ｓｈｏｔパルスが発生する時間間隔は、それぞれのディレイ素子（２０＿２〜２０＿ｍ）の遅延時間で制御される。従って、全てのパルスの発生時間間隔を同じにする場合は、図２中にあるディレイ素子（２０＿２〜２０＿ｍ）を、全て等しい遅延時間を有するようにする。
また、１ｓｈｏｔ回路（２１＿１〜２１＿ｍ）は、それぞれ、ワンショット回路であり、所定の時間間隔のパルスを出力する回路である。１ｓｈｏｔ回路（２１＿１〜２１＿ｍ）により、１ｓｈｏｔパルス信号Ｐ１〜Ｐｍは、所定の時間長を有するパルスとして、出力される。
また、１ｓｈｏｔ回路（２１＿１〜２１＿ｍ）は、それぞれ、ワンショット回路であり、所定の時間間隔のパルスを出力する回路である。１ｓｈｏｔ回路（２１＿１〜２１＿ｍ）により、１ｓｈｏｔパルス信号Ｐ１〜Ｐｍは、所定の時間長を有するパルスとして、出力される。
リフレッシュタイミング生成回路１２から出力される１ｓｈｏｔパルス信号Ｐ１〜Ｐｍは、セレクタ回路１３に入力される。１ｓｈｏｔパルス信号Ｐ１〜Ｐｍのどのパルスを出力するかは、セレクト信号ＲＳＥＬ＜ｎ：０＞に基づいて決定される。セレクタ回路内１３は、その内部でセレクト信号＜ｎ：０＞をデコードし、最大２＾ｎ回数の１ｓｈｏｔパルス信号から選択可能である。
セレクト信号ＲＳＥＬ＜ｎ：０＞は、リフレッシュ回数カウンタ回路１４から出力される。このリフレッシュ回数カウンタ回路１４は、リフレッシュコマンドＲＥＦＡ信号を受けてカウントアップされる。また、ＲＣＮＴＲＳＴ信号を受けてカウンタはリセットされて初期値に戻るように構成する。
このＲＣＮＴＲＳＴ信号は、リフレッシュ回数制御回路１１から出力される。リフレッシュ回数制御回路１１は、その外部から入力されるリフレッシュ回数を指定する信号ＲＣＮＴ＜ｎ：０＞と、セレクト信号ＲＳＥＬ＜ｎ：０＞とにより、ＲＣＮＴＲＳＴ信号を出力する。
なお、リフレッシュ回数を指定する信号ＲＣＮＴ＜ｎ：０＞は、リフレッシュ回数制御回路１１の外部の、設定回路により予め設定されている。設定回路としては、例えば、物理的なヒューズの組み合わせや、ＲＯＭなどの不揮発性の記憶媒体による電気的なビット情報である。
例えば、物理的な複数のヒューズで、切断されているヒューズと、切断されていないヒューズとの組み合わせによりリフレッシュ回数が設定されており、組み合わされたヒューズによる各電圧がリフレッシュ回数制御回路１１に入力されることにより、リフレッシュ回数制御回路１１は、リフレッシュ回数が設定される。
または、ＲＯＭなどの不揮発性の記憶媒体による電気的なビット情報に、ビット情報が、ＨレベルかＬレベルであるかの組み合わせで記憶されており、ＲＯＭなどの不揮発性の記憶媒体から電気的なビット情報が、リフレッシュ回数制御回路１１に入力されることにより、リフレッシュ回数制御回路１１は、リフレッシュ回数が設定される。
例えば、物理的な複数のヒューズで、切断されているヒューズと、切断されていないヒューズとの組み合わせによりリフレッシュ回数が設定されており、組み合わされたヒューズによる各電圧がリフレッシュ回数制御回路１１に入力されることにより、リフレッシュ回数制御回路１１は、リフレッシュ回数が設定される。
または、ＲＯＭなどの不揮発性の記憶媒体による電気的なビット情報に、ビット情報が、ＨレベルかＬレベルであるかの組み合わせで記憶されており、ＲＯＭなどの不揮発性の記憶媒体から電気的なビット情報が、リフレッシュ回数制御回路１１に入力されることにより、リフレッシュ回数制御回路１１は、リフレッシュ回数が設定される。
次に図３を用いて、リフレッシュ回数制御回路１１の、一例としての回路を説明する。
入力信号ＲＣＮＴ＜ｎ：０＞およびセレクト信号ＲＳＥＬ＜ｎ：０＞は、それぞれのｂｉｔ毎にＥＸＯＲ（排他的論理和）回路３００〜３０ｎに入力される。次に、それぞれのＥＸＯＲ回路３００〜３０ｎの出力が、ＮＯＲ回路３１０に入力される。ＮＯＲ回路３１０の出力が、ＲＣＮＴＲＳＴ信号である。
入力信号ＲＣＮＴ＜ｎ：０＞およびセレクト信号ＲＳＥＬ＜ｎ：０＞は、それぞれのｂｉｔ毎にＥＸＯＲ（排他的論理和）回路３００〜３０ｎに入力される。次に、それぞれのＥＸＯＲ回路３００〜３０ｎの出力が、ＮＯＲ回路３１０に入力される。ＮＯＲ回路３１０の出力が、ＲＣＮＴＲＳＴ信号である。
例えば、ｂｉｔ０についての、入力信号ＲＣＮＴ＜０＞とセレクト信号ＲＳＥＬ＜０＞が一致するならばその結果はＬである。同様に、それぞれのｂｉｔで、入力信号ＲＣＮＴ＜ｎ：０＞とセレクト信号ＲＳＥＬ＜ｎ：０＞とが一致すれば、その結果はそれぞれＬである。また、ＮＯＲ回路３１０の出力はその入力が全てＬである場合のみＨである。そのため、リフレッシュ回数制御回路１１は、全てのｂｉｔ同士が一致した場合だけ、ＲＣＮＴＲＳＴ信号をＨとして出力する。
次に、一例として、１２パルス数のリフレッシュコマンドＲＥＦＡ信号を出力したい場合について、具体的にその動作を説明する。
まず、入力信号ＲＣＮＴ＜ｎ：０＞およびセレクト信号ＲＳＥＬ＜ｎ：０＞は、それぞれ、カウント数の最下位ｂｉｔ信号をＲＣＮＴ０、ＲＳＥＬ０とし、最上位ｂｉｔ信号をＲＣＮＴｎ，ＲＳＥＬｎとする。また、ここではｎ＝３として、それぞれ４ｂｉｔ信号の構成とする。
まず、入力信号ＲＣＮＴ＜ｎ：０＞およびセレクト信号ＲＳＥＬ＜ｎ：０＞は、それぞれ、カウント数の最下位ｂｉｔ信号をＲＣＮＴ０、ＲＳＥＬ０とし、最上位ｂｉｔ信号をＲＣＮＴｎ，ＲＳＥＬｎとする。また、ここではｎ＝３として、それぞれ４ｂｉｔ信号の構成とする。
また、入力信号ＲＣＮＴ０，１，２，３は、それぞれ、Ｈ，Ｈ，Ｌ，Ｈと設定する。また、セレクト信号ＲＳＥＬ０，１，２，３は、最初全てＬ、すなわちカウンタ値０に設定し、リフレッシュコマンドＲＥＦＡ信号を受けてカウンタ値を上げていく。
リフレッシュ回数制御回路１１は、カウンタ値が１１すなわちセレクト信号ＲＳＥＬ０，１，２，３が、それぞれＨ，Ｈ，Ｌ，Ｈとなったとき、入力信号ＲＣＮＴと全てのｂｉｔが一致するので、ＲＣＮＴＲＳＴ信号をＨとして出力する。
リフレッシュ回数制御回路１１からのＨであるＲＣＮＴＲＳＴ信号を入力されることにより、リフレッシュ回数カウンタ回路１４は、カウンタ値を０に戻す。そのために、リフレッシュ回数制御回路１１のカウンタ値は、１１の後は１２にならず０に戻る。
リフレッシュ回数制御回路１１からのＨであるＲＣＮＴＲＳＴ信号を入力されることにより、リフレッシュ回数カウンタ回路１４は、カウンタ値を０に戻す。そのために、リフレッシュ回数制御回路１１のカウンタ値は、１１の後は１２にならず０に戻る。
以上の動作により、図２および図３に示したリフレッシュコマンド発生回路１０およびリフレッシュ回数制御回路１１により、リフレッシュコマンドＲＥＦＡ信号はカウンタ値ＲＳＥＬ０−１１までの計１２回だけ出力されることになる。
次に、図４のタイミングチャートを用いて、図1の半導体記憶装置の、一例としての、リフレッシュ動作を説明する。なお、ここでは１回のオートリフレッシュコマンドでリフレッシュするワード本数ｎを１２として説明する。また、図１のブロック図と対応させて、図４のタイミングチャートを説明する。
また、ここでは、外部のＤＲＡＭコントローラから入力されるコマンドＣＭＤが、オートリフレッシュコマンドであり、バンクアドレスカウンタ２１が保持しているメモリバンクアドレスの値が“６”であり、Ｘアドレスカウンタ２２が保持しているＸアドレスの値が“００００”である場合について説明する。
まず、外部のＤＲＡＭコントローラからオートリフレッシュコマンドを示すコマンドＣＭＤ＜ＲＥＦ＞が入力されると、コマンドレシーバ／デコーダ４０は、入力されたコマンドＣＭＤをデコードし、リフレッシュ実行信号ＭＲＥＦをリフレッシュコマンド発生回路１０に出力する。
コマンドレシーバ／デコーダ４０からリフレッシュ実行信号ＭＲＥＦを入力されたリフレッシュコマンド発生回路１０は、所定の間隔でリフレッシュコマンドＲＥＦＡ信号を、カウンタ回路２０およびリフレッシュ動作制御回路５０に、合計１２回出力する。
この例では、バンクアドレスカウンタ２１が最初に持っているバンクアドレスＢＡＤＤの値は“６”で、Ｘアドレスカウンタ２２が持っているＸアドレスの値は“００００”である。
そのため、最初のリフレッシュコマンドＲＥＦＡ信号が入力されることにより、リフレッシュ動作制御回路５０は、リフレッシュ制御信号ＲＥＦ６をメモリバンク６に出力し、Ｘアドレスセレクタ／バッファ回路６０は、ＸアドレスＸＡＤＤの値Ｘ＝００００を各メモリバンクに出力する。そのため、メモリバンク６の、Ｘアドレスの値Ｘ＝００００のワードがリフレッシュされる。
そのため、最初のリフレッシュコマンドＲＥＦＡ信号が入力されることにより、リフレッシュ動作制御回路５０は、リフレッシュ制御信号ＲＥＦ６をメモリバンク６に出力し、Ｘアドレスセレクタ／バッファ回路６０は、ＸアドレスＸＡＤＤの値Ｘ＝００００を各メモリバンクに出力する。そのため、メモリバンク６の、Ｘアドレスの値Ｘ＝００００のワードがリフレッシュされる。
また、最初のリフレッシュコマンドＲＥＦＡ信号が入力されることにより、カウンタ回路２０内のバンクアドレスカウンタ２１は、バンクアドレスＢＡＤＤをカウントアップし、バンクアドレスＢＡＤＤの値“７”を出力する。
次に、２番目のリフレッシュコマンドＲＥＦＡ信号が入力されることにより、リフレッシュ動作制御回路５０は、リフレッシュ制御信号ＲＥＦ７をメモリバンク７に出力し、Ｘアドレスセレクタ／バッファ回路６０は、ＸアドレスＸＡＤＤの値Ｘ＝００００を各メモリバンクに出力する。そのため、メモリバンク７の、Ｘアドレスの値Ｘ＝００００のワードがリフレッシュされる。
また、２番目のリフレッシュコマンドＲＥＦＡ信号が入力されることにより、カウンタ回路２０内のバンクアドレスカウンタ２１は、バンクアドレスＢＡＤＤをカウントアップし、カウントアップした結果、桁上がりするため、バンクアドレスＢＡＤＤの値“０”を出力する。
また、バンクアドレスカウンタ２１のバンクアドレスＢＡＤＤが桁上がりし、バンクアドレスカウンタ２１がＸアドレスカウンタ２２へ桁上がり信号を出力するため、Ｘアドレスカウンタ２２もカウントアップし、Ｘアドレスカウンタ２２はＸアドレスの値として”０００１”を出力する。
また、バンクアドレスカウンタ２１のバンクアドレスＢＡＤＤが桁上がりし、バンクアドレスカウンタ２１がＸアドレスカウンタ２２へ桁上がり信号を出力するため、Ｘアドレスカウンタ２２もカウントアップし、Ｘアドレスカウンタ２２はＸアドレスの値として”０００１”を出力する。
次に、３番目のリフレッシュコマンドＲＥＦＡ信号が入力されることにより、リフレッシュ動作制御回路５０は、リフレッシュ制御信号ＲＥＦ０をメモリバンク０に出力し、Ｘアドレスセレクタ／バッファ回路６０は、ＸアドレスＸＡＤＤの値Ｘ＝０００１を各メモリバンクに出力する。そのため、メモリバンク０の、Ｘアドレスの値Ｘ＝０００１のワードがリフレッシュされる。
同様にして、リフレッシュ動作制御回路５０からリフレッシュコマンドＲＥＦＡ信号が出力される毎に、リフレッシュ動作が実行され、外部のＤＲＡＭコントローラから入力される１回のオートリフレッシュコマンドであるコマンドＣＭＤに対して、最終的に、１２本のワードがリフレッシュされ、バンクアドレスカウンタ２１が保持しているメモリバンクアドレスの値が“２”であり、Ｘアドレスカウンタ２２が保持しているＸアドレスの値が“０００１”となり、リフレッシュ処理を終了する。
その後、外部のＤＲＡＭコントローラからオートリフレッシュコマンドを示す次のコマンドＣＭＤ＜ＲＥＦ＞が半導体制御装置に入力されると、半導体制御装置は、バンクアドレスカウンタ２１が保持しているメモリバンクアドレスの値が“２”であり、Ｘアドレスカウンタ２２が保持しているＸアドレスの値が“０００１”であり、これを新たな初期値として、先と同様のリフレッシュ処理を実行する。
以降、外部のＤＲＡＭコントローラからオートリフレッシュコマンドが半導体制御装置に一定期間毎に入力されることにより、半導体制御装置のバンクアドレスカウンタ２１とＸアドレスカウンタ２２との値が、この場合１２ずつカウントアップすることにより、半導体制御装置は全てのメモリバンクの全てのワード線をリフレッシュする。
以降、外部のＤＲＡＭコントローラからオートリフレッシュコマンドが半導体制御装置に一定期間毎に入力されることにより、半導体制御装置のバンクアドレスカウンタ２１とＸアドレスカウンタ２２との値が、この場合１２ずつカウントアップすることにより、半導体制御装置は全てのメモリバンクの全てのワード線をリフレッシュする。
次に、１回のリフレッシュコマンドにつき、内部でｎ本のワードをリフレッシュするとして、そのｎ数の決定方法について説明する。
このリフレッシュ本数ｎは、（１）デバイスが持つｔＲＥＦ実力（メモリセルの記憶保持時間）、（２）全ワード本数Ｎ、（３）オートリフレッシュコマンドの入力間隔ｔＲＥＦｉ、で決定される。
なお、ここで全ワード本数Ｎとは、１つのメモリバンクのワード本数と、メモリバンクの数を乗算した値であり、リフレッシュ対象となるメモリバンクの全ワード本数である。
このリフレッシュ本数ｎは、（１）デバイスが持つｔＲＥＦ実力（メモリセルの記憶保持時間）、（２）全ワード本数Ｎ、（３）オートリフレッシュコマンドの入力間隔ｔＲＥＦｉ、で決定される。
なお、ここで全ワード本数Ｎとは、１つのメモリバンクのワード本数と、メモリバンクの数を乗算した値であり、リフレッシュ対象となるメモリバンクの全ワード本数である。
つまり、全ワードがリフレッシュされるのに必要な時間は、次の式３であるから、（１）デバイスが持つｔＲＥＦ実力は、式４を満たすように設定しなければならない。
ｔＲＥＦｉ×Ｎ／ｎ （式３）
ｔＲＥＦｉ×Ｎ／ｎ＜ｔＲＥＦ （式４）
ｔＲＥＦｉ×Ｎ／ｎ （式３）
ｔＲＥＦｉ×Ｎ／ｎ＜ｔＲＥＦ （式４）
式４で、全ワード本数Ｎ、オートリフレッシュコマンドの入力間隔ｔＲＥＦｉは、メモリとなる製品ごとの仕様で決定される値である。
ここで、記憶保持時間ｔＲＥＦの実力は、そのメモリバンクのデバイス毎に異なるので、これを測定し、以上の値を用いて、リフレッシュ本数ｎは次の式５を満たす自然数となる。
ｎ＞ｔＲＥＦｉ×Ｎ／ｔＲＥＦ （式５）
ここでリフレッシュ本数ｎは、少なければ少ないほど、リフレッシュ時の電流が少ないので、リフレッシュ本数ｎとして、式５を満たすうち最小の自然数ｎを設定することが望ましい。
ここで、記憶保持時間ｔＲＥＦの実力は、そのメモリバンクのデバイス毎に異なるので、これを測定し、以上の値を用いて、リフレッシュ本数ｎは次の式５を満たす自然数となる。
ｎ＞ｔＲＥＦｉ×Ｎ／ｔＲＥＦ （式５）
ここでリフレッシュ本数ｎは、少なければ少ないほど、リフレッシュ時の電流が少ないので、リフレッシュ本数ｎとして、式５を満たすうち最小の自然数ｎを設定することが望ましい。
例えば、１ＧｂｉｔＤＤＲ２ＤＲＡＭの仕様であり、全ワード本数Ｎ＝６５５３６本、オートリフレッシュコマンドの入力間隔ｔＲＥＦｉ＝７．８ｕｓである場合について説明する。
例えば、記憶保持時間ｔＲＥＦ実力を測定し６４ｍｓの場合は、リフレッシュ本数ｎ＞７．９９となりリフレッシュ本数ｎを８に設定すればよい。また、記憶保持時間ｔＲＥＦ＝３２ｍｓの場合は、リフレッシュ本数ｎ＞１５．９７でありリフレッシュ本数ｎ＝１６に設定すればよい。
このような記憶保持時間ｔＲＥＦの場合においては、従来の技術により、ｎ＝８または１６を設定することにより、消費電流の少ない設定が可能である。
例えば、記憶保持時間ｔＲＥＦ実力を測定し６４ｍｓの場合は、リフレッシュ本数ｎ＞７．９９となりリフレッシュ本数ｎを８に設定すればよい。また、記憶保持時間ｔＲＥＦ＝３２ｍｓの場合は、リフレッシュ本数ｎ＞１５．９７でありリフレッシュ本数ｎ＝１６に設定すればよい。
このような記憶保持時間ｔＲＥＦの場合においては、従来の技術により、ｎ＝８または１６を設定することにより、消費電流の少ない設定が可能である。
ここで、例えば、記憶保持時間ｔＲＥＦ＝４３ｍｓの場合は、リフレッシュ本数ｎ＞１１．８９となり、リフレッシュ本数ｎ＝１２に設定すればよい。
しかしながら従来技術では、この記憶保持時間ｔＲＥＦ＝４３ｍｓの場合においても、リフレッシュ本数ｎ＝８もしくは１６というような８の倍数の設定しか出来ず、リフレッシュ本数ｎ＝８に設定するとメモリセルデータの保持が不可能であり、そのために、リフレッシュ本数ｎ＝１６に設定せざるを得なかった。
しかしながら従来技術では、この記憶保持時間ｔＲＥＦ＝４３ｍｓの場合においても、リフレッシュ本数ｎ＝８もしくは１６というような８の倍数の設定しか出来ず、リフレッシュ本数ｎ＝８に設定するとメモリセルデータの保持が不可能であり、そのために、リフレッシュ本数ｎ＝１６に設定せざるを得なかった。
これに対して、本願発明の技術では、記憶保持時間ｔＲＥＦ＝４３ｍｓの場合に、リフレッシュ本数ｎ＝１２に設定することが可能となる。
本願発明の技術によりリフレッシュ本数ｎ＝１２と設定した場合は、従来のリフレッシュ本数ｎ＝１６と設定されたデバイスの電流と比較して、その電流は７５％（＝１２／１６）でよいこととなり、平均消費電流を低減することが出来るという効果を奏する。
本願発明の技術によりリフレッシュ本数ｎ＝１２と設定した場合は、従来のリフレッシュ本数ｎ＝１６と設定されたデバイスの電流と比較して、その電流は７５％（＝１２／１６）でよいこととなり、平均消費電流を低減することが出来るという効果を奏する。
このように、従来の技術においては、このようなリフレッシュ本数ｎ＝８の倍数のみしか設定が不可能であったが、本発明による技術により、リフレッシュ対象となる（１）デバイスが持つｔＲＥＦ実力（メモリセルの記憶保持時間）、（２）全ワード本数Ｎ、（３）オートリフレッシュコマンドの入力間隔ｔＲＥＦｉに合わせて、リフレッシュ本数ｎが任意の値で設定可能であるため、平均消費電流を低減することが出来るという効果を奏する。
なお、実施の形態の説明においては、１回のオートリフレッシュコマンドでリフレッシュするワード本数ｎが１２の場合についてのみ説明したが、これに限られるものではなく、本発明による半導休記憶装置は、１回のオートリフレッシュコマンドでリフレッシュするワード本数ｎが任意の数に対して適応可能である。
なお、実施の形態の説明においては、８つのメモリバンクの場合についてのみ説明したが、これに限られるものではなく、本発明による半導休記憶装置は、任意の数のメモリバンク数に適応可能である。なお、制御対象とするメモリバンク数に応じて、バンクアドレスカウンタ２１が桁上がりする数の設定値が、設定される。
なお、実施の形態の説明においては、８つのメモリバンクの場合についてのみ説明したが、これに限られるものではなく、本発明による半導休記憶装置は、任意の数のメモリバンク数に適応可能である。なお、制御対象とするメモリバンク数に応じて、バンクアドレスカウンタ２１が桁上がりする数の設定値が、設定される。
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明は、半導休記憶装置に用いて好適である。
１０ リフレッシュコマンド発生回路
２０ カウンタ回路
２２ Ｘアドレスカウンタ
２１ バンクアドレスカウンタ
３０ アドレスレシーバ
４０ コマンドレシーバ／デコーダ
５０ リフレッシュ動作制御回路
６０ Ｘアドレスセレクタ／バッファ回路
２０ カウンタ回路
２２ Ｘアドレスカウンタ
２１ バンクアドレスカウンタ
３０ アドレスレシーバ
４０ コマンドレシーバ／デコーダ
５０ リフレッシュ動作制御回路
６０ Ｘアドレスセレクタ／バッファ回路
Claims (11)
- 搭載する複数のメモリバンクをリフレッシュする半導体記憶装置であり、
外部からコマンドを受けてデコードし、前記デコードした結果がオートリフレッシュコマンドの場合にはリフレッシュ命令を出力するコマンドレシーバ／デコーダと、
前記リフレッシュ命令の入力に応じて、リフレッシュするワード数として予め設定された回数でリフレッシュコマンドを出力するリフレッシュコマンド発生回路と、
前記リフレッシュコマンドの入力毎に、メモリバンクとワード線を指定するアドレスをカウントアップするリフレッシュアドレスカウンタと、
を有し、
前記リフレッシュコマンド発生回路は、一回の前記リフレッシュ命令信号に対応して、前記リフレッシュコマンドを出力すべき前記予め設定された回数を制御するリフレッシュ回数制御回路を含み、
前記予め設定された回数は、前記複数のメモリバンクのそれぞれに対するリフレッシュを行なうと共に、前記リフレッシュアドレスカウンタのワード線を指定するカウント値を変えた上で、一つ以上であって前記複数のメモリバンクの数未満の前記メモリバンクに対し更にリフレッシュを行う回数である
ことを特徴とする半導体記憶装置。 - 前記リフレッシュ命令の入力に応じてリフレッシュするワード数として予め設定された回数が、前記メモリバンクの記憶保持時間、前記メモリバンクの全ワード本数および前記オートリフレッシュコマンドの入力間隔、により決定される、ことを特徴とする請求項１に記載の半導体記憶装置。
- 前記リフレッシュ命令の入力に応じてリフレッシュするワード数として予め設定された回数を設定する設定回路を有する、ことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
- 前記リフレッシュアドレスカウンタは、少なくとも前記リフレッシュコマンドの入力毎に前記複数のメモリバンクの中からメモリバンクを選択するメモリバンクアドレスをカウントアップし、前記メモリバンクの数で桁上がりするメモリバンクアドレスカウンタと、
前記桁上がりに応じて前記メモリバンクのワード線を選択するＸアドレスをカウントアップするＸアドレスカウンタと、を備え、
前記リフレッシュコマンドが入力されたことに応じて、前記メモリバンクアドレスカウンタから入力されるメモリバンクアドレスで選択されるメモリバンクのリフレッシュ動作を制御するリフレッシュ制御回路と、
前記リフレッシュコマンドが入力されたことに応じて、前記Ｘアドレスカウンタから入力されるＸアドレスを選択し前記複数のメモリバンクに出力するＸアドレスセレクタ／バッファと、を有することを特徴とする請求項１から請求項３に記載の半導体記憶装置。 - 外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、
前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、一回の前記リフレッシュ命令信号に対応して出力される前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、
を備え、
一回の前記リフレッシュ命令信号に対応して出力される前記内部リフレッシュ信号の前記出力回数は、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数である
ことを特徴とする半導体記憶装置。 - 前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタ回路を備える、ことを特徴とする請求項５に記載の半導体記憶装置。
- 外部からのリフレッシュコマンドを認識し、リフレッシュ命令信号を出力するコマンドデコーダと、
前記リフレッシュ命令信号に対応して内部リフレッシュ信号を出力するリフレッシュコマンド発生回路であって、前記内部リフレッシュ信号の出力回数を制御するリフレッシュ回数制御回路を含むリフレッシュコマンド発生回路と、
を備え、
前記内部リフレッシュ信号の出力回数は、一回の前記リフレッシュ命令信号に対応して、複数のバンクのそれぞれに対するリフレッシュを行なうと共に、ワード線を指定するリフレッシュアドレスカウンタ値を変えた上で、一つ以上であって前記複数のバンクの数未満の前記バンクに対し更にリフレッシュを行う回数であり、
前記リフレッシュ回数制御回路は、前記内部リフレッシュ信号の出力回数を計測するリフレッシュ回数カウンタを備え、
前記リフレッシュ回数カウンタ回路は、前記内部リフレッシュ信号を入力し、カウントアップするか否かを予め設定された回数情報と比較する比較部を備える、
ことを特徴とする半導体記憶装置。 - 前記比較部は、前記リフレッシュ回数カウンタ回路の出力と、前記回数情報とを比較する比較回路を備える、ことを特徴とする請求項７に記載の半導体記憶装置。
- 前記リフレッシュコマンド発生回路は、前記リフレッシュ命令信号に対応して生成された複数の遅延信号を、前記リフレッシュ回数カウンタ回路の出力信号により選択し、前記内部リフレッシュ信号として出力する、ことを特徴とする請求項５から請求項８のいずれかに記載の半導体記憶装置。
- 更に、前記内部リフレッシュ信号に対応してバンクアドレスと前記バンク内のワード線アドレスを生成するアドレスカウンタを備える、ことを特徴とする請求項５から請求項９のいずれかに記載の半導体記憶装置。
- 前記アドレスカウンタは、前記バンクを指定するアドレスを下位とし、前記ワード線を指定するアドレスを上位とする構成である、ことを特徴とする請求項１０に記載の半導体記憶装置。
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