KR20030019209A

KR20030019209A - 반도체 메모리

Info

Publication number: KR20030019209A
Application number: KR1020020051602A
Authority: KR
Inventors: 이노우에요시히코; 모토무라히사시; 호리구치마사시
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 2001-08-30
Filing date: 2002-08-29
Publication date: 2003-03-06
Also published as: US6762963B2; US20030043672A1; JP2003068071A

Abstract

본 발명은 반도체 메모리에 관한 것으로, 리후레시사이클시간을 단축할 수 있는 반도체 메모리를 제공한다.

복수의 정규워드선과 복수의 비트선과의 소정의 교점에 설치된 정규 메모리셀과, 용장워드선과 상기 복수의 비트선과의 소정 교점에 설치된 용장메모리셀을 갖고, 메모리동작을 위한 내부어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규워드선 중 불량워드선의 어드레스에 해당하는 지를 용장구제회로로 판정하고, 그 판정결과에 대응하여, 어드레스선택회로에 의해 정규 워드선에 발생한 불량워드선을 용장워드선으로 전환하는 반도체 메모리에서, 상기 용장구제회로에서, 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고, 상기 어드레스선택회로에서는 리후레시동작시에 전 사이클에서의 상기 판정결과에 따라 정규 워드선 또는 용장워드선의 선택동작을 행하는 기술을 제공하는 발명이다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 다이나믹형 메모리셀을 이용한 반도체메모리에 관한 것으로, 특히 용장회로를 갖는 반도체메모리의 고속화 및 저소비전력화에 이용하기에 유효한 기술에 관한 것이다.

각종 전자장치에 이용되는 기억소자로, 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 한다.), 집적도가 높고 비트코스트가 낮은 이점이 있지만, 기억정보유지를 위해서는 정기적인 리후레시를 필요로 한다. 그래서, 리후레시명령 발행기능을 갖는 메모리콘트롤러와 함께 이용되는 것이 보통이고, 휴대전화와 같은 소규모의 시스템에는 부적합하다. 소규모 시스템용의 기억소자로는 현재는 스태틱 랜덤 액세스 메모리(이하, 간단히 SRAM이라 한다.)가 주로 이용되고 있다. 그러나, 휴대기기의 고기능화와 함께, 보다 대용량의 기억소자 수요가 증가하면서, SRAM으로는 비용이 맞지 않게 되었다.

DRAM을 외부로부터의 리후레시를 불필요하게 하는 방법이 일본 특허공개소 61-71491호에 개시되어 있다. 이것은 1사이클을 2개의 시간대로 나누어, 전반에서 리후레시를, 후반에서 판독 또는 기록동작을 행하는 방법이다. 이렇게 하면, 리후레시동작을 외부로부터 은폐할 수 있고, 비트코스트가 낮은 DRAM을 SRAM과 동일하게(의사 SRAM으로) 사용할 수 있다.

상기 종래 기술의 문제점은 판독/기록요구가 왔을 때에 메모리가 리후레시중인 경우, 리후레시동작이 종료할 때까지 판독/기록을 개시할 수 없는 것이다. 언제 판독/기록요구가 올 지는 미리 예측할 수 없다. 최악의 경우, 리후레시동작을 개시한 직후에 판독/기록요구가 왔다고 하면, 리후레시 사이클시간만큼 액세스시간이 길어져 버린다. 이 액세스시간의 증가를 최소한으로 억제하기 위해서는 리후레시사이클시간을 가능한 한 단축하는 것이 바람직하다.

본 발명의 목적은 리후레시 사이클시간을 단축할 수 있는 반도체 메모리를 제공하는 데에 있다. 이 발명의 상기 및 그 외의 목적과 신규 특징은, 본 명세서의 기술 및 첨부도면으로 명확하게 알 수 있을 것이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다. 즉, 복수의 정규 워드선과 복수의 비트선의 소정교점에 설치된 정규 메모리셀과, 용장워드선과 상기 복수의 비트선의 소정 교점에 설치된 용장메모리셀을 갖고, 메모리동작을 위한 내부 어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규 워드선 중 불량워드선의 어드레스에 해당하는 지를 용장구제회로로 판단하여, 그 판정결과에 대응하고, 어드레스선택회로에 의해 정규 워드선에 생긴 불량워드선을 용장워드선으로 전환하는 반도체 메모리에 있어서, 상기 용장구제회로에서, 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고, 상기 어드레스선택회로에서는 리후레시동작시에 전 사이클에서의 상기 판정결과에 따라 정규 워드선 또는 용장워드선의 선택동작을 행하게 한다.

도 1 은 이 발명에 관한 반도체 메모리의 하나의 실시예를 도시하는 블럭도이다.

도 2 는 이 발명에 관한 반도체 메모리의 동작 일례를 설명하기 위한 타이밍도이다.

도 3 은 이 발명에 관한 반도체 메모리의 메모리사이클의 설명도이다.

도 4 는 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 개략블럭도이다.

도 5 는 본 발명에 관한 DRAM의 또 다른 하나의 실시예를 도시하는 간략블럭도이다.

도 6 은 상기 도 5의 실시예의 동작 일례를 설명하기 위한 간략 타이밍차트도이다.

도 7 은 본 발명에 따른 의사SRAM의 실장형태의 하나의 실시예 구성도이다.

<도면의 주요 부분에 대한 부호 설명>

1 : 리후레시타이머 2 : 전체콘트롤회로

3 : ATD(어드레스신호천이검출회로) 4 : 어드레스입력회로

5 : 리후레시카운터 6 : Row계콘트롤회로

7 : 은폐리후레시콘트롤회로 8 : BX버퍼회로

9 : BX셀렉터 10 : 용장구제회로

11, 12 : 래치콘트롤회로

13, 14 : 리후레시어드레스구제결과래치회로

15 : 외부어드레스구제결과래치회로

16 : 구제결과출력콘트롤회로 17 : 디코더회로

18 : 용장워드드라이버 19 : 메모리어레이

20 : 용장어레이 AB : 어드레스버퍼회로

RT : 타이머 MC : 주제어회로

RC : 로선택제어회로 XD : 로디코더

MA : 메모리앨리(Alley) RXD : 용장워드선디코더

SA : 센스앰프 MUX : 멀티플렉서

YD : 컬럼디코더 WB : 라이트앰프

MA : 메인앰프 Din : 데이터입력버퍼

Doot : 데이터출력버퍼 W0 ~ Wn : 정규워드선

RW0, RW1 : 용장워드선 ATDR : 로어드레스천이검출회로

ATDC : 컬럼어드레스천이검출회로 CTLR : 로계콘트롤회로

CTLC : 컬럼계콘트롤회로 MACLL : 메모리회로

REFTIM : 리후레시타이머 ACNT : 리후레시어드레스카운터

도 1에는 이 발명에 관한 반도체 메모리의 하나의 실시예의 블럭도가 도시되어 있다. 동 도에서는 다이나믹형 메모리셀을 이용하고, 스태틱형 RAM의 호환성을 가지게 된 다이나믹형 RAM 중, Row(X)계 회로가 대표로 예시적으로 도시되어 있다. Row계 회로는 리후레시카운터회로(5), Row계 콘트롤회로(6), 은폐리후레시콘트롤회로(7), BX버퍼회로(8), BX셀렉터(9), 용장구제회로(10) 및 래치회로(13 ~ 15), 프리디코더회로(17), 프리디코더회로(17) 및 용장워드드라이버(18)를 포함한다.

외부단자에서 입력된 어드레스신호는 어드레스입력회로(4)를 통해, 한쪽에서 ATD(어드레스신호천이검출)회로(3)에 입력되고, 다른 쪽에서 상기 BX버퍼회로(8)로 입력된다. 상기 ATD(3)에 의해 어드레스신호천이에 대응하여 형성된 타이밍신호는 메모리동작의 기동신호로 전체콘트롤회로(2)에 입력된다. 이 전체 콘트롤회로(2)에는 리후레시타이머(1)에서 형성된 리후레시요구신호도 입력된다. 따라서, 전체 콘트롤회로(2)는 메모리동작 및 리후레시요구신호에 응답하여 신호(AE, RACT)를 형성하고, 상기 리후레시카운터(5), Row계 콘트롤회로(6) 및 은폐리후레시콘트롤회로(7)에 공급한다.

리후레시카운터(5)의 카운터어드레스출력부는 각각 어드레스의 래치회로를 탑재하고 리후레시요구신호에 대응하여 형성된 신호(RACT)의 마침으로 카운트업한다. 이 리후레시카운터(5)에서 형성된 출력신호(AR0 ~ AR13)는 구제판정회로용 카운터출력이고 상기 RACT의 마침으로 카운트업한다. 상기 리후레시카운터(5)로 형성된 출력신호(LAR0 ~ 13)는 프리디코더용 카운터출력이고, 신호(RFSAEB)의 마침으로 카운트업한다.

상기 카운터어드리레스출력부는 리후레시카운터(5)에서 형성된 현 사이클에서의 리후레시어드레스(LAR0 ~ 13)에 대해 +1된 구제판정회로용 리후레시어드레스신호(AR0 ~ 13)를 형성한다. 즉, 현 사이클의 리후레시어드레스에 대해, +1된 다음 사이클에서 행해지는 리후레시어드레스신호(AR0 ~ AR13)를 형성하고, 용장구제회로(10)에 의해 1메모리사이클 선행하여 용장판정, 즉 다음에 리후레시를 행할 워드선과 용장구제회로(10)에 기억된 불량워드선의 어드레스를 비교하고, 용장워드선으로 전환을 해야하는지를 사전에 판정한다.

Row계 콘트롤회로(6)는 통상 동작시의 워드선, 센스앰프콘트롤회로를 포함하고, 로계타이밍신호(RRAB, RR3B)와, 센스앰프활성화신호(SAEP1, P2, N1B), 프리차지신호(R1ACPB, R2ACPB, BLEQ) 등을 생성한다. 은폐리후레시콘트롤회로(7)는 은폐리후레시시의 워드선, 센스앰프콘트롤회로를 포함하고, 리후레시동작과 메모리동작의 조정을 하면서, 신호(INTRAS, RFSAEB)를 상기 Row계 콘트롤회로(6)를 향해 출력한다.

BX버퍼회로(8)는 통상 동작시는 어드레스입력회로(4)에 의해 취합된 외부어드레스(ADB0 ~ 13)를, 또 리후레시동작시는 카운터어드레스(AR0 ~ 13)를 취합하여 래치하고, 이 어드레스신호를 용장구제회로(10) 및 BX셀렉터(9)에 전파시킨다. BX셀렉터(9)는 통상 동작시에는 BX버퍼회로(8)로부터의 외부어드레스(BX0 ~ 11, BM0, 1)를 취합하여 래치하고, 프리디코더회로(17)로 전파시킨다. BX셀렉터(9)는 리후레시동작시에는 리후레시카운터(5)로부터의 카운터어드레스(LAR0 ~ 13)를 취합하여 래치하고, 프리디코더회로(17)에 전파시킨다.

상기 용장구제회로(10)는 특히 제한되지 않지만, 불량워드선의 어드레스에 대응한 휴즈컷정보와 메모리동작 또는 리후레시동작에 대응하여 입력된 어드레스를 비교판정하는 비교회로를 포함하고 있다.

리후레시어드레스구제결과래치(1)회로(13)는 리후레시동작 중에 다음 사이클의 리후레시어드레스구제판정결과가 완료되면, 결과 정보가 이 래치회로(13)에 취합된다. 리후레시어드레스구제결과 래치(2)회로(14)는 현 리후레시사이클에서의 신호(RRAB)가 끝나는 타이밍에서, 상기 래치(1)회로(13)보다 현사이클의 리후레시어드레스구제판정결과가 전파되고, 그것을 래치함과 동시에 구제결과 출력콘트롤회로(16)에 의해 구제판정결과를 프리디코더로 전한다.

이 실시예에서는 상기와 같이 리후레시카운터(5)의 카운터출력부에서는 현 사이클에 대응하거나 리후레시어드레스신호(LAR0 ~ 13)와 그것에 +1을 더하여 다음 사이클의 리후레시어드레스신호(AR0 ~ AR13)를 출력하고, 이에 선행하는 리후레시어드레스신호(AR0 ~ AR13)을 상기 용장구제회로(10)에 입력시키므로, 리후레시동작 중에 다음 사이클의 리후레시어드레스구제판정결과를 얻을 수 있다. 그리고, 이 판정결과는 상기 두개의 래치회로(13)와 (14)를 통해 출력시키므로써, 상기 현사이클에 대응한 리후레시어드레스신호(LAR0 ~ 13)와 거의 동시에 그 용장비교판정결과를 얻을 수 있다.

외부어드레스구제결과 래치회로(15)는 통상 메모리동작시의 외부어드레스(ADB0 ~ 13)의 구제판정결과를 래치한다. 이 래치회로(15)를 설치하고 상기 판정결과를 래치한 후에, 상기 용장구제회로(10)를 리셋하여 다음 리후레시어드레스 구제판정결과를 즉석에서 개시할 수 있도록 하는 것이다.

리후레시어드레스래치콘트롤회로(11)와 외부 어드레스래치콘트롤회로(12)는 리후레시동작 중인지 통상 메모리동작 중인지에 따라, 구제판정결과를 어느 쪽 래치회로(13) 또는 (15)에 수납하는 가를 콘트롤하는 것이다. 구제결과 출력콘트롤회로(16)는 리후레시동작 중인지 통상 메모리동작 중인지에 따라 구제판정결과를 어느 쪽 래치회로(14) 또는 (15)에서 프리디코더회로(17)로 전파시키는 가를 콘트롤한다.

프리디코더회로(17)는 BX셀렉터(9)로부터의 어드레스신호와 구제판정결과에 따라, 메모리어레이(19)의 어드레스를 결정한다. 즉, 불량워드선으로의 액세스가 아닌 경우에는, 프리디코더회로(17)가 동작하여 메모리어레이(19)의 정규워드선이 선택된다. 불량워드선에의 액세스인 경우에는, 프리디코더회로(17)에 의한 정규워드선의 선택동작이 정지되고, 대신 용장워드선드라이버(18)를 통해 용장어레이(20)의 용장워드선이 선택된다.

이 실시예의 메모리회로의 로계동작은 다음과 같다. 어드레스신호가 천이되면, ATD3에 의해 검출되어 전체 콘트롤회로(2)에 전해진다. 이 전체 콘트롤회로(2)에서는 Row어드레스가능신호(AE)를 리셋한다. 이 신호(AE)의 리셋에 의해 Row계 콘트롤회로(6)는 전 사이클의 리셋을 개시한다. 이 때 리후레시타이머(1)에서 리후레시요구가 있을 때에, 전체 콘트롤회로(2)에서 리후레시실행신호(RAC) 발생된다.

은폐리후레시콘트롤회로(7)는 리후레시실행신호(RACT)를 받아 내부 RAS인 INTRAS신호를 발생시킨다. 여기에서, Row계 콘트롤회로(6)는 워드 시작/종료 타이밍이 되는 RRAB, RR3B신호를 발생시킨다. 리후레시실행신호(RACT)의 시작타이밍에서 리후레시어드레스구제결과래치(2)회로(14)가 리후레시어드레스구제결과래치(1)회로(13)로부터의 정보(판정결과)를 래치한다.

타이밍신호(RRAB)의 종료타이밍에서, BX버퍼회로(8)는 리후레시카운터(5)로부터의 다음(+1)리후레시어드레스신호(AR0 ~ 13)를 용장구제회로(10)로 전파시키고, 구제판정을 한다. 용장구제회로(10)에서 구제판정이 완료되면, 자기완결로 리후레시어드레스구제결과래치(1)회로(13)에 판정정보를 래치한다. BX셀렉터(9)는 리후레시카운터(5)로부터의 상기 현 리후레시어드레스신호(LAR0 ~ 13)를 취합하고 프리디코더회로(17)로 전파시킨다.

구제결과출력콘트롤회로(16)는 전 리후레시사이클에서의 구제판정 결과의 래치(2)회로(14) 데이터(판정결과)를 프리디코더에 전파시킨다. BX셀렉터(9)로부터의 리후레시어드레스신호(LAR0 ~ 13) 및 구제결과출력이 프리디코더회로(10)로 전파되면, 선택된 워드선이 시작되고, 리후레시동작이 개시된다. 이에 의해 구제판정에 관한 대기시간이 없으므로, 사이클타임의 단축을 꾀할 수 있다.

신호(RFSAEB)의 종료타이밍(리후레시시의 센스앰프동작타이밍)에서 리후레시카운터(5)의 프리디코더용 출력(LAR0 ~ 13)은 다음 사이클의 어드레스로 전환된다. BX셀렉터(9)는 상기 현 어드레스를 래치한 그대로이다. 신호(RRAB, RR3B)종료타이밍에서 프리디코더회로(10)로의 어드레스/구제정보가 리셋되고, 리후레시의 워드선(WL)이 종료된다. 그리고, 리후레시실행신호(RACT)의 종료타이밍에서 리후레시어드레스구제결과래치(2)회로(14)가 리후레시어드레스구제결과래치(1)회로(13)로연결되고, 다음 어드레스의 구제정보가 전파된다.

계속해서, 같은 메모리사이클 중에 Row계 콘트롤회로(6)는 외부어드레스에 대응한 워드선의 시작동작을 개시한다. 즉, 신호(RRAB)종료타이밍에서, BX버퍼회로(8)는 외부어드레스(AB0 ~ 13)를 용장구제회로로 전파시키고, 구제판정을 행한다. 구제판정이 완료되면, 자기완결로 외부어드레스구제결과래치회로(15)에 판정정보를 래치한다. BX셀렉터(9)는 BX버퍼회로(8)로부터의 어드레스신호(BX0 ~ 11), (BM0), (1)를 취합하여 프리디코더회로(10)로 전파시킨다.

구제결과출력콘트롤회로(16)는 외부어드레스구제판정결과래치회로(15)의 데이터(판정결과)를 프리디코더로 전파시킨다. BX셀렉터(9)로부터의 외부어드레스신호(BX0 ~ 11), (BM0), (1) 및 그 구제결과출력이 프리디코더회로(10)로 전파된다. 이 때문에 프리디코드회로(10)에서는 상기 구제판정완료 후 출력되기 때문에 대기시간을 갖고, 워드선을 시작한다. 리드/라이트동작은 컬럼계회로에 의해 제어된다.

도 2에는 이 발명에 관한 반도체메모리 동작의 일례를 설명하기 위한 타이밍도가 도시되어 있다. 이 실시예에서는 외부어드레스신호(#AAB)의 1사이클 중에서 (1) 내지 (13)과 같이 전반에 리후레시동작 및 후반에 메모리동작이 이루어지고, 외부어드레스신호(#AAC)의 1사이클중에서는 메모리동작만이 이루어져서, 외부어드레스신호(#AAD)의 1사이클 중에서는 다시 전반에 리후레시동작이 후반에 메모리동작이 이루어지는 예가 도시되어 있다. 아래에 있어서는 상기 외부어드레스신호(#AAB)의 1사이클중에서 (1) 내지 (13)을 예로 하여 설명한다.

(1) 어드레스가 천이되면, 전체 콘트롤회로(2)에서 Row어드레스가능신호(AE)가 리셋되고, Row계 콘트롤회로(2)는 전 사이클의 리셋을 개시하지만, 이 때 리후레시타이머(5)에서 리후레시요구가 있을 때에 전체 콘트롤회로(6)로부터 리후레시실행신호(RACT)가 발생된다.

(2) 은폐리후레시콘트롤회로(7)는 상기 리후레시실행신호(RACT)를 받아 내부 RAS인 INTRAS신호를 발생시킨다. (3) 여기에서 Row계 콘트롤회로(6)는 워드선의 시작/종료타이밍이 되는 RRAB, RR3B신호를 발생시킨다. 상기 리후레시실행신호(RACT)의 시작타이밍에서, (4) 리후레시어드레스 구제결과래치(2)회로(14)가 리후레시어드레스 구제결과래치(1)회로(13)로부터의 정보를 래치한다.

신호(RRAB)의 종료타이밍에서 (5) BX버퍼회로(8)는 리후레시카운터(5)로부터의 다음 리후레시어드레스신호(ARi)를 용장구제회로(10)로 전파시키고, 구제판정을 행한다. 구제판정이 완료되면, 자기완결로 리후레시어드레스 구제결과래치(1)회로(13)에 판정정보를 래치한다.

(6) BX셀렉터(9)는 리후레시카운터(5)로부터의 현 리후레시어드레스신호(LARi)를 취합하고, 프리디코더회로(10)로 전파시킨다. (7) 구제결과출력콘트롤회로(16)는 전 리후레시사이클에서의 구제판정 결과래치(2)회로의 데이터(판정결과)를 프리디코더회로(17)로 전파시킨다. BX셀렉터(9)로부터의 리후레시어드레스 및 구제결과 출력이 프리디코더(10)에 전파되면, 선택된 워드선이 시작되고, 리후레시동작이 개시된다.

RFSAEB신호의 종료타이밍, 즉 리후레시 시의 센스앰프동작타이밍에서, (8) 리후레시카운터(5)의 프리디코더용 출력은, 다음 사이클의 어드레스(#001)로 전환된다. BX셀렉터(9)는 현 어드레스를 래치한 그대로이므로, LBXi는 #000의 그대로이다. RRAB RR3B신호의 종료타이밍에서, (9) 프리디코더회로(17)로의 어드레스/구제정보가 리셋되고, 리후레시의 워드선이 종료된다.

리후레시실행신호(RACT)종료타이밍에서, (10) 리후레시어드레스 구제결과래치(2)회로(14)가 리후레시어드레스 구제결과래치(1)회로(13)로 연결되고, 다음 어드레스의 구제정보가 전파된다. Row계 콘트롤회로(6)는 같은 메모리사이클중에서, 외부어드레스(#AAB)의 리드 또는 라이트동작을 개시한다. 즉, 신호(RRAB)의 종료타이밍에서, (11) BX버퍼회로(8)는 외부어드레스(#AAB)를 용장구제회로(10)로 전파시키고, 구제판정을 행한다. 구제판정이 완료되면, 자기완결로 외부어드레스구제결과래치회로(15)에 판정정보를 래치한다.

(12) BX셀렉터(9)는 BX버퍼회로(8)로부터의 어드레스신호(BXi)를 취합하고, 프리디코더회로(17)로 전파시킨다. (13) 구제결과출력콘트롤회로(16)는 외부어드레스구제판정결과래치회로(15)의 데이터(판정결과)를 프리디코더회로(17)로 전파시킨다. 이 때, 용장구제회로(10)에서의 구제판정결과를 얻을 때까지 대기시간이 발생한다. 이 대기시간 후에 BX셀렉터(9)로부터의 외부어드레스 및 구제결과 출력이 프리디코더로 전파되고, 선택된 워드선이 시작된다. 리드/라이트는 컬럼계회로에 의해 제어된다.

도 3에는 이 발명에 관한 반도체메모리의 메모리사이클 설명도가 도시되어 있다. 이 실시예의 반도체메모리에서는 메모리동작의 1사이클 중에 필요에 따라 이루어지는 리후레시동작이 삽입된다. 즉, 외부어드레스신호의 천이를 받아 전 사이클의 워드선(WL)을 리셋하고, 내부리후레시타이머요구가 발생했을 때는 다음 사이클의 워드선(WL) 시작 전에 내부카운터에서 발생한 어드레스를 이용하여 분산리후레시를 행하고, 그 후 외부어드레스의 워드선(WL) 시작을 하므로, 외부로부터 리후레시명령을 필요로 하지 않는 방식(은폐리후레시)을 채용한다.

이 때, 내부카운터어드레스/외부어드레스 모두 불량워드선을 용장워드선으로 전환하는 결함구제회로를 설치한 경우에는, 이 발명적용 전에 있어서, 구제판정시간만큼 워드선(WL)의 시작을 대기(REF Add구제판정, 및 외부Add구제판정)시킬 필요가 있다. 이 발명적용 후에는 내부카운터어드레스는 어떠한 타이밍에서 증가되는 규칙적인 어드레스이므로, 리후레시사이클에 들어가기 전에 어드레스는 판명되어 있다. 따라서, 상기 카운터어드레스의 리후레시를 실행하고 있는 기간에 다음 카운터어드레스의 구제판정을 행하고 래치해두어 래치(1), 상기 리후레시에는 전 사이클에서 판정/래치된 결과를 래치(2)로 전송운반시켜, 리후레시어드레스와 시간적으로 일치시켜 프리디코더로 전파시키므로써, 리후레시어드레스의 구제판정(REF Add구제판정)에 관한 시간을 은폐할 수 있고, 사이클시간의 단축이 가능하다.

도 4에는 본 발명에 관한 DRAM의 하나의 실시예의 개략블럭도가 도시되어 있다. 이 실시예의 DRAM은 SRAM인터페이스를 갖는 DRAM, 소위 의사SRAM을 향해있다. 동도에 있어서, RC는 본 발명에 따른 로(Row계 선택제어회로이고, 그 중에는 상기 도 1의 실시예와 같은 용장구제회로(10), 래치콘트롤(11, 12), 구제결과래치회로(13 ~ 15) 및 BX버퍼회로(9), BX셀렉터, 구제결과출력콘트롤회로(16) 등과 프리디코더, 현 리후레시어드레스와 다음 리후레시어드레스를 생성하는 리후레시어드레스카운터 등이 포함된다.

AB는 어드레스버퍼회로이고, 외부어드레스신호(Ai)를 수취하여, 내부 로어드레스신호(BXi_N) 및 내부 컬럼어드레스신호(BYi)를 생성한다. ATD는 어드레스천이검출회로이고, 내부어드레스신호(BXi_N), (BYi)가 변화한 것을 검출하여 액세스요구신호(NRQ)를 출력한다. RT는 리후레시타이머이고, 정기적으로 (예를 들면 수 ㎲마다) 리후레시요구신호(RRQ)를 출력한다.

MC는 주 제어회로이고, 신호(NRQ), (RRQ), 칩셀렉트신호(/CS), 기록가능신호(/WE), 출력가능신호(/OE) 등의 신호(명령)를 받아, 판독/기록과 리후레시의 실행순서를 조정한다. 상기 주 제어회로(MC)는 리후레시모드신호(Rmode), 리후레시신호(/RF), 타이밍신호(XE_N), (XE_R)를 출력한다. 이 신호들은 로계 선택제어회로(RC) 내에서 이용된다.

XD는 로디코더, RXD는 용장워드선디코더이다. MA는 메모리어레이이고, 워드선(W0 ~ Wn) 및 용장워드선(RW0), (RW1)과 비트선(B0 ~ Bm)의 교점에 주지의 1트랜지스터형 다이나믹메모리셀(기억캐패시터와 어드레스선택(MOSFET))이 배치되어 있다. 또한, 이 도에서는 생략하고 있지만, 필요에 따라 용장비트선을 설치해도 좋다.

SA는 비트선상에 판독된 신호를 증폭하는 센스앰프, YD는 컬럼어드레스신호(BYi)를 받아 1개의 비트선을 선택하는 컬럼디코더, MUX는 선택된 비트선을 입출력데이터선(I/O)에 접속하기 위한 멀티플렉서, MA는 메인앰프, Dout은 데이터출력버퍼, Din은 데이터입력버퍼, WB는 기록버퍼, DQ는 데이터입출력단자이다. 또한, I/O, MA, Dout, Din, WB, DQ는 도에서는 1개밖에 기재되어 있지않지만, 물론 복수개(예를 들면, 4 ~ 16개) 있어도 좋다.

특별히 제한되지는 않지만, 신호(NRQ)가 RRQ보다도 먼저 출력된 경우는, 판독 또는 기록이 먼저 실행되고, 종료 후에 리후레시가 실행된다. 이 경우, 판독의 경우는 컬럼디코더에 의해 선택된 비트선상의 데이터가 멀티플렉서(MUX)를 통해 I/O상에 판독되고, 메인앰프(MA), 데이터출력버퍼(Dout)를 통해 데이터입출력단자(DQ)로 출력된다. 기록시에는 데이터입출력단자(DQ)에서 입력된 데이터가 데이터입력버퍼(Din), 기록버퍼(WB), (I/O), 멀티플렉서(MUX), 추가로 선택된 비트선을 통해 메모리셀에 기록된다.

반대로, 신호(RRQ)가 (NRQ)보다도 먼저 출력된 경우는 리후레시가 먼저 실행되고, 종료 후에 판독 또는 기록이 실행된다. 리후레시 시에 센스앰프는 동작하지만, 컬럼디코더와 데이터입출력관계의 회로는 동작하지 않는다. 이상과 같은 동작에 의해 외부로부터 리후레시동작을 은폐할 수 있다.

도 5에는 본 발명에 관한 DRAM의 또 다른 하나의 실시예의 간략블럭도가 도시되어 있다. 이 실시예의 DRAM은 상기 도 4와 동일한 의사SRAM을 향해있다. 메모리회로(MACLL)는 복수의 비트선과 복수의 워드선에 대응하여 설치되고, 주기적으로 기억정보 유지를 위한 리후레시동작을 필요로 하는 복수의 메모리셀을 포함한다. 이 메모리셀은 예를 들면 정보기억용 캐패시터와 어드레스선택(MOSFET)으로 구성된다. 어드레스선택용 MOSFET의 게이트는 상기 워드선에 접속되고, 소스, 드레인경로의 한쪽은 상기 비트선에 접속되고, 소스, 드레인경로의 다른 쪽은 상기 기억용 캐패시터의 기억노드에 접속된다.

상기 비트선은 쌍으로 되어 있고, 차동래치회로로 이루어지는 센스앰프의 입출력노드에 결합된다. 워드선의 선택동작에 의해 비트선쌍의 한쪽에 메모리셀이 접속되고, 다른 쪽 비트선에는 메모리셀이 접속되지 않는다. 센스앰프는 상기 메모리셀이 접속되지 않는 비트선의 프리차지전압을 참조전압으로 하고, 메모리셀이 접속된 비트선에 판독된 판독신호와의 미소전위차를 하이레벨과 로레벨로 증폭하여 워드선의 선택동작에 의해 잃어버리기 시작한 기억캐패시터의 전하상태를 본래의 기억상태로 돌리는 재기록(또는 리후레시동작)을 실시한다. 이러한 구성은 주지의 다이나믹형 RAM의 그것과 동일한 것을 이용할 수 있다.

상기 메모리회로(MACLL)의 워드선 및 비트선선택을 위해 로어드레스천이검출회로(ATDR)와 컬럼어드레스천이검출회로(ATDC)가 설치된다. 로어드레스천이검출회로에는 로계어드레스신호(ADR)가 공급되고, 컬럼어드레스천이검출회로에는 컬럼계 어드레스신호(ADC)가 공급된다. 데이터신호(DT)는 메모리회로(MACLL)에 입력된 기록데이터와, 메모리회로(MACLL)에서 출력되는 판독데이터이다. 신호(CT)는 기록/판독제어동작과 칩선택신호 등의 제어신호이다.

상기 로어드레스천이검출회로(ATDR)의 출력신호는 로계 콘트롤회로(CTLR)에 입력되고, 로계 패스의 타이밍 및 컬럼계 시동타이밍을 생성한다. 상기 컬러어드레스천이검출회로(ATDC)의 출력신호는 컬럼계 콘트롤회로(CTLC)에 입력되고, 컬럼계 패스의 타이밍을 생성한다. 상기 콘트롤회로(CTLR), (CTLC)에서 생성된 타이밍에 의해 메모리회로(MCALL)로의 액세스가 실시된다. 이에 의해 컬럼어드레스신호(ADC)만이 천이한 경우, 컬럼계 독립제어가 가능해지고, 그 이전의 로계 어드레스선택동작에 의해 선택된 워드선에 대해 페이저모드에서의 입출력이 가능하다.

상기와 같은 다이나믹형 메모리셀은 기억캐패시터에 유지된 정보전하가 시간의 경과와 함께 소실되어 버린다. 그래서 다이나믹형 메모리셀에서는 이러한 정보전하가 소실되기 전에 판독동작을 행하지 않는, 본래의 전하상태로 돌아가는 리후레시동작을 필요로 한다. 리후레시타이머(REFTIM)는 상기 메모리셀의 정보유지능력에 대응한 일정시간 신호를 형성한다. 이 리후레시타이머(REFTIM)의 출력신호는 상기 로계콘트롤회로(CTLR)에 입력되고, 리후레시어드레스카운터(ACNT)에서 지정된 어드레스의 리후레시를 실행한다. 또, 상기 리후레시어드레스카운터(ACNT)의 카운트업도 실시한다.

상기 로계 콘트롤회로(CTLR)는 외부의 로어드레스신호(ADR)의 천이, 즉, 로어드레스천이검출회로(ATDR)의 출력신호와 내부 리후레시타이머(REFTIM)의 출력신호 중 빠른 쪽을 검출하여 통상의 메모리액세스나 리후레시동작 중 어느 한 쪽을 실행시키고, 실행 후는 미실행동작을 실행시키는 제어를 하고 있다. 이에 의해 내부리후레시동작과 외부로부터의 액세스가 부딪혀도 불합리한 상태가 발생하지 않기 때문에 외부로부터의 리후레시요구없이 가능하다.

이 실시예에 있어서도 상기 로계 콘트롤회로(CTLR)에는 상기 도 1의 실시예와 같은 용장구제회로(10), 래치콘트롤(11, 12), 구제결과래치회로(13 ~ 15) 및 BX버퍼회로(9), BX셀렉터, 구제결과출력콘트롤회로(16) 등과 프리디코더가 포함되고, 리후레시어드레스카운터(ACNT)에는 현 리후레시어드레스와 다음 리후레시어드레스를 생성한다.

도 6에는 상기 도 5의 실시예 동작 일례를 설명하기 위한 간략타이밍차트도가 도시되어 있다. 동 도에 있어서는 어드레스신호(AR)의 천이보다도 내부리후레시요구가 빨리 검출된 경우의 예가 도시되어 있다. 리후레시동작 후, 즉 리후레시동작(Rrefresh)에 의한 워드선(WL)의 선택 및 센스앰프의 동작에 의해 비트선쌍(BL, BLB)이 메모리셀의 기억정보에 따라 하이레벨과 로레벨로 변화하고, 상기와 같은 리후레시동작이 실시된 후에, 워드선(WL)이 일단 로레벨의 비선택상태가 되고, 비트선(BL, BLB)이 리셋(프리차지)된다. 그리고, 어드레스신호(AR(0))에 대응한 워드선(WL)의 선택동작(Read)이 이루어지고 어드레스신호(AC(0))에 대응하여 컬럼선택신호(YS(AC(0)))가 형성된다.

이러한 리후레시동작과 리드동작개시가 1사이클(tRC) 내에 실행된다. 이 결과, 외부로부터는 내부 리후레시동작이 보이지 않는다. 따라서, 외부로부터의 리후레시요구는 불필요해지고, 상기와 같은 다이나믹형 메모리셀에 의해 구성된 메모리회로(MACLL)를 이용하면서, SRAM인터페이스호환을 실현할 수 있다.

상기 1사이클(tRC) 후에 상기 컬럼어드레스신호(AC(0))에 대응한 컬럼선택신호(YS(AC(0))에 의한 판독신호(Dout(0))가 출력되고, 컬럼어드레스신호(AC)만이 변화한 경우(AC(0) →AC(1)), 워드선(WL)은 활성화(선택상태)된 채, 페이지어드레스에 대응한 컬럼선택신호(YS(AC(1))가 형성되고, 데이터(Dout(01))가 판독된다 그 후, 다시 컬럼어드레스신호(AC)만이 변화한 경우(AC(1) →AC(2))는, 동일하게 컬럼선택신호(YS(AC(2)))가 형성되어 Dout(02)가 판독된다.

이어서, 로어드레스신호(AR)가 변화한 경우(AR(0) →AR(1))는 로어드레스신호(AR(0))에 대응한 워드선(WL)은 비활성이 되고, 로어드레스신호(AR(1))에 대응한 워드선(WL)이 활성화된다. 이렇게 컬럼어드레스신호(AC)만이 변화하고 있는 기간은 컬럼선택신호(YS)에의 액세스와 컬럼선택신호(YS)로부터의 판독시간에서 사이클이 결정되기 때문에, 워드선의 선택동작과 센스앰프의 증폭동작을 포함한 상기 1사이클(tRC)보다도 고속으로 판독이 가능해진다.

리후레시요구가 어드레스천이검출회로(ATDR)의 출력신호보다도 늦은 경우는 상기 사이클(페이지모드기간 포함)의 종료 후, 워드선(WL)이 비활성이 된 후에 리후레시어드레스에 의한 워드선(WL)의 선택이 이루어져 리후레시가 실행된다. 이 경우, 리후레시동작이 다음 사이클에 걸리지만, 1사이클(tRC) 내에 리후레시와 리드동작을 실행할 수 있으므로 문제는 없다. 또, 라이트동작 시에도 상기 리드동작과 동일하게 시간적으로 나뉘어져 내부에서 리후레시동작을 실시할 수 있다. 이상과 같은 리후레시동작에 있어서 리후레시어드레스구제판정은 상기 실시예와 같이 전 사이클에 의해 실시되므로써, 리후레시동작에 필요한 시간을 단축하고 있다.

이상, 본 발명을 의사SRAM에 적용한 예에 관해 설명했지만, 본 발명은 의사SRAM뿐 아니라, 통상의 DRAM에도 적용가능하다. 다만, 의사SRAM이 리후레시 사이클시간의 단축이 액세스시간의 단축에 직결되는 만큼, 본 발명을 적용하는 효과가 크다.

도 7에 본 발명에 따른 의사SRAM의 실장형태의 한 실시예의 구성도가 도시되어 있다. 동 도(a)는 평면부분이 도시되고, (b)는 단면부분이 도시되어 있다. 이실시예의 반도체 메모리는, 이것은 스택트 CSP(Chip Size Package)라 불리는 실장형태이고, 기판(B)위에 플래시메모리(F)와 의사SRAM(PS)을 구성하는 두개의 반도체칩을 겹쳐서 실장하고 있는 것이 특징이다. T는 납땜볼 등의 외부단자이다. 간단히 하기 위해 본딩와이어는 기재를 생략하고 있다.

어드레스신호 및 입출력데이터신호에 관해서는 플래시메모리(F)와 의사SRAM(PS)으로 공통의 단자에 접속되어 있다. 한편, 명령신호에 관해서는 플래시메모리와 의사SRAM으로 개별 단자에 접속되어 있다. 이에 의해 플래시메모리와 의사SRAM의 한쪽만을 동작시키는 것이 가능해 진다. 이러한 두개의 메모리를 하나의 반도체 메모리로 구성하므로써, 전원차단에 대해 데이터의 불휘발화를 필요로 하는 데이터는 플래시메모리(F)에 기억시키고, 그 이외는 의사SRAM에 기억시키는 구분, 또는 전원차단 전에 의사SRAM에 기억된 데이터 중 불휘발화를 필요로 하는 것을 플래시메모리로 전송하여 유지시키도록 하는 것도 가능하다.

상기 실시예에서 얻어지는 작용효과는 아래와 같다.

(1) 복수의 정규워드선과 복수의 비트선의 소정 교점에 설치된 정규 메모리셀과, 용장워드선과 상기 복수의 비트선의 소정 교점에 설치된 용장메모리셀을 갖고, 메모리동작을 위한 내부어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규 워드선 중 불량 워드선의 어드레스에 해당하는 지를 용장구제회로로 판정하고, 그 판정결과에 대응하여 어드레스선택회로에 의해 정규 워드선에 발생한 불량워드선을 용장워드선으로 전환하는 반도체 메모리에 있어서, 상기 용장구제회로에서 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고 상기 어드레스선택회로에서는 리후레시동작 시에 전 사이클에서의 상기 판정결과에 따라 정규 워드선 또는 용장워드선의 선택동작을 하도록 하므로써 리후레시시간의 단축화를 할 수 있는 효과를 얻을 수 있다.

(2) 상기에 더해, 상기 정규 메모리셀 및 용장메모리셀은 어드레스선택용 MOSFET과 정보기억용 캐패시터로 이루어지는 다이나믹형 메모리셀로 구성하므로써, 대기억용량화가 실현가능하고, 비트코스트를 싸게 할 수 있는 효과를 얻을 수 있다.

(3) 상기에 더해, 상기 리후레시동작에 대응된 타이밍신호에서 동작하는 제 1과 제 2 리후레시어드레스 구제결과래치를 이용하고, 상기 타이밍신호에 의해 상기 제 1 리후레시어드레스구제결과래치의 판정결과를 제 2 리후레시어드레스 구제결과래치에 전달함과 동시에 상기 용장구제회로에서 형성된 판정결과를 상기 제 1 리후레시어드레스 구제결과래치에 취합하여 상기 어드레스 선택대응한 판정결과를 얻을 수 있는 효과를 얻을 수 있다.

(4) 상기에 더해, 리후레시동작을 실행해야할 시간간격을 계측하여 리후레시요구신호를 출력하는 타이머와, 상기 리후레시요구와 액세스요구를 조정하는 조정회로를 더 가지므로써, 리후레시동작을 의식하지 않고 기록/판독동작을 할 수 있으므로 스태틱형 RAM과 동등하게 사용할 수 있는 효과를 얻을 수 있다.

(5) 상기에 더해 상기 반도체 메모리가 형성된 제 1 반도체칩쌍이 적층구조가 되어 제 2 반도체칩을 더 설치하므로써, 다기능화를 도모한 반도체 메모리를 얻을 수 있는 효과를 얻을 수 있다.

(6) 상기에 더해, 제 2 반도체칩에는 불휘발성 메모리가 탑재하므로써, 필요한 데이터의 불휘발화가 가능해지는 효과를 얻을 수 있다.

(7) 복수의 정규워드선에 결합된 복수의 정규 메모리셀 및 용장워드선에 결합된 복수의 용장메모리셀과, 리후레시어드레스신호 발생회로를 포함하고, 상기 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀은 리후레시동작을 필요로 하고, 리후레시기간과 액세스기간에 기초하여 각 사이클이 규정되고, 내부 어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규워드선 중 불량 워드선의 어드레스에 해당하는 지를 용장판정회로로 판정하여 어드레스 선택회로에 의해 상기 정규워드선에 발생한 불량 워드선을 용장워드선이 전환하는 어드레스 선택회로를 갖는 반도체 메모리에서, 상기 용장구제회로에서, 상기 리후레시어드레스신호에 대해 +1을 더하거나 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고 리후레시동작시에 전 사이클에서의 상기 판정결과에 따라 정규 워드선 또는 용장워드선의 선택동작을 하도록 하므로써 리후레시 시간의 단축화를 할 수 있는 효과를 얻을 수 있다.

(8) 상기에 더해, 상기 정규 메모리셀 및 용장메모리셀은 어드레스선택용 MOSFET과 정보기억용 캐패시터로 이루어지는 다이나믹형 메모리셀로 구성하므로써, 스태틱형 RAM의 치환이 가능하고 대기억용량화가 실현가능하고, 비트코스트를 싸게 할 수 있는 효과를 얻을 수 있다.

(9) 상기에 더해, 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀을 다이나믹형 메모리셀로 구성하고, 외부로부터 리후레시지시를 필요로 하지 않는 리후레시은폐메모리로 하므로써 스태틱형 RAM의 치환이 가능하고 대기억용량화가 실현가능하며 비트코스트를 싸게 할 수 있는 효과를 얻을 수 있다.

(10) 복수의 정규 워드선에 결합된 복수의 정규 메모리셀 및 용장워드선에 결합된 복수의 용장메모리셀과, 리후레시어드레스신호발생회로를 포함하고 상기 복수의 정규메모리셀 및 상기 복수의 용장메모리셀은 리후레시동작을 필요로 하고 리후레시기간과 액세스기간의 조화에 기초하여 각 사이클이 규정되고 내부 어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규워드선 중 불량워드선의 어드레스에 해당하는 지를 용장판정회로로 판정하여 어드레스선택회로에 의해 상기 정규워드선에 발생한 불량워드선을 용장워드선이 전환하는 어드레스선택회로를 갖는 반도체 메모리에 있어서, 상기 용장구제회로에서, 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고, 리후레시동작시에 전 사이클에서의 상기 판정결과에 따라 정규워드선 또는 용장워드선의 선택동작을 하도록 하므로써 리후레시시간의 단축화를 할 수 있는 효과를 얻을 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능한 것은 말할 필요도 없다. 예를 들면, 메모리어레이는 비트선 방향 및 워드선 방향으로 복수로 분할하고 이러한 분할된 메모리셀어레이에 대응하여, 그 어드레스선택회로를 복수개 설치하도록 하는 것이어도 좋다. 워드선과 비트선은 메인워드선과 로컬워드선과 같은 계층워드선방식, 비트선도로컬비트선 및 메인비트선 등과 같이 계층비트선방식을 채용하는 것이어도 좋다.

즉, 공지의 다이나믹형 RAM에 채용되어 있는 소자구조, 회로레이아웃기술을 이용하여 상기 메모리셀어레이 및 그 어드레스선택회로를 구성할 수 있다. 이 실시예와 같이 리후레시은폐 + 페이지모드를 갖는 동기식 의사SRAM, 리후레시은폐 + DRAM인터페이스(어드레스멀티 및 RAS ·CAS제어)를 구성하는 것도 가능하다.

휴대전화 등과 같은 전자장치의 고기능화에 동반하여 대용량 워크RAM의 수요가 급증하고 있다. 통상, 워크RAM은 비동기 SRAM으로 만들어져 있지만, 대용량화에 적합하지 않다. 그 대체메모리로 대용량의 DRAM이 주목되고 있지만, 리후레시가 필요하고 사용하기가 불편하다. 이 발명에 관한 반도체 메모리는 비동기 SRAM과의 호환성을 유지할 수 있고, 상기 플래시메모리와 일체화한 구성으로 하므로써, 전원차단시에서의 불휘발정보기능을 갖는 플래시메모리의 조합에 의해 여러가지 메모리동작을 발휘할 수 있다. 이 발명은 이렇게 DRAM회로를 이용하면서, 외부로부터는 SRAM과 동일하게 취급할 수 있는 반도체 메모리로 널리 이용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 아래와 같다. 복수의 정규워드선과 복수의 비트선의 소정 교점에 설치된 정규 메모리셀과, 용장워드선과 상기 복수의 비트선과의 소정 교점에 설치된 용장메모리셀을 갖고, 메모리동작을 위한 내부어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규워드선 중 불량워드선의 어드레스에 해당하는 지를 용장구제회로로 판정하고, 그 판정결과에 대응하여 어드레스선택회로에 의해 정규워드선에 발생한 불량워드선을 용장워드선으로 전환하는 반도체메모리에서 상기 용장구제회로에 있어서, 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고, 상기 어드레스선택회로에서는 리후레시동작시에 전 사이클에서의 상기 판정결과에 따라 정규 워드선 또는 용장워드선의 선택동작을 하도록 하므로써 리후레시시간의 단축화를 행할 수 있다.

Claims

복수의 정규워드선과,

용장워드선과,

복수의 비트선과,

상기 복수의 정규워드선과 상기 복수의 비트선의 소정교점에 설치된 정규 메모리셀과,

상기 용장워드선과 상기 복수의 비트선의 소정 교점에 설치된 용장메모리셀과,

내부어드레스신호를 발생시키는 어드레스입력회로와,

상기 복수의 정규워드선을 순차적으로 리후레시하기 위한 리후레시어드레스신호를 발생시키는 어드레스카운터를 갖고,

상기 내부어드레스신호와 리후레시어드레스신호의 각각이 상기 복수의 정규워드선 중 불량워드선 어드레스에 해당하는 지를 판정하는 용장구제회로와,

상기 용장구제회로의 판정결과에 대응하여 정규워드선에 발생한 불량워드선을 용장워드선으로 전환하는 어드레스선택회로를 갖고,

상기 용장구제회로는 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스가 불량어드레스에 해당하는 지를 판정하고,

상기 어드레스선택회로는 리후레시동작시, 상기 용장구제회로가 전 사이클에서 판정한 결과에 따라 정규 워드선 또는 용장워드선의 선택동작을 하는 것을 특징으로 하는 반도체 메모리.
청구항 1에 있어서,

상기 정규 메모리셀 및 용장메모리셀은 어드레스선택용 MOSFET과 정보기억용 캐패시터로 이루어지는 다이나믹형 메모리셀인 것을 특징으로 하는 반도체 메모리.
청구항 2에 있어서,

상기 리후레시동작에 대응된 타이밍신호로 동작하는 제 1과 제 2 리후레시어드레스구제결과래치를 더 구비하고,

상기 타이밍신호에 의해 상기 제 1 리후레시어드레스 구제결과래치의 판정결과를 제 2 리후레시어드레스 구제결과래치에 전달됨과 동시에 상기 용장구제회로에서 형성된 판정결과를 상기 제 1 리후레시어드레스 구제결과래치에 취합되고,

상기 어드레스선택회로에는 상기 제 2 리후레시어드레스 구제결과래치에서 상기 전 사이클에서의 판정결과가 전달되는 것을 특징으로 하는 반도체 메모리.
청구항 3에 있어서,

리후레시동작을 실행해야할 시간간격을 계측하여 리후레시요구신호를 출력하는 타이머와, 상기 리후레시요구와 액세스요구를 조정하는 조정회로를 더 갖는 것을 특징으로 하는 반도체 메모리.
청구항 4에 있어서,

상기 반도체 메모리가 형성된 제 1 반도체칩과,

상기 제 1 반도체칩에 대해 적층구조로 되고 제 2 반도체칩을 더 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리.
청구항 5에 있어서,

상기 제 2 반도체칩에는 불휘발성메모리가 탑재된 것을 특징으로 하는 반도체 메모리.
복수의 정규워드선과,

상기 복수의 정규워드선에 결합된 복수의 정규 메모리셀과,

용장워드선과,

상기 용장워드선에 결합된 복수의 용장메모리셀과,

리후레시어드레스신호발생회로를 포함하고,

상기 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀은 리후레시동작을 필요로 하고,

리후레시기간과 액세스기간에 기초하여 각 사이클이 규정되는 반도체 메모리로서,

내부어드레스신호를 발생시키는 제 1 회로와,

상기 복수의 정규워드선을 리후레시하기 위한 리후레시어드레스신호를 발생시키는 제 2 회로와,

상기 내부어드레스신호와 리후레시어드레스신호, 상기 복수의 정규워드선 중 불량워드선의 어드레스를 지시하는 지를 판정하는 제 3 회로와,

상기 제 3 회로의 판정결과에 대응하여 정규워드선의 불량워드선을 용장워드선으로 전환가능한 어드레스선택회로를 갖고,

상기 제 3 회로는 입력된 상기 리후리세어드레스신호에 대해 다음의 리후레시어드레스신호가 불량워드선의 어드레스를 지시하는 지를 판정하고,

리후레시동작시에 상기 어드레스선택회로는, 상기 제 3 회로가 전 사이클에서 판정한 결과에 따라 정규워드선과 용장워드선의 선택동작을 하는 것을 특징으로 하는 반도체 메모리.
청구항 7에 있어서,

상기 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀은 다이나믹형 메모리셀로서,

상기 반도체 메모리는 의사스태틱 랜덤 액세스 메모리인 것을 특징으로 하는 반도체 메모리.
청구항 7에 있어서,

상기 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀은 다이나믹형 메모리셀로,

상기 반도체 메모리는 반도체 메모리의 외부로부터 리후레시지시를 필요로 하지 않는 리후레시은폐메모리인 것을 특징으로 하는 반도체 메모리.
복수의 정규워드선과,

상기 복수의 정규워드선에 결합된 복수의 정규다이나믹형 메모리셀과,

복수의 용장워드선과,

상기 복수의 용장워드선에 결합된 복수의 용장다이나믹형 메모리셀과,

리후레시어드레스제어회로를 포함하고,

상기 복수의 정규다이나믹형 메모리셀 및 상기 복수의 용장다이나믹형 메모리셀은 리후레시동작을 필요로 하고,

리후레시기간과 액세스기간의 합계에 기초하여 각 사이클이 규정되는 반도체 메모리이고,

상기 내부어드레스신호와 리후레시어드레스신호, 상기 복수의 정규워드선 중 결함워드선의 어드레스를 지시하고 있는 지를 판정하는 구제회로와,

상기 구제회로의 판정결과에 대응하여 정규워드선의 결함워드선을 용장워드선이 전환가능한 어드레스선택회로를 갖고,

상기 구제회로는 입력된 상기 리후레시어드레스신호에 대해 +1을 더한 리후레시어드레스신호가 결함어드레스신호인지를 판정하고,

상기 어드레스선택회로는 소정의 사이클에 있어서 리후레시동작을 할 때, 상기 소정의 사이클보다도 전 사이클에서 상기 구제회로가 판정한 결과에 따라 정규워드선 및 용장워드선 중 하나를 선택하는 것을 특징으로 하는 반도체 메모리.
복수의 정규워드선과,

상기 복수의 정규워드선에 접속된 복수의 정규 메모리셀과,

용장워드선과,

상기 용장워드선에 접속된 복수의 용장메모리셀과,

리후레시어드레스신호를 형성하는 리후레시어드레스형성회로와,

상기 리후레시어드레스신호가 불량어드레스신호인지의 판정동작을 하는 판정회로를 포함하고,

상기 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀은 리후레시동작을 필요로 하고,

리후레시기간과 액세스기간에 기초하여 각 사이클이 규정되는 반도체 메모리로,

소정의 제 1 사이클에서 상기 리후레시어드레스신호가 제 1 리후레시어드레스신호인 경우, 상기 제 1 사이클내에 상기 제 1 리후레시어드레스신호에 기초하여 상기 복수의 정규워드선 및 상기 용장워드선 중 하나가 선택되고, 또 상기 판정회로는 상기 제 1 리후레시어드레스신호가 불량어드레스인지의 판정동작을 상기 소정의 제 1 사이클 이전에 행하는 것을 특징으로 하는 반도체 메모리.
청구항 11에 있어서,

상기 소정의 제 1 사이클에 있어서, 판정회로는 상기 제1 리후레시어드레스신호에 대해 다음 리후레시어드레스신호인 제 2 리후레시어드레스신호가 불량어드레스인지의 판정동작을 하는 것을 특징으로 하는 반도체 메모리.
청구항 12에 있어서,

상기 제 1 사이클보다도 나중의 제 2 사이클에서 상기 제 1 사이클에 실행된 상기 제 2 리후레시어드레스신호가 불량어드레스인지의 판정결과에 기초하여 상기 제 2 리후레시어드레스신호에 대응하는 상기 복수의 정규 워드선 및 상기 용장워드선 중 하나가 선택되는 것을 특징으로 하는 반도체 메모리.
청구항 11에 있어서,

상기 복수의 정규 메모리셀 및 상기 복수의 용장메모리셀은 다이나믹형 메모리셀이고,

상기 반도체 메모리는 리후레시동작을 외부로부터 은폐가능한 의사SRAM인 것을 특징으로 하는 반도체 메모리.
청구항 11에 있어서,

상기 리후레시기간은 상기 리후레시어드레스신호에 기초하여 상기 복수의 정규 메모리셀 또는 상기 용장메모리셀이 선택되는 기간이고,

상기 액세스기간은 상기 반도체메모리의 외부에서 입력되는 외부어드레스신호에 기초하여 상기 복수의 정규메모리셀 또는 상기 용장메모리셀이 선택되는 기간인 것을 특징으로 하는 반도체 메모리.