JP2005079223A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】 高誘電率ゲート絶縁膜及びドーパントを含むSiもしくはSiを含有する材料のゲート電極を具備し、ゲート絶縁膜とゲート電極の界面に生じる固定電荷を防止する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板101に形成されたゲート構造は、高誘電率絶縁膜104及びその上にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層105から構成される。高誘電率絶縁膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなる。ゲート絶縁膜とシリコンゲート電極106を直接接するように成膜した場合に発生する固定電荷を抑制することが可能になる。
【選択図】 図1
【解決手段】 半導体基板101に形成されたゲート構造は、高誘電率絶縁膜104及びその上にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層105から構成される。高誘電率絶縁膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなる。ゲート絶縁膜とシリコンゲート電極106を直接接するように成膜した場合に発生する固定電荷を抑制することが可能になる。
【選択図】 図1
Description
本発明は、半導体装置、とくに比誘電率が従来のゲート絶縁膜より大きい高誘電率膜をゲート構造に用いたトランジスタを半導体基板に形成した半導体装置及び半導体装置の製造方法に関するものである。
近年、LSIなどの半導体装置の高集積化・高速化のために素子の微細化が進んでおり、それに伴ってキャパシタ或いはトランジスタなどの機能素子の構成要素であるMOS構造においては、SiO2 ゲート絶縁膜のさらなる薄膜化が要求されている。しかし、シリコン酸化膜の膜厚が3nm以下になると、デバイスが動作する電場領域において電子がダイレクトトンネリングを起こすようになるので、リーク電流が増大してデバイスの消費電力を増大させる等の問題を招くようになる。そのためシリコン酸化膜に置き換わる次世代のゲート絶縁膜が求められている。そして、最近はシリコン酸化膜より比誘電率の高い高誘電率膜が注目されるようになった。その理由は、高誘電率膜がシリコン酸化膜と同一の容量をシリコン酸化膜よりも厚い膜厚で得られることにある。そして、このように絶縁膜の膜厚を厚くすることによって、電子が絶縁膜をトンネリングする確率を低く、即ちトンネル電流を低く抑えることが可能となる。
そこで、SiO2 に代わる高誘電率ゲート絶縁膜として、例えば、ハフニウムシリケート(Hf-silicate )などが候補として挙げられている。また、LSIの製造に際してはCVD法などの汎用の製造方法が用いられることが望ましい。
汎用されている製造方法を用いる場合には、ゲート電極として通常シリコンを用いる必要がある。しかし、シリコンゲート電極を用いる場合、シリコンゲート電極とハフニウムシリケートゲート絶縁膜の界面近傍に固定電荷が生じ、とくにpMOSの場合では理想値から0.6V以上のしきい値変化をもたらす。このためLSIの設計が困難になるという問題があった。
汎用されている製造方法を用いる場合には、ゲート電極として通常シリコンを用いる必要がある。しかし、シリコンゲート電極を用いる場合、シリコンゲート電極とハフニウムシリケートゲート絶縁膜の界面近傍に固定電荷が生じ、とくにpMOSの場合では理想値から0.6V以上のしきい値変化をもたらす。このためLSIの設計が困難になるという問題があった。
高誘電率膜をゲート絶縁膜に用いる従来技術としては、例えば、特許文献1には、ゲート絶縁膜を窒化シリコン膜よりも比誘電率が大きい高誘電体、例えば、ZrO2 膜、HfO2 膜の4A族元素酸化物やTa2 O5 膜等を用いることが記載されている。特許文献2には、比誘電率5〜7のシリコン酸窒化膜と、高誘電率膜(High-k膜という)(Zr,Hf,La,Ti,Ta,Y,Al等の金属酸化物)とを組合せてゲート絶縁膜を作成することが記載されている。また、特許文献3には、ゲート絶縁膜が低誘電率膜の第1絶縁膜と高誘電率膜の第2絶縁膜から構成され、低誘電率膜はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のいずれかで、高誘電率膜は、TiO2 ,ZrO2 ,HfO2 ,PrO2 等のいずれか又は2つ以上の混合物を用いることが記載されている。
特開2003−152101号公報
特開2002−170825号公報
特開2002−280461号公報
半導体製造において汎用されている製造方法を用いて半導体装置を製造する場合には、ゲート電極として通常シリコンを用いる必要がある。しかし、シリコンゲート電極を用いる場合、シリコンゲート電極とハフニウムシリケートゲート絶縁膜の界面近傍に固定電荷が生じ、とくにpMOSの場合では理想値から0.6V以上のしきい値変化をもたらす。このためLSIの設計が困難になるという問題があった。
本発明は、このような事情によりなされたものであり、ゲート絶縁膜に用いられる絶縁膜として高誘電率膜を具備し、ゲート電極に用いられる電極としてシリコンもしくはシリコンを含有する材料を具備する半導体装置において、ゲート絶縁膜とゲート電極の界面に生じる固定電荷を防止する半導体装置及びその製造方法を提供するものである。
本発明は、このような事情によりなされたものであり、ゲート絶縁膜に用いられる絶縁膜として高誘電率膜を具備し、ゲート電極に用いられる電極としてシリコンもしくはシリコンを含有する材料を具備する半導体装置において、ゲート絶縁膜とゲート電極の界面に生じる固定電荷を防止する半導体装置及びその製造方法を提供するものである。
本発明は、ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケートゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層を設けた構造を有する半導体装置及びその製造方法を特徴とする。
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された機能素子とを具備し、前記機能素子は、前記半導体基板上に形成された高誘電率膜(絶縁膜)及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有し、前記高誘電率膜は、Hf,Zrの少なくとも1つ以上を含み、SiO2 又はSiONを主成分とする材料から構成されていることを特徴としている。前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなるようにしても良い。前記高誘電率膜は、HfAlO,HfAlON,HfZrAlO,HfZrAlON,ZrAlO及びZrAlONの中から選択された材料からなるようにしても良い。
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された機能素子とを具備し、前記機能素子は、前記半導体基板上に形成された高誘電率膜(絶縁膜)及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有し、前記高誘電率膜は、Hf,Zrの少なくとも1つ以上を含み、SiO2 又はSiONを主成分とする材料から構成されていることを特徴としている。前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなるようにしても良い。前記高誘電率膜は、HfAlO,HfAlON,HfZrAlO,HfZrAlON,ZrAlO及びZrAlONの中から選択された材料からなるようにしても良い。
前記機能素子としては、トランジスタ又はキャパシタを用いることができる。前記高誘電率膜は、比誘電率が3.9よりも高くすることができる。前記反応防止層は、SiO2 又はSiOHを含むことができる。前記半導体基板は、シリコン基板もしくはSOI(Silicon On Insulator)基板からなることができる。前記ゲート構造を有するトランジスタは、nチャネル領域を有するn型MOSトランジスタであっても良い。前記ゲート構造を有するトランジスタは、pチャネル領域を有するp型MOSトランジスタであっても良い。前記ゲート構造を有するトランジスタは、pチャネル領域及びnチャネル領域を有するCMOSトランジスタであっても良い。前記ゲート電極はシリコン(Si)を主成分とし、さらに、B,P,Asの少なくとも1つを含有する材料であっても良い。前記ゲート電極は、Si1-x Gex (0≦x≦0.8)からなる材料であっても良い。前記ゲート電極はシリコン及び金属からなる材料を主成分とし、前記金属がFe,Co,Ni,Ti,Hf,Zr,Wから選択される材料であっても良い。
本発明の半導体装置の製造方法は、半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなり、前記ゲート構造を構成するゲート絶縁膜及びゲート電極は、CVD法により順次積層することを特徴としている。
また、本発明の半導体装置の製造方法は、半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなり、前記高誘電率膜は、CVD法により形成され前記反応防止膜は、スパッタリング法もしくは酸化法により形成されることを特徴としている。
また、本発明の半導体装置の製造方法は、半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなり、前記高誘電率膜は、CVD法により形成され前記反応防止膜は、スパッタリング法もしくは酸化法により形成されることを特徴としている。
ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にシリコン酸化膜もしくはシリコン酸窒化膜からなる反応防止層を設けることにより、ハフニウム又はジルコニウムもしくはハフニウム及びジルコニウムを含むシリケート系ゲート絶縁膜とシリコンゲート電極を直接接するように成膜した場合に発生する固定電荷を抑制することが可能になる。
本発明は、反応防止層を設けることによって、シリコンゲート電極とシリケートゲート絶縁膜の界面近傍に固定電荷が生じて、しきい値変化をもたらしてLSIの設計が困難になるという問題を解決したものである。
図1は、本発明の適用例を示したこの実施例のシリコン半導体基板に形成されたMOS(Metal-Oxide-Semiconductor) 構造の断面図、図2は、フラットバンド電圧のゲート絶縁膜厚依存性を示す特性図である。MOS構造は、基板上において、キャパシタやトランジスタなどの機能素子に適用される。この実施例ではトランジスタを適用した例を用いて説明する。また、基板もシリコン半導体基板に限らず、SOI基板などを用いることができる。シリコン半導体基板101にはその表面領域にソース/ドレイン領域(図示しない)が形成され、その間にチャネル領域103が形成されている。シリコン半導体基板101に形成されたチャネル領域103上には、ハフニウムシリケート(Hf-silicate )などの高誘電率膜104が形成され、高誘電率膜104上にはSiO2 などの反応防止層105が形成されている。ゲート絶縁膜は、高誘電率膜104及び反応防止層105から構成されている。反応防止層105上にはポリシリコンなどのゲート電極106が形成されている。
ここで、本発明において用いられる高誘電率膜は、(MO2 )x (SiO2 )1-x (0.01<x≦1,M:4価の金属)である。Mとしては、Zr,Hfが挙げられる。なお、N(窒素)が含有されていても良い。その場合、O(酸素)が前記組成比よりも減る。例えば、この実施例で用いられるHf,Si,O,Nからなるハフニウムシリケート(Hf-silicate )が挙げられる。高誘電率膜の成膜方法は、蒸着法、スパッタリング法、ゾルゲル法、レーザアブレーション法、CVD(Chemical Vapor Deposition )法の何れを用いても良い。例えば、CVD法では、1Torr、600℃において、TEOS(Si(OC2 H5 )4 )とHTB(Hf(OC(CH3 )3 )4 )とO2 とを同時に供給することで得ることができる。TEOSとHTBの供給量を調整することにより組成比Hf/(Hf+Si)を、供給時間を調整することにより膜厚をそれぞれ変えることができる。その後、100Torr、800℃、NH3 雰囲気中で5分間熱処理を行うことによって、ハフニウムシリケート(Hf-silicate )中にNを導入することができる。つまり、高誘電率膜は、例えば、組成比が(N/(Hf+Si+O+N)=10〜20原子%程度のHfSiONを用いることができる。
反応防止層105は、SiO2 が望ましい、20atom%以下のN、1atom%以下のHf(もしくはゲート構造を構成する高誘電率膜中の金属M)が含有されていても同じ様な効果は期待できる。Nが20atom%を超えた場合、反応防止層105中に正の固定電荷が生じる点から好ましくない。Hfが1atom%を超えた場合、ポリシリコンゲート電極106との間に固定電荷が生じる点から好ましくない。また、ゲート絶縁膜が高誘電体である利点を十分に得るためには、反応防止層105の膜厚は、高誘電率膜104の膜厚よりも薄いことが望ましい。より望ましくは、反応防止層105のSiO2 換算膜厚が高誘電率膜104のSiO2 換算膜厚よりも薄い方が良い。例えば、高誘電率膜104として組成比Hf/(Hf+Si)比=30%、膜厚4nmのハフニウムシリケート(Hf-silicate )を用いた場合、比誘電率は8程度なので、反応防止層105として比誘電率3.9のSiO2 は、2nm以下であることが望ましい。なお、反応防止層105中にNやHfを含有させる場合、SiO2 の比誘電率は高くなるので、含有しない場合よりも膜厚を厚くしても良い。
あとで述べるように、HfとSiとドーパントが共存することによりハフニウムシリケート(Hf-silicate )ゲート絶縁膜とポリシリコンゲート電極との界面近傍に固定電荷が生じるので、ゲート電極106は、シリコンだけでなく、シリコンとドーパントを含有するゲート電極に対しても本発明は有効である。例えば、B,P,Asなどを注入したシリコンゲルマニウム(SiGe)やタングステンシリサイド(WSi)などを用いたゲート電極がある。
図2の縦軸は、p型シリコン半導体基板上にゲート絶縁膜として組成比Hf/(Hf+Si)=30%、膜厚4nm、7nm、10nmのハフニウムシリケート(Hf-silicate )を成膜し、ゲート電極としてポリシリコンを用いた場合のフラットバンド電圧Vfb(V)であり、横軸は、ハフニウムシリケート膜厚(nm)である。同じく図2に、ゲート絶縁膜として熱酸化により作製したSiO2 を同じ製造工程を通して作製した場合を載せてある。ハフニウムシリケート(Hf-silicate :HfSiO)のフラットバンド電圧Vfbは、膜厚依存性が小さく、SiO2 のフラットバンド電圧Vfbとの差は、ハフニウムシリケート(Hf-silicate )層中のポリシリコンゲート電極近傍に固定電荷があることを示している。ゲート電極にB(ボロン)をドープした場合(図2(a))は、ハフニウムシリケート(Hf-silicate )のフラットバンド電圧Vfbが0.6〜0.7V程度負方向にシフトしており、正の固定電荷が生じていることが分かる。ゲート電極にP(リン),As(砒素)をドープした場合(図2(b))は、ハフニウムシリケート(Hf-silicate )のフラットバンド電圧Vfbが0.2〜0.3V程度正方向にシフトしており、負の固定電荷が生じていることが分かる。
なお、TEOSのみを用いた組成比Hf/(Hf+Si)=0%の場合、フラットバンド電圧Vfbは起こらなかった。また、SiO0.8 Ge0.2 をゲート電極106とした場合でも図2と同様の傾向を示した。したがって、これらの結果から、HfとSiとドーパントが存在している場合にこのような固定電荷が形成されることが分かった。
また、本発明は、絶縁膜形成前に、例えば、シリコン半導体基板などのような下地基板上にB,P,Asの拡散防止をするための薄膜、例えば、0.6nm程度のSiON層を予め形成しても良い。これは、LSI製造工程中の熱処理の際に、B,P,Asが下地基板まで拡散しないようにするためである。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
また、本発明は、絶縁膜形成前に、例えば、シリコン半導体基板などのような下地基板上にB,P,Asの拡散防止をするための薄膜、例えば、0.6nm程度のSiON層を予め形成しても良い。これは、LSI製造工程中の熱処理の際に、B,P,Asが下地基板まで拡散しないようにするためである。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
次に、図3乃至図5を参照して実施例2を説明する。
図3乃至図5は、実施例2に係る半導体装置の製造工程を示す断面図である。これらの工程図は、nMOSトランジスタについて説明しているが、実際には同一シリコン半導体基板上にpMOSトランジスタも存在し、それについても同様の工程を行うものである。すなわち、この実施例で得られる半導体装置は、CMOS回路に適用できる。勿論、本発明は、SOI基板のMOSFETにも使えるし、縦型MOSトランジスタ(基板に垂直方向にチャネルがあり、電子や正孔はそれに沿って基板に垂直に走行する) にも応用することができる。
図3乃至図5は、実施例2に係る半導体装置の製造工程を示す断面図である。これらの工程図は、nMOSトランジスタについて説明しているが、実際には同一シリコン半導体基板上にpMOSトランジスタも存在し、それについても同様の工程を行うものである。すなわち、この実施例で得られる半導体装置は、CMOS回路に適用できる。勿論、本発明は、SOI基板のMOSFETにも使えるし、縦型MOSトランジスタ(基板に垂直方向にチャネルがあり、電子や正孔はそれに沿って基板に垂直に走行する) にも応用することができる。
まず、図3(a)に示すように、p型シリコン半導体基板201の素子分離用トレンチ内にSiO2 膜を埋め込んで素子分離領域202を形成した後、フォトリソグラフィ法により素子分離領域202により区画された素子領域のみを選択的に開口したレジストで覆い、必要なドーパントをこの開口部から半導体基板201に注入してn型チャネル領域203aを形成する。例えば、半導体基板201にB(ボロン)を加速電圧20keV、ドーズ量1×1013cm-3をイオン注入し、つづいて、N2 雰囲気中において1000℃で20分間アニールしてAs(ひ素)を活性化し、n型チャネル領域203aを形成する。
次に、図3(b)に示すように、ゲート絶縁膜としてハフニウムシリケート(Hf-silicate )層204を4nm程度成膜する。すなわち、CVD法により、1Torr、600℃において、TEOS(Si(OC2 H5 )4 )とHTB(Hf(OC(CH3 )3 )4 )とO2 とを同時に供給することにより組成比Hf/(Hf+Si)=30%で堆積させることができる。次に、反応防止層205としてSiO2 を1nm程度成膜する。これはCVD法により、1Torr、600℃において、TEOS(Si(OC2 H5 )4 )を供給することで堆積させることができる。
次に、図3(b)に示すように、ゲート絶縁膜としてハフニウムシリケート(Hf-silicate )層204を4nm程度成膜する。すなわち、CVD法により、1Torr、600℃において、TEOS(Si(OC2 H5 )4 )とHTB(Hf(OC(CH3 )3 )4 )とO2 とを同時に供給することにより組成比Hf/(Hf+Si)=30%で堆積させることができる。次に、反応防止層205としてSiO2 を1nm程度成膜する。これはCVD法により、1Torr、600℃において、TEOS(Si(OC2 H5 )4 )を供給することで堆積させることができる。
次に、図3(c)に示すように、ゲート電極206aとなるポリシリコン層をSiH4 、N2 、H2 の混合ガス中620℃において、100nm堆積させる。次に、フォトリソグラフィ法によりポリシリコン層をゲート電極形状に開口したフォトレジスト207で覆う。
次に、図4(a)に示すように、フォトレジスト207をマスクとして、ポリシリコン層をCF4 、O2 雰囲気中においてRIE(Reactive Ion Etching)でゲート電極形状に加工してゲート電極206aを形成する。その後、HFを含有する溶液を用いることにより、反応防止層(SiO2 )205及びハフニウムシリケートからなる高誘電率膜204を加工する。高誘電率膜は、例えば、HfSiONなどの他の材料でも良い。HfSiONは組成比がHf/(Hf+Si)=30atom%の場合を含み、Nの組成比はN/(Hf+Si+O+N)=10〜20atom%程度が適当である。
次に、図4(a)に示すように、フォトレジスト207をマスクとして、ポリシリコン層をCF4 、O2 雰囲気中においてRIE(Reactive Ion Etching)でゲート電極形状に加工してゲート電極206aを形成する。その後、HFを含有する溶液を用いることにより、反応防止層(SiO2 )205及びハフニウムシリケートからなる高誘電率膜204を加工する。高誘電率膜は、例えば、HfSiONなどの他の材料でも良い。HfSiONは組成比がHf/(Hf+Si)=30atom%の場合を含み、Nの組成比はN/(Hf+Si+O+N)=10〜20atom%程度が適当である。
次に、図4(b)に示すように、シリコン酸化(SiO2 )膜を全面堆積した後に全面RIEエッチバックを行うことにより、シリコン酸化膜からなるゲート側壁絶縁膜208を厚さ5nm程度形成する。続いて、ゲート電極206a及び側壁絶縁膜208をマスクにして、Asを加速電圧20keV、ドーズ量1×1015cm-2で半導体基板201にイオン注入する。そして、1000℃、10秒間のRTAを行うことにより、Asを活性化して、n型シリコンからなるゲート電極206b及びソース/ドレイン領域203b、203cを形成する。
次に、図5(a)に示すように、Co(コバルト)を堆積してから、熱処理を行い、残留Coを剥離してゲート電極206b及びソース/ドレイン領域203b、203c上にコバルトシリサイド(CoSi2 )層209を形成する。
次に、図5(a)に示すように、Co(コバルト)を堆積してから、熱処理を行い、残留Coを剥離してゲート電極206b及びソース/ドレイン領域203b、203c上にコバルトシリサイド(CoSi2 )層209を形成する。
次に、図5(b)に示すように、TEOS等を用いた層間絶縁膜(SiO2 )210を全面堆積し、CMP(Chemical Mechanical Polishing )により平坦化し、ソース/ドレイン領域203b、203cにつながるようにコンタクト孔を形成し、このコンタクト孔内及び平坦化された層間絶縁膜210上に配置されたAl/TiN/TiあるいはCu/TiN/Tiなどからなる配線層211を形成する。コンタクト孔内の配線211は、配線211の層間絶縁膜210上の配線211の配線部分とソース/ドレイン領域203b及び203cとを電気的に接続する。これ以降は、さらに、2層目以上の配線工程を行うことにより、半導体集積回路などの半導体装置が完成することになる。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
次に、図6を参照して実施例3を説明する。
図6は、実施例3に係る半導体装置の製造工程を示す断面図である。これらの工程図は、nMOSトランジスタについて説明しているが、実際には同一シリコン半導体基板上にpMOSトランジスタも存在し、それについても同様の工程を行うものである。すなわち、この実施例で得られる半導体装置は、前の実施例と同じ様に、CMOS回路に適用できる。勿論、SOI基板のMOSFETにも使えるし、縦型MOSトランジスタにも応用することができる。
まず、図6(a)に示すように、p型シリコン半導体基板301の素子分離用トレンチ内にSiO2 膜を埋め込んで素子分離領域302を形成した後、フォトリソグラフィ法により素子分離領域302により区画された素子領域のみを選択的に開口したフォトレジストで覆い、必要なドーパントをこの開口部から半導体基板301に注入してn型チャネル領域303aを形成する。例えば、半導体基板301にAs(ひ素)を加速電圧20keV、ドーズ量1×1013cm-3をイオン注入し、続いて、N2 雰囲気中において1000℃で20分間アニールしてBを活性化し、n型チャネル領域303aを形成する。
図6は、実施例3に係る半導体装置の製造工程を示す断面図である。これらの工程図は、nMOSトランジスタについて説明しているが、実際には同一シリコン半導体基板上にpMOSトランジスタも存在し、それについても同様の工程を行うものである。すなわち、この実施例で得られる半導体装置は、前の実施例と同じ様に、CMOS回路に適用できる。勿論、SOI基板のMOSFETにも使えるし、縦型MOSトランジスタにも応用することができる。
まず、図6(a)に示すように、p型シリコン半導体基板301の素子分離用トレンチ内にSiO2 膜を埋め込んで素子分離領域302を形成した後、フォトリソグラフィ法により素子分離領域302により区画された素子領域のみを選択的に開口したフォトレジストで覆い、必要なドーパントをこの開口部から半導体基板301に注入してn型チャネル領域303aを形成する。例えば、半導体基板301にAs(ひ素)を加速電圧20keV、ドーズ量1×1013cm-3をイオン注入し、続いて、N2 雰囲気中において1000℃で20分間アニールしてBを活性化し、n型チャネル領域303aを形成する。
次に、図6(b)に示すように、ハフニウムシリケート(Hf-silicate )層からなる高誘電率膜304を前記成膜方法で5nm程度成膜する。次に、H2 SO4 /H2 O2 混合水溶液を用いて、高誘電率膜(ハフニウムシリケート層)304の表面を処理し、その表面付近のHfを溶解して抜き取る。これにより、Hfを抜き取った部分に反応防止層(SiO2 )305を形成する(図6(c))。以降、ポリシリコン膜の堆積、ゲート電極の形成、ドーパントの注入及びソース/ドレイン領域の活性化、配線工程などを実施例2と同様の方法で実施する。高誘電率膜は、例えば、組成比が(N/(Hf+Si+O+N)=10〜20原子%程度のHfSiONのような他の材料を用いても良い。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。高誘電率膜の表面を処理することによって表面付近のHfを溶解して抜き取って反応防止層を形成するので製造が容易になる。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。高誘電率膜の表面を処理することによって表面付近のHfを溶解して抜き取って反応防止層を形成するので製造が容易になる。
次に、図7を参照して実施例4を説明する。
図7は、実施例4に係る半導体装置の製造工程を示す断面図である。本発明は、前述の各実施例に限定されるものではない。前述の実施例は、単独で用いてもよいし、適宜組み合わせてもよく、さらに、以下の方法も組み合せて実施することも可能である。シリコン半導体基板401上に、素子分離領域402、チャネル領域403a、高誘電率膜(ハフニウムシリケート)404を形成する方法は、例えば、実施例2と同様である。高誘電率膜は、例えば、HfSiONなどの他の材料でも良い。
反応防止層405であるSiO2 層を成膜する方法は、CVD法以外にも次の方法を用いても良い。
図7は、実施例4に係る半導体装置の製造工程を示す断面図である。本発明は、前述の各実施例に限定されるものではない。前述の実施例は、単独で用いてもよいし、適宜組み合わせてもよく、さらに、以下の方法も組み合せて実施することも可能である。シリコン半導体基板401上に、素子分離領域402、チャネル領域403a、高誘電率膜(ハフニウムシリケート)404を形成する方法は、例えば、実施例2と同様である。高誘電率膜は、例えば、HfSiONなどの他の材料でも良い。
反応防止層405であるSiO2 層を成膜する方法は、CVD法以外にも次の方法を用いても良い。
(1) シリコンの原料として、TEOS以外の有機系、ハロゲン系、水素化合物系の材料を用いたCVD法でも良い。例えば、有機系としてBTBAS(SiH2 (N(C(CH3 )3 )2 ))、TDMAS(Si(N(CH3 )2 )2 )、ハロゲン系としてSiH2 、Cl2 、SiCl4 、Si2 Cl6 、SiF4 、水素化合物系としてSiH4 などが挙げられる。また、雰囲気は原料や成膜温度などに応じてO2 、H2 O、N2 Oなどから選択される単体もしくは混合ガスを適宜用いる。
(2) TEOSとH2 Oを用いたALD法により、SiO2 を成膜する。原料は他に(1)に記載のものを用いても良い。酸化剤としてH2 Oの代わりに、O2 、O3 、H2 O2 、N2 Oなどを用いても良い。
(3) SiH4 を用いてH2 /N2 雰囲気中でSi層を成膜する。続いて、Si層を酸化してSiO2 層405を形成する。Si層を酸化する方法としては、例えば、O2 含有雰囲気中において、800℃、1Torrで30秒間アニールする。または、Ar/O2 雰囲気中においてプラズマ酸化で行っても良い。H2 SO4 、H2 O2 、HNO3 などの水溶液もしくはそれらの混合溶液に浸すことにより、もしくは陽極酸化法により形成しても良い。
(2) TEOSとH2 Oを用いたALD法により、SiO2 を成膜する。原料は他に(1)に記載のものを用いても良い。酸化剤としてH2 Oの代わりに、O2 、O3 、H2 O2 、N2 Oなどを用いても良い。
(3) SiH4 を用いてH2 /N2 雰囲気中でSi層を成膜する。続いて、Si層を酸化してSiO2 層405を形成する。Si層を酸化する方法としては、例えば、O2 含有雰囲気中において、800℃、1Torrで30秒間アニールする。または、Ar/O2 雰囲気中においてプラズマ酸化で行っても良い。H2 SO4 、H2 O2 、HNO3 などの水溶液もしくはそれらの混合溶液に浸すことにより、もしくは陽極酸化法により形成しても良い。
(4) Siの原料としてSiH4 を用いてNH3 /H2 雰囲気中でSiN層を成膜する。続いて、SiN層を酸化して反応防止層(SiO2 層)405を形成する。SiNを酸化する方法としては、例えば、O2 含有雰囲気中において、800℃、1Torrで30秒間アニールするなど、(3)に記載の方法を用いれば良い。この時、SiN層中のNの一部はハフニウムシリケート(Hf-silicate )層404中に拡散し、比誘電率を挙げるという付加的な効果も期待できる。また、Siの原料として(1)に記載の材料を用いても良い。その場合、雰囲気は原料や成膜温度などに応じてNH3 ,N2 H4 ,H2 ,N2 ,N2 Oなどから選択される単体もしくは混合ガスを適宜用いる。
(5) Siターゲットを用いてAr/O2 雰囲気中において反応性スパッタリング法で成膜する。SiはAr/O2 雰囲気中において酸化されることにより反応防止層405が形成される。なお、この時、Si基板面の直上にターゲットがある必要はなく、直上から外れた位置で行うオフアクシス法により成膜しても良い。これにより、成膜時のプラズマによるハフニウムシリケート(Hf-silicate )層404への損傷を軽減する効果が得られる。
(5) Siターゲットを用いてAr/O2 雰囲気中において反応性スパッタリング法で成膜する。SiはAr/O2 雰囲気中において酸化されることにより反応防止層405が形成される。なお、この時、Si基板面の直上にターゲットがある必要はなく、直上から外れた位置で行うオフアクシス法により成膜しても良い。これにより、成膜時のプラズマによるハフニウムシリケート(Hf-silicate )層404への損傷を軽減する効果が得られる。
(6) SiO2 ターゲットを用いてAr/O2 雰囲気中においてスパッタリング法で成膜する。
(7) Siターゲットを用いてAr/N2 雰囲気中において反応性スパッタ法で成膜する。SiはAr/N2 雰囲気中において窒化されることで、SiN層が形成される。続いて、SiN層を酸化してSiO2 層405を形成する。酸化方法は(3)に記載の方法を用いれば良い。なお、(6)との組み合わせても良い。例えば、Siターゲットを用いてAr/N2 /O2 雰囲気中において反応性スパッタリング法によりSiON層を形成し、続いて、(3)に記載の方法で酸化して反応防止層(SiO2 層)405を形成する。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。また、この実施例では本発明に適用される様々な方法が提供される。
(7) Siターゲットを用いてAr/N2 雰囲気中において反応性スパッタ法で成膜する。SiはAr/N2 雰囲気中において窒化されることで、SiN層が形成される。続いて、SiN層を酸化してSiO2 層405を形成する。酸化方法は(3)に記載の方法を用いれば良い。なお、(6)との組み合わせても良い。例えば、Siターゲットを用いてAr/N2 /O2 雰囲気中において反応性スパッタリング法によりSiON層を形成し、続いて、(3)に記載の方法で酸化して反応防止層(SiO2 層)405を形成する。
以上のように、この実施例ではハフニウムシリケート系ゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間に酸化シリコンからなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。また、この実施例では本発明に適用される様々な方法が提供される。
次に、図8を参照して実施例5を説明する。
図8は、この実施例で説明される半導体装置部分断面図及び半導体装置に用いられる絶縁膜の組成比を説明する断面図である。SiO2 に代わる高誘電体ゲート絶縁膜として、高誘電率膜であるHfSiONが有望視されている。しかし、フラットバンド電圧Vfbシフトが特にp−MOSで大きい(>0.4V)という問題がある。この時のNfbシフトを起こしている固定電荷は、ドーパントとHfに起因しており、主としてpoly−Si(ポリシリコン)/HfSiON界面に局在している。
この実施例では、高誘電率膜として、この材料を用いる。したがって、その構造は、poly−Si/SiO2 /HfSiON(図8)で表される。反応防止層であるSiO2 層は、Hf濃度が少ない層であり、固定電荷の発生を抑制するために、Hf濃度が1013cm-2以下であることが好ましい。また、SiO2 層の膜厚は、0.3nm以上がその効果を維持する上で必要である。また、この材料、HfSiONは、組成比がHf/(Hf+Si)=30atom%の場合を含み、Nの組成比がN/(Hf+Si+O+N)=10〜20atom%程度が適当である。勿論、本発明では、Hfの少なくとも一部をZrに置き換えるようにしても良い。
図8は、この実施例で説明される半導体装置部分断面図及び半導体装置に用いられる絶縁膜の組成比を説明する断面図である。SiO2 に代わる高誘電体ゲート絶縁膜として、高誘電率膜であるHfSiONが有望視されている。しかし、フラットバンド電圧Vfbシフトが特にp−MOSで大きい(>0.4V)という問題がある。この時のNfbシフトを起こしている固定電荷は、ドーパントとHfに起因しており、主としてpoly−Si(ポリシリコン)/HfSiON界面に局在している。
この実施例では、高誘電率膜として、この材料を用いる。したがって、その構造は、poly−Si/SiO2 /HfSiON(図8)で表される。反応防止層であるSiO2 層は、Hf濃度が少ない層であり、固定電荷の発生を抑制するために、Hf濃度が1013cm-2以下であることが好ましい。また、SiO2 層の膜厚は、0.3nm以上がその効果を維持する上で必要である。また、この材料、HfSiONは、組成比がHf/(Hf+Si)=30atom%の場合を含み、Nの組成比がN/(Hf+Si+O+N)=10〜20atom%程度が適当である。勿論、本発明では、Hfの少なくとも一部をZrに置き換えるようにしても良い。
図8に示すように、Si(シリコン)基板上に高誘電率膜であるHfSiONを成膜し、反応防止層である最表面にHf濃度がより薄い層(濃度ゼロを含む)を形成し、その上にゲート電極であるpoly−Siを成膜する。次に、ドーパントをゲート電極に含有させ、ドーパントを活性化させる。ドーパントに起因したポリシリコン=Si界面での固定電荷を抑制できる。
なお、HfSiON層を形成する際に、Hf濃度が分布を持っていても構わない。例えば、図8(c)のようにpoly−Si界面側のHf濃度を薄く、中央部で濃くしても構わない。ただし、図8(b)のように、1atm%以上のHfがpoly−Si界面側にあるとVfbシフトを起こす。したがって、poly−Si界面側は、本発明を説明する図8(c)に示すように、Vfbシフトを抑える作用のあるSiO2 とならなければならない。
以上のように、この実施例ではHfSiONゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にSiO2 からなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
なお、HfSiON層を形成する際に、Hf濃度が分布を持っていても構わない。例えば、図8(c)のようにpoly−Si界面側のHf濃度を薄く、中央部で濃くしても構わない。ただし、図8(b)のように、1atm%以上のHfがpoly−Si界面側にあるとVfbシフトを起こす。したがって、poly−Si界面側は、本発明を説明する図8(c)に示すように、Vfbシフトを抑える作用のあるSiO2 とならなければならない。
以上のように、この実施例ではHfSiONゲート絶縁膜とドーパントが含有されたシリコンゲート電極との間にSiO2 からなる反応防止層を設けることにより固定電荷の発生を抑制することが可能になる。
本発明は、MOS構造に反応防止層を介在させてなるので固定電荷を抑制したCMOS回路やSOIのMOSFET、縦型MOSトランジスタなどに適用することができる。
101、201、301 半導体基板
202,402 素子分離領域(SiO2 膜)
103、203a、303a、403a チャネル領域
203b、203c ソース/ドレイン領域
104、204、304、404 高誘電率膜(Hf-silicate)
105、205、305、405 反応防止層(SiO2 )
206a ゲート電極(ドーパント無し)
106、206b ゲート電極(ドーパント添加)
207 フォトレジスト
208 側壁絶縁膜(SiO2 )
209 コバルトシリサイド(CoSi2 )層
210 層間絶縁膜(SiO2 )
211 配線層(Al/TiN/Ti)
202,402 素子分離領域(SiO2 膜)
103、203a、303a、403a チャネル領域
203b、203c ソース/ドレイン領域
104、204、304、404 高誘電率膜(Hf-silicate)
105、205、305、405 反応防止層(SiO2 )
206a ゲート電極(ドーパント無し)
106、206b ゲート電極(ドーパント添加)
207 フォトレジスト
208 側壁絶縁膜(SiO2 )
209 コバルトシリサイド(CoSi2 )層
210 層間絶縁膜(SiO2 )
211 配線層(Al/TiN/Ti)
Claims (13)
- 半導体基板と、
前記半導体基板に形成された機能素子とを具備し、
前記機能素子は、前記半導体基板上に形成された高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有し、前記高誘電率膜は、Hf,Zrの少なくとも1つ以上を含み、SiO2 又はSiONを主成分とする材料から構成されていることを特徴とする半導体装置。 - 前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなることを特徴とする請求項1に記載の半導体装置。
- 前記高誘電率膜は、HfAlO,HfAlON,HfZrAlO,HfZrAlON,ZrAlO及びZrAlONの中から選択された材料からなることを特徴とする請求項1に記載の半導体装置。
- 前記機能素子は、トランジスタ又はキャパシタもしくはその両方を含むものであることを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置。
- 前記半導体基板は、シリコン半導体基板又はSOI基板からなることを特徴とする請求項1乃至請求項4のいずれかに記載の半導体装置。
- 前記ゲート構造を有するトランジスタは、nチャネル領域を有するn型MOSトランジスタであることを特徴とする請求項2乃至請求項4のいずれかに記載の半導体装置。
- 前記ゲート構造を有するトランジスタは、pチャネル領域を有するp型MOSトランジスタであることを特徴とする請求項2乃至請求項4のいずれかに記載の半導体装置。
- 前記ゲート構造を有するトランジスタは、pチャネル領域及びnチャネル領域を有するCMOSトランジスタであることを特徴とする請求項2乃至請求項4のいずれかに記載の半導体装置。
- 前記ゲート電極は、Siを主成分とし、さらに、B,P,Asの少なくとも1つを含有することを特徴とする請求項1乃至請求項8のいずれかに記載の半導体装置。
- 前記ゲート電極は、Si1-x Gex (0≦x≦0.8)からなることを特徴とする請求項1乃至請求項8のいずれかに記載の半導体装置。
- 前記ゲート電極は、Si及び金属からなる材料を主成分とし、前記金属がFe,Co,Ni,Ti,Hf,Zr,Wから選択されることを特徴とする請求項1乃至請求項8のいずれかに記載の半導体装置。
- 半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、
前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなり、前記ゲート構造を構成するゲート絶縁膜及びゲート電極は、CVD法により順次積層することを特徴とする半導体装置の製造方法。 - 半導体基板上に高誘電率膜及びこの高誘電率膜上に形成された反応防止層からなるゲート絶縁膜と、前記反応防止層上に形成されたゲート電極とから構成されたゲート構造を有するトランジスタを形成する工程を具備し、
前記高誘電率膜は、HfSiO,HfSiON,HfZrSiO,HfZrSiON,ZrSiO及びZrSiONの中から選択された材料からなり、前記高誘電率膜は、CVD法により形成され、前記反応防止膜は、スパッタリング法もしくは酸化法により形成されることを特徴とする半導体装置の製造方法。
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