JP2006086151A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 SiO2 に比較して高い誘電率の材料、例えばHfO2 からなるゲート絶縁膜3GをもつMOS−FETを製造する工程に於いて、ゲート電極用の多結晶Si膜3を成膜後のゲート加工前の状態で高誘電率絶縁膜2と多結晶Si膜3との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程が含まれてなることを特徴とする。
【選択図】 図1
Description
SiON膜12:厚さ0.7〜1.0nm、K=4
HfO2 膜13:厚さ>2.0nm、K=16
SiN膜14:厚さ〜0.4nm、K=6
である。即ち、これ等の膜の物理膜厚Tphy =3.0〜3.4nmであり、また、これをSiO2 に換算した膜厚EOT=1.2〜1.5nmである。
(1)
Si基板1を前処理して表面を清浄化する。
(2)
CVD(chemical vapor deposition)法を適用することに依り、Si基板1上に厚さ3nmのHfO2 からなる高誘電率絶縁膜2を形成する。
(3)
CVD法を適用することに依り、高誘電率絶縁膜2上に厚さ180nmの多結晶Si膜3を形成する。
(4)
温度1000℃の酸素雰囲気中で1分〜4分の熱処理を行う。この工程を経ることで多結晶Si膜3の表面はSiO2 膜4で覆われる。尚、熱処理を行う前に、多結晶Si膜3上に界面酸化処理を均一化する為のSiO2 膜を形成することは任意に実施して良く、また、同じく、熱処理を行う前に、多結晶Si膜3上に表面酸化を抑制する為のSi3 N4 膜を形成するなども任意である。
(5)
HF水溶液を用いる浸漬法を適用することに依り、SiO2 膜4を除去する。尚、このSiO2 膜4は、多結晶Si膜3や高誘電率絶縁膜2をゲートパターンにエッチングする際のハードマスクとして利用しても良い。
(6)
レジストプロセス、及び、ドライエッチング法を適用することに依り、多結晶Si膜3及び高誘電率絶縁膜2をゲートパターンにエッチングしてゲート電極3G及びゲート絶縁膜2Gを形成する。この場合、ゲート電極3Gの幅は約1000Åであり、このように幅が狭いと、前記工程(4)の熱処理で不純物濃度プロファイルが変化しても、それを容易に補正することができる。尚、ゲート電極3Gを形成した後、金属シリサイド化しても良い。
(7)
CVD法を適用することに依り、厚いSiO2 からなる絶縁膜を形成し、次いで、異方性エッチング法を適用することに依り、その絶縁膜のエッチングを行ってサイドウォール5を形成する。
2 高誘電率絶縁膜
2G ゲート絶縁膜
3 多結晶Si膜
3G ゲート電極
4 SiO2 膜
5 サイドウォール
Claims (5)
- SiO2 に比較して高い誘電率の材料からなるゲート絶縁膜をもつMOS−FETを製造する工程に於いて、
ゲート電極用の多結晶Si膜を成膜後のゲート加工前の状態で前記ゲート絶縁膜となる高誘電率絶縁膜と前記多結晶Si膜との界面特性を改善する為に酸化雰囲気中で熱処理を行う工程
が含まれてなることを特徴とする半導体装置の製造方法。 - 酸化雰囲気中で熱処理を行った後、多結晶Si膜をパターニングしてから金属シリサイド化する工程
が含まれてなることを特徴とする請求項1記載の半導体装置の製造方法。 - 酸化雰囲気中で熱処理を行うことで多結晶Si膜上に自然生成された熱酸化膜を多結晶Si膜をゲートパターンに加工する際のハードマスクとすること
を特徴とする請求項1或いは2記載の半導体装置の製造方法。 - 酸化雰囲気中で熱処理を行う前に多結晶Si膜上に界面特性を改善する為の界面酸化処理を均一化する為に予めSiO2 膜を形成すること
を特徴とする請求項1或いは2記載の半導体装置の製造方法。 - 酸化雰囲気中で熱処理を行う前に多結晶Si膜上に表面酸化を抑制する為のSi3 N4 膜を形成すること
を特徴とする請求項1或いは2記載の半導体装置の製造方法。
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