JP4988217B2 - Ｍｅｍｓ構造体の製造方法 - Google Patents
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Description
本発明は、MEMS構造体を含む半導体装置およびその製造方法に関し、特にMEMS構造体の構築、高精度化に適用して有効な技術に関する。
半導体集積回路の高性能化及び高集積化を実現してきた微細加工技術を用いて、圧力、加速度等の機械的センサや微小スイッチ、振動子等の微細な機械部品、機械システムを形成するマイクロエレクトロメカニカルシステムズ（Micro Electro Mechanical Systems, MEMS）技術が開発されている。MEMSはSi基板自体を加工するバルクMEMSと、Si基板表面に薄膜を堆積、パターニングを繰り返すことにより形成する表面MEMSに大別される。MEMSのセンサ応用においては、外力等による機構の機械的変形が、ピエゾ抵抗変化や容量変化として電気的信号に変換され出力される。さらに、通常上記出力は、半導体集積回路（LSI）によって信号処理される。又、MEMSの振動子応用においては、これら振動子の入出力は高周波回路に接続される。
このように、上記MEMSはLSIと組み合わせて利用されることが多い。MEMSを信号処理用LSIと組み合わせて使用する場合、各々が別チップとなるため、システム全体の小型化が困難となる。MEMSとLSIは通常どちらもSi基板上に形成される事から、両者を同一基板上でモノリシックに集積しようと発想されるのは自然な流れである。既に一部製品に適用されており、特許文献１、非特許文献１および２には、半導体装置製造プロセスの途中で、MEMS構造部品による圧力センサを形成し、LSIとMEMSを同一チップ上に製造する方法が開示されている。
ところで、MEMS構造体では、通常の半導体部品と異なり、Si等の基板から連続した膜構造ではなく、MEMSを構成する材料膜単膜または積層・複合膜が、空間中に懸架される部分が存在するためにMEMS構造部品の膜中応力を制御する事が重要である。
例えば、周囲から独立した可動部分が、片持ち梁のように、一端が固定されている場合、可動部に引っ張り圧力があれば、固定されて居ない他端が反り上がる事が知られている。
例えば、周囲から独立した可動部分が、片持ち梁のように、一端が固定されている場合、可動部に引っ張り圧力があれば、固定されて居ない他端が反り上がる事が知られている。
また、非特許文献３には、静電容量型のダイアフラムにおいて、上下電極に挟まれた空洞部の面積が1500μm2を越えるような場合、可動部に非常に強い引っ張り応力があると、可動部そのものが破壊して構造が形成できない事、逆に圧縮応力が強いと膜に凹凸が発生する事、さらに、適度な引っ張り応力0〜500Mpaの範囲内であれば、MEMS構造体の形状を維持し、線形性よく感度よく可動部を動かす事が可能である事が記載されている。
一般的には、ある形状を保持するには、残留応力を0に近付ける事が有効と言われている。応力制御は、その構造体材料となる薄膜を成膜する時の条件や、その後の熱工程により、ある程度可能である。
一般的には、ある形状を保持するには、残留応力を0に近付ける事が有効と言われている。応力制御は、その構造体材料となる薄膜を成膜する時の条件や、その後の熱工程により、ある程度可能である。
薄膜構造体には、例えばポリシリコンが広く使用されているが、通常600℃程度で形成されるポリシリコンは残留応力が大きい。そこで、1000℃程度の高温熱処理により応力解放が行なわれる。MEMS構造体を半導体回路を有する１チップ上に混載する、特許文献１、非特許文献１および２に記載の例でも、MEMSにはポリシリコンが使用されており、半導体装置製造プロセスの途中でMEMS構造部品を形成し、半導体製造プロセス上必要な高温の熱処理時に、応力解放も同時に行っている。
しかし、高性能集積回路における微細CMOSのトランジスタは、1000℃の熱処理に耐えない。そのような場合は、MEMSの機械部品構造と電子回路を別チップで構成したり、張り合わせたりして、ハイブリッド化したり、LSI製造プロセスへ影響を与えないような工夫を行ってMEMS構造体を形成する。
また、MEMSに適用する低応力膜としてSiGeが提案されている。SiGeは比較的低温で形成する事が可能である。
あるいは、Cu、W、WSi等の金属膜、金属合金膜、あるいは金属化合物膜を用いることも検討されている。これらの材料もスパッタリング等により成膜する事により、比較的低温で形成可能であり、成膜条件によって応力制御も可能な場合もある。
MEMSとLSIの集積化を目指した場合、LSI回路作製後に同一基板上にMEMS構造体を形成するプロセスも考え得る。この場合は、比較的低温度で成膜可能で応力制御も可能な前記金属、あるいは金属化合物膜でMEMS構造体を形成する事も可能である。しかし、LSI回路作製後の配線工程プロセスで簡便に用いられているMEMS構築可能な材料例を図１１に示すが、W、Ta、Moなどの高融点金属は厚膜成膜が難しく、Alは耐腐食性に劣る。CuはLSI動作を汚染により阻害しないよう、Cu自身の拡散シールドを配置しなければならない等、プロセス上の制約が大きい。
あるいは、Cu、W、WSi等の金属膜、金属合金膜、あるいは金属化合物膜を用いることも検討されている。これらの材料もスパッタリング等により成膜する事により、比較的低温で形成可能であり、成膜条件によって応力制御も可能な場合もある。
MEMSとLSIの集積化を目指した場合、LSI回路作製後に同一基板上にMEMS構造体を形成するプロセスも考え得る。この場合は、比較的低温度で成膜可能で応力制御も可能な前記金属、あるいは金属化合物膜でMEMS構造体を形成する事も可能である。しかし、LSI回路作製後の配線工程プロセスで簡便に用いられているMEMS構築可能な材料例を図１１に示すが、W、Ta、Moなどの高融点金属は厚膜成膜が難しく、Alは耐腐食性に劣る。CuはLSI動作を汚染により阻害しないよう、Cu自身の拡散シールドを配置しなければならない等、プロセス上の制約が大きい。
非許文献３でMEMS可動部に用いているタングステンシリサイド膜は、特許文献３に、CVD法と言った結晶化温度を越える比較的高温で成膜した場合には、室温から900℃付近までの昇温に伴って応力は温度に依存して変化するものの、室温に戻った際には、昇温前とほとんど変わらない残留応力になる旨の記載がある。
一方で、非特許文献４には、スパッタリング法といった、結晶化温度以下での比較的低温で成膜した場合について、例えば、150℃程度の低温で成膜した後、300℃付近まで昇降温すると応力にヒステリシスが生じ、再度室温に戻した場合の残留応力は、昇降前と比べて引っ張り側へ変化する事が記載されている。
また、MEMS構造体はチップのより表面側へ位置する事も多く、用途によっては外部に露出する場合もあるため、MEMS構造体を外界から保護する方法も開発されている。通常、機械的には、構造体は空洞封止されるが、電磁気的な保護、シールドが必要な場合もある。例えば、特許文献２には容量型圧力センサにおいて、MEMS可動部のダイアフラム膜の上層に、GND電位に固定した導電性の膜を配置し、静電シールドの機能を付加している。この場合、ダイアフラム電極膜及び上記導電膜には、高温度での熱処理により残留応力を制御したポリシリコンを適用している。
電磁シールドに適用する場合も、MEMS可動部に密着する等MEMS構造本体またはそれに準ずる構造体となる事も多く、残留応力の制御が必要となる場合もある。
電磁シールドに適用する場合も、MEMS可動部に密着する等MEMS構造本体またはそれに準ずる構造体となる事も多く、残留応力の制御が必要となる場合もある。
背景技術で述べたように、MEMS構造体を形成する場合には、MEMS構造体部品の応力制御が重要である。また、LSIとMEMS構造体を同一チップ上へ形成して、より集積化や小型化する事が望まれる。
しかし、MEMS構造体材料にポリシリコンを用いた場合には、応力を制御するために高温の熱処理が必須となる。しかし、高温の熱処理はトランジスタにダメージを与えるため、ごく限られた製造プロセスを採用しないと高性能ＬＳＩとの集積化が困難であるという課題がある。
一方、MEMS構造体材料にＳｉＧｅを用いる方法では、成膜温度は低いものの、特殊な成膜装置やプロセスが必要という課題がある。
一方、MEMS構造体材料に金属膜を用いる場合は、たとえば、スパッタリング法により比較的低温で成膜可能であり、成膜時の温度、ガス流量、圧力等により応力制御が容易であるという利点がある。しかし、W等は厚い膜を形成する事が難しいため、犠牲層のウエットエッチング工程で、構造体が薄く物理的に自重を支えきれずにスティッキングが発生し、MEMS構造体が作製できない場合があるという課題がある。さらに、Ｃｕの場合、特殊な成膜装置やLSIへの汚染防止プロセスが必須であるという課題がある。
一方、MEMS構造体材料に金属膜を用いる場合は、たとえば、スパッタリング法により比較的低温で成膜可能であり、成膜時の温度、ガス流量、圧力等により応力制御が容易であるという利点がある。しかし、W等は厚い膜を形成する事が難しいため、犠牲層のウエットエッチング工程で、構造体が薄く物理的に自重を支えきれずにスティッキングが発生し、MEMS構造体が作製できない場合があるという課題がある。さらに、Ｃｕの場合、特殊な成膜装置やLSIへの汚染防止プロセスが必須であるという課題がある。
一方、発明者らの検討によれば、タングステンシリサイド（WSi）に代表されるような、MoSi、TiSi、CoSi等の金属シリコン化合物の場合は、反応性化合物を形成するため、成膜時点で制御可能な応力範囲が狭い、あるいは前述した非特許文献４に記載のように、後工程の熱処理の影響により、成膜後のプロセスで応力が変化する場合がある、という課題がある。
また、MEMS構造体を、外界から電気磁気的に保護、シールドする必要がある場合、例えば特許文献２ではポリシリコンを電気的シールドとして適用しているが、1000℃近い熱処理で応力解放を行っており、やはり、トランジスタにダメージを与えるという課題がある。
本発明の第１の目的は、高性能のLSIの性能を維持しながら、LSIを作製した後の製造プロセス工程で、応力制御されたMEMS構造体を形成し、両者を1チップ上に集積化することである。
又、本発明の第２の目的は、高性能のLSIの性能を維持しながら、MEMS構造体を電気的・化学的に保護し、かつ、MEMS可動部全体を低応力化することにある。
本願において、第１の目的は、MEMS構造体に、低温成膜可能なタングステンシリサイド等の高融点金属のシリコン化合物膜を用い、成膜時の温度T1を、成膜以降の製造プロセスで必須となる高性能LSIの特性を劣化させない後熱処理温度T2と、偽結晶化温度T3に照らし合わせて、任意に選択することにより、MEMS構造体の完成時点での残留応力を制御する製造手段により達成される。
第２の目的は、MEMS構造体可動部を、残留応力の制御可能な高融点金属または高融点金属のシリコン化合物を含む複数の層の積層構造とし、可動部全体の応力を、当該高融点金属または高融点金属のシリコン化合物薄膜の応力制御により調整し、半導体混載MEMS構造体の可動部全体の応力を制御する事で達成する。
以下、本発明で課題を解決する手段を詳細に説明する。
背景技術で述べたように、非特許文献４には、室温から150℃程度の比較的低温でスパッタリング法で成膜したタングステンシリサイド薄膜が、300℃の後熱処理により残留応力が変化する、との記載がある。このような公知例から、我々はタングステンシリサイドのような金属シリサイド膜の応力が、半導体製造の配線工程で適用可能な比較的低温の熱処理でも、成膜直後と比べて変化する可能性があるのではないかと考え、種々の検討を行った。
背景技術で述べたように、非特許文献４には、室温から150℃程度の比較的低温でスパッタリング法で成膜したタングステンシリサイド薄膜が、300℃の後熱処理により残留応力が変化する、との記載がある。このような公知例から、我々はタングステンシリサイドのような金属シリサイド膜の応力が、半導体製造の配線工程で適用可能な比較的低温の熱処理でも、成膜直後と比べて変化する可能性があるのではないかと考え、種々の検討を行った。
その結果、シリコンを含む金属系の膜、シリコン-金属・化合物系の膜では、成膜時の温度T1、その後の製造プロセス後工程で経験する温度T2、偽結晶化温度T3との関係により、最終的な残留応力を制御できるという知見を見出した。言い換えると、後工程プロセスである程度その温度が限定される後熱処理温度T2と、物質の物理的性格で決まる偽結晶温度T3に照らしあわせつつ、成膜温度T1を任意に選択する事により、最終的な残留応力の制御が意図的に可能な事を発見した。
すなわち、タングステンシリサイド膜の残留応力が、成膜後の後熱処理により変化する事は、前述のように、上記非特許文献４に記載されているが、さらに偽結晶化温度T3もふまえての成膜温度T1の選択を加える事により、最終応力の制御が幅広く可能になる、と言う事を明らかにした。
以下、図1〜３を用いて、タングステンシリサイド膜の例により、応力制御方法を詳細に説明する。
一般に、バルク状態のタングステンシリサイドの結晶化温度は600℃以上と言われている。我々は、シリコン等の基板上に形成した、タングステンシリサイド薄膜が、400℃〜450℃程度の熱処理で、膜応力の急激な変化を伴う結晶化が進行する事を確認した。そのため、便宜上、ここでは、400℃〜450℃程度での結晶化を“偽結晶化”、その温度範囲T3を“偽結晶化温度”と表記する。450℃の加熱工程を経たWSi薄膜については、XRD測定により明瞭なWSi金属間化合物のピークを測定し、結晶化している事を確認済みである。
一般に、バルク状態のタングステンシリサイドの結晶化温度は600℃以上と言われている。我々は、シリコン等の基板上に形成した、タングステンシリサイド薄膜が、400℃〜450℃程度の熱処理で、膜応力の急激な変化を伴う結晶化が進行する事を確認した。そのため、便宜上、ここでは、400℃〜450℃程度での結晶化を“偽結晶化”、その温度範囲T3を“偽結晶化温度”と表記する。450℃の加熱工程を経たWSi薄膜については、XRD測定により明瞭なWSi金属間化合物のピークを測定し、結晶化している事を確認済みである。
図1〜３に、一般的な薄膜の加熱時の応力変化を表すグラフを示す。図１〜３は、タングステンシリサイド膜を、成膜装置にて任意の温度T1でシリコン基板上に形成した後、装置から取り出して室温になっている試料を、続いて応力測定装置にセットし、昇温して、任意の温度から降温した時の応力の変化を表している。降温を開始する任意の温度を、後熱処理温度T2と一致させれば、図1〜３により、後熱処理工程時の応力変化を擬似的に再現可能であり、また、後熱処理工程後のタングステンシリサイド膜の応力も推測可能である。以上をふまえて、以降は“降温開始温度=後熱処理温度=Ｔ２”と記述する。
図１は成膜時の温度T1が、それ以降の製造工程で経験する後熱処理温度T2よりも高い“T1＞T2”の場合を模擬した応力変化グラフである。成膜時T1より高い温度を経験しないため、応力は成膜温度で決まり、成膜直後の膜応力が、MEMS構造体完成時の残留応力となる。図１は350℃で成膜した後、300℃まで昇温した例であるが、その残留応力は、成膜直後および加熱応力測定後ともに同じく引っ張り方向へ200Mpaであった。
図１はT2＜T1＜T3の場合の例だが、成膜温度T1が結晶化領域温度T3より高い（T1≧T3）場合も同様に、“成膜直後の応力=最終的な残留応力”となる。
図２，３に示す、成膜時の温度T1が、それ以降の製造工程で経験する熱処理温度T2よりも低い場合は、T1と後工程温度T2および結晶化領域温度T3との関連によって最終的な残留応力は変化する。
図１はT2＜T1＜T3の場合の例だが、成膜温度T1が結晶化領域温度T3より高い（T1≧T3）場合も同様に、“成膜直後の応力=最終的な残留応力”となる。
図２，３に示す、成膜時の温度T1が、それ以降の製造工程で経験する熱処理温度T2よりも低い場合は、T1と後工程温度T2および結晶化領域温度T3との関連によって最終的な残留応力は変化する。
図２に、後熱処理温度T2が結晶化領域温度T3よりも低い“T1＜T2＜T3”の場合を模擬した応力変化グラフ示す。
図２に、実線で室温に近い温度T1で成膜した場合と、点線で後熱処理温度T2よりは低温だが実線で示した成膜温度T1よりは高温のT1'で成膜とした場合の、２パターンの応力変化を示す。どちらの場合も、昇温に伴い成膜温度以上の温度領域で応力が引っ張り方向へ変化する。これは、成膜温度よりも高い温度で、膜中で部分的な結晶化が起こり、体積が少しづつ減少するためと考えられる。
最終的な残留応力は、実線で示した温度T1で成膜例では、成膜時の応力は圧縮側だったのに対し、室温へ戻した時点での応力は引張り方向へ転じた。
図２に、実線で室温に近い温度T1で成膜した場合と、点線で後熱処理温度T2よりは低温だが実線で示した成膜温度T1よりは高温のT1'で成膜とした場合の、２パターンの応力変化を示す。どちらの場合も、昇温に伴い成膜温度以上の温度領域で応力が引っ張り方向へ変化する。これは、成膜温度よりも高い温度で、膜中で部分的な結晶化が起こり、体積が少しづつ減少するためと考えられる。
最終的な残留応力は、実線で示した温度T1で成膜例では、成膜時の応力は圧縮側だったのに対し、室温へ戻した時点での応力は引張り方向へ転じた。
また、Ｔ１よりも高温度のT1'で成膜した場合、成膜直後の残留応力は、より低温の温度T1で成膜した場合より引っ張り方向であったが、同じ最高温度T2から降温したにも関わらす、室温に戻した際の最終的な残留応力は、T1で成膜した場合より小さくなった。
これは、成膜温度T1'が高く、成膜時点ですでに部分結晶化した領域が存在したため、後熱処理時での部分結晶化が少なく、体積変化も少なくなり、引っ張り側への応力変化量が小さくなったと思われる。
つまり、T1＜T2＜T3の場合は、成膜温度T1が高くなると、成膜直後の応力はより引っ張り方向となる。しかし、後熱処理温度T2を経た後の最終的な残留応力は、もっと低い成膜温度の場合よりも引っ張り方向へは小さくなる。このように、成膜時の温度の選択により、最終的な残留応力の制御が可能である。
これは、成膜温度T1'が高く、成膜時点ですでに部分結晶化した領域が存在したため、後熱処理時での部分結晶化が少なく、体積変化も少なくなり、引っ張り側への応力変化量が小さくなったと思われる。
つまり、T1＜T2＜T3の場合は、成膜温度T1が高くなると、成膜直後の応力はより引っ張り方向となる。しかし、後熱処理温度T2を経た後の最終的な残留応力は、もっと低い成膜温度の場合よりも引っ張り方向へは小さくなる。このように、成膜時の温度の選択により、最終的な残留応力の制御が可能である。
図３に、後熱処理温度T2が偽結晶化温度T3よりも高い“T1＜T3＜T2”の場合を模擬した応力変化グラフ示す。
偽結晶化温度T3を通過する際に、応力は引っ張り方向へ大きく変化する。これは、急激な結晶化が起き、大きく体積が減少した為と推測される。最終的な残留応力は、1Gpa以上の引っ張りとなった。
偽結晶化温度T3を通過する際に、応力は引っ張り方向へ大きく変化する。これは、急激な結晶化が起き、大きく体積が減少した為と推測される。最終的な残留応力は、1Gpa以上の引っ張りとなった。
このように、タングステンシリサイド膜の場合は、成膜温度T1を、後工程での熱処理温度T2および結晶化領域温度T3を踏まえて選択することにより、任意の残留応力を有するMEMS構造体を形成する事が可能といえる。本例のタングステンシリサイド膜の場合、-200MPa〜1Gpa以上の範囲での応力制御可能であった。
ここではタングステンシリサイド膜の場合について、詳細に説明したが、他の金属シリコン化合物を用いた場合も、厳密な残留応力値に違いはあるものの、応力変化・制御方法の傾向は、タングステンシリサイド膜と同様である。
ここではタングステンシリサイド膜の場合について、詳細に説明したが、他の金属シリコン化合物を用いた場合も、厳密な残留応力値に違いはあるものの、応力変化・制御方法の傾向は、タングステンシリサイド膜と同様である。
また、電気的なシールドとして使用可能な材料と適性検討例を図１２に示す。電磁シールドに適用する場合も、MEMS構造体本体またはそれに準ずる構造体（MEMS可動部に密着する等）となるため、残留応力の制御が必要である。Alは腐食性が懸念され、特許文献２で用いられているポリシリコンは高温度の熱処理が不可能なため残留応力制御ができない。
一方で、この用途にも、タングステンシリサイドと言った金属シリコン化合物は有用である。さらに、シールドの用途では、厚膜化の必要性が無いため、Taと言った金属や、アモルファスシリコンと言った高温度のプロセスを、必要とせずに残留応力を低応力に抑える事ができる材料も適用可能である。
発明よれば、成膜工程における残留応力を制御することにより、MEMS構造体の完成時点での残留応力を調整、所望形状にする事ができる。
そのため、LSIを作製した後の製造プロセス工程で、応力制御されたMEMS構造体を形成し、両者を１チップ上に集積化することが可能である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰返しの説明は省略する。
本実施例は、本発明をMEMS構造体で構成した静電容量型圧力センサに適用し、デジタル回路、センサ信号を増幅するアンプや無線送受信等のアナログ回路、フラッシュメモリ回路等を１チップに混載したMEMS構造体混載半導体装置を構成した物である。
図４は本実施の形態の圧力センサ混載半導体装置の圧力検知部を含む主要部断面図である。シリコン基板1の上部に拡散領域2、locos3を配置し、その上部にゲート酸化膜4、ゲート電極5、キャップ絶縁膜6、サイドウォール7等で構成するMOSトランジスタが形成されている。トランジスタの最短のゲート長は0.35μmである。
トランジスタ上部には酸化シリコン膜8が配置されており、拡散層上部には、コンタクトホール9が形成され、その内部は窒化チタン膜とタングステン膜からなるプラグ10となっている。
トランジスタ上部には酸化シリコン膜8が配置されており、拡散層上部には、コンタクトホール9が形成され、その内部は窒化チタン膜とタングステン膜からなるプラグ10となっている。
プラグ10には、窒化チタンバリア膜を有するアルミニウム合金からなる第一配線層11が接続されている。第一配線層11の上部には、スルーホール12を介して第二配線層13、スルーホール14を介して第二配線層13に接続する第三配線層15、スルーホール16を介して第三配線層15に接続する第四配線層17、スルーホール18を介して第四配線層17に接続する第五配線層19が形成されている。第二配線層13〜第五配線層19のそれぞれは、第一配線層11と同様に窒化チタンバリア膜を有するアルミニウム合金からなる。また第一配線層11〜第五配線層19のそれぞれは、酸化シリコン膜8で絶縁されている。また、本実施形態の半導体装置の製造プロセス中では必要に応じてCMP（Chemical Mechanical Polishing）を用いて、各配線層表面はほぼ平坦化されている。
本実施例１のMEMS構造体である、圧力センサ・圧力検知部は、スルーホール18に接続された下部電極19a上部に、一部に空洞21を有する、酸化シリコン膜20を形成する。空洞25の内部は窒素を主成分とするほぼ１気圧の気体で満たされている。
酸化シリコン膜20上に形成されたタングステンシサイド膜22には、図中には記載ないが、複数の孔22aが開口され、そこからフッ酸を導入することにより、酸化シリコン膜20に空洞21を形成する。
本実施例１のMEMS構造体である、圧力センサ・圧力検知部は、スルーホール18に接続された下部電極19a上部に、一部に空洞21を有する、酸化シリコン膜20を形成する。空洞25の内部は窒素を主成分とするほぼ１気圧の気体で満たされている。
酸化シリコン膜20上に形成されたタングステンシサイド膜22には、図中には記載ないが、複数の孔22aが開口され、そこからフッ酸を導入することにより、酸化シリコン膜20に空洞21を形成する。
酸化シリコン膜20の上に形成されたタングステンシリサイド膜22は、半導体上への成膜時の温度T1を350℃とし、その温度は、以降の製造工程で経験する熱処理温度T2・450℃よりも低く、かつその熱処理温度T2は、タングステンシリサイド膜の結晶化温度T3・650℃よりも低く調整することで、完成時の膜応力が500Mpaになるように制御し、形状のよい空洞・ダイアフラム部を形成した。
タングステンシリサイド膜22上には、プラズマCVD（Chemical Vapor Deposition）法によって形成された酸化シリコン膜23と窒化シリコン膜24が積層されている。酸化シリコン膜23は孔22aを塞ぐ、窒化シリコン膜24は外部からの水分の浸入を防止する、役割をそれぞれ有する。
本実施例では、窒化シリコン膜24/酸化シリコン膜23/タングステンシリサイド膜22の積層膜がダイヤフラムを構成している。その一部を構成するタングステンシリサイド膜22はスルーホール18を通じて第五配線層に接続されている。窒化シリコン膜25の一部の上層には、感光性ポリイミド膜26が形成されている。
なお、本実施例、図４では、圧力センサ・容量検知部の下部電極に第五配線層とは別の金属膜を形成したが、第五配線層での代用も可能である
また、図４について、配線層が窒化チタンバリア膜を有するアルミニウム合金である場合について詳細に説明したが、配線がアルミニウムあるいは銅または銅合金で形成された場合も、通常の半導体製造プロセスに必要な配慮、例えばLSI層内への金属拡散汚染防止対策等がなされれば、同様に適用、構成可能である。
なお、本実施例、図４では、圧力センサ・容量検知部の下部電極に第五配線層とは別の金属膜を形成したが、第五配線層での代用も可能である
また、図４について、配線層が窒化チタンバリア膜を有するアルミニウム合金である場合について詳細に説明したが、配線がアルミニウムあるいは銅または銅合金で形成された場合も、通常の半導体製造プロセスに必要な配慮、例えばLSI層内への金属拡散汚染防止対策等がなされれば、同様に適用、構成可能である。
図５は、本発明を適用したMEMS構造体混載半導体装置の例を、図４で説明した実施例１の圧力センサを含むチップ構成例で平面図で示したものである。配線工程MEMSによる圧力センサ27上には、圧力感知のための開口部28が設けられている。その他、参照容量29、デジタル回路30、無線送受信部31、センサ信号を増幅するアンプ等のアナログ回路32、フラッシュメモリ回路33、外部と電気的に接続するパッド部34等によって構成される。
こうして作製したMEMS圧力センサを用いて、実際に加圧試験を行った所、図６に示すような、圧力の増加に伴って容量値が線形的に変化する、良好な出力結果を得た。
図７および図８にて、本実施例の配線MEMS圧力センサ混載半導体装置の半導体回路部分の製造過程を説明する。混載半導体装置回路の最小設計寸法は0.35μmである。
図７および図８にて、本実施例の配線MEMS圧力センサ混載半導体装置の半導体回路部分の製造過程を説明する。混載半導体装置回路の最小設計寸法は0.35μmである。
図７に示したように、まず、シリコン基板１表面に、フォトリソグラフフィー技術とイオン導入技術等により、拡散領域2およびロコス3、ゲート酸化膜4を形成する。その上部に、ポリシリコン膜、キャップ絶縁膜6を成膜後、フォトリソグラフフィー技術およびドライエッチング技術を用いて、ゲートまたはトランジスタ5を形成する。窒化ケイ素によりゲートまたはトランジスタ5を保護するサイドウオール6を形成した後、絶縁膜8を成膜する。絶縁膜8に、コンタクトホール9を開口し、プラグ10を形成する。
図８には図７に引き続いての製造プロセスを示す。図７で示した酸化膜シリコン膜8上に窒化チタンバリア膜を有するアルミニウム合金からなる第一配線層11、第二配線層13、第三配線層15、第四配線層17を、順次、酸化シリコンの絶縁膜層8を挟みながら、また、必要に応じてCMPプロセスを用いて表面を平坦化しながら形成する。各配線層は、絶縁層・酸化シリコン膜8内に形成したスルーホール12、14、16により電気的に接続する。第四配線層17へのスルーホール18を形成した後、絶縁膜8の最上層部をCMPにより平坦化し、配線MEMS構造体へ電気的に接続する第五配線層19を形成する。図４に示した圧力センサでは、この図８の上部に、引き続いて、MEMS圧力センサ部分を形成した。
図９には、図４に示した上部電極にタングステンシリサイド膜を用いたMEMS圧力センサの、窒化シリコン膜２４上に、タングステンシリサイド膜によるシールド層37を形成した例を示す。図９中では省略したが、図９に示した部分の下部には、図８に示したLSI回路が形成されており、両図の第五配線19は同一の物である。
図９において、空洞上部のダイアフラム部分の薄膜構造体は、タングステンシリサイドによるシールド層35/絶縁膜23/タングステンシリサイド22による上部電極という積層構造である。
ダイアフラムを構成する積層された薄膜それぞれの応力は、MEMS混載半導体装置の完成時点で、引っ張り/圧縮/引っ張りであり、ここで用いた絶縁膜は、製造プロセス上の都合で、特に圧縮応力が強くなった。そのため、最上層のシールド層タングステンシリサイドを形成しなかった類似形状のサンプルでは、絶縁膜の圧縮応力により、ダイアフラム部分が上に凸に膨らんだ。一方で、図９に示した実施例では、積層膜全体の応力が500Mpaになるように、最上部に配置したシールド膜に応力により制御した。タングステンシリサイド膜の応力は、シールド形成後に、後熱処理を行うことで制御した。このように、シールド膜を配置して、積層膜全体の応力を制御した結果、圧縮応力の強い絶縁膜を用いた場合でも、ダイアフラムを平坦性よく形状よく作製できた。この形状の場合も、加圧時には、図６に類似した、線形性のよい出力容量値を得ることができた。
図１０に、LSI回路上に、２軸の加速度センサを形成した例を示す。図１０中では省略したが、図１０に示した部分の下部には、図８に示したLSI回路が形成されており、両図の第五配線19は同一の物である。
図１０においては、空洞上部に位置する片持ち梁構造が、加速度がかかると変位し、その結果、下部電極との間の静電容量値が変化する事を利用して、加速度を検出する。
片持ち梁を形成する、薄膜構造体は、タングステンシリサイドによるシールド層35/絶縁膜23/タングステンシリサイドによる上部電極の積層構造22である。積層膜全体の応力が500Mpaになるように、最上部に配置したシールド膜に応力により調整した。タングステンシリサイド膜の応力は、シールド形成後に、後熱処理を行うことで制御した。このように、シールド膜を配置して、積層膜全体の応力を制御した結果、片持ち梁を平坦性よく形状よく作製できた。本実施例による加速度センサで、加速度の計測を試みた所、線形性のよい出力値を得ることができた。
片持ち梁を形成する、薄膜構造体は、タングステンシリサイドによるシールド層35/絶縁膜23/タングステンシリサイドによる上部電極の積層構造22である。積層膜全体の応力が500Mpaになるように、最上部に配置したシールド膜に応力により調整した。タングステンシリサイド膜の応力は、シールド形成後に、後熱処理を行うことで制御した。このように、シールド膜を配置して、積層膜全体の応力を制御した結果、片持ち梁を平坦性よく形状よく作製できた。本実施例による加速度センサで、加速度の計測を試みた所、線形性のよい出力値を得ることができた。
以上、本発明者によってなされた発明を、実施の形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である事は言うまでもない。
1…Si基板、
2…拡散領域、
3…ロコス(locos)、
4…ゲート酸化膜、
5…ゲート電極、
6…キャップ絶縁膜、
7…サイドウオール、
8…層間絶縁膜、
9…プラグ、
10…コンタクトホール、
11…第一配線層、
12…スルーホール、
13…第二配線層、
14…スルーホール、
15…第三配線層、
16…スルーホール、
17…第四配線層、
18…スルーホール、
19…第五配線層、
19a…下部電極、
20…酸化シリコン膜、
21…空洞、
22…タングステンシリコン膜、
（22a…エッチホール）、
23…シリコン化合物膜、
24…窒化シリコン膜、
25…感光性ポリイミド膜、
26…開口部、
27…配線MEMS圧力センサ、
28…開口部、
29…参照容量、
30…デジタル回路、
31…無線送受信部、
32…アナログ回路、
33…フラッシュメモリ回路、
34…パッド部、
35…シールド層。
2…拡散領域、
3…ロコス(locos)、
4…ゲート酸化膜、
5…ゲート電極、
6…キャップ絶縁膜、
7…サイドウオール、
8…層間絶縁膜、
9…プラグ、
10…コンタクトホール、
11…第一配線層、
12…スルーホール、
13…第二配線層、
14…スルーホール、
15…第三配線層、
16…スルーホール、
17…第四配線層、
18…スルーホール、
19…第五配線層、
19a…下部電極、
20…酸化シリコン膜、
21…空洞、
22…タングステンシリコン膜、
（22a…エッチホール）、
23…シリコン化合物膜、
24…窒化シリコン膜、
25…感光性ポリイミド膜、
26…開口部、
27…配線MEMS圧力センサ、
28…開口部、
29…参照容量、
30…デジタル回路、
31…無線送受信部、
32…アナログ回路、
33…フラッシュメモリ回路、
34…パッド部、
35…シールド層。
Claims (2)
- 半導体基板上にＬＳＩを形成する工程と、
前記ＬＳＩ上に複数の配線層を形成する工程と、
前記複数の配線層上に下部電極を形成する工程と、
前記下部電極上に犠牲層を形成する工程と、
前記犠牲層上にタングステンシリサイド膜を含む可動部を形成する工程と、
前記犠牲層を除去する工程と、
前記可動部上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜上に窒化シリコン膜を形成する工程と、を有し、
前記タングステンシリサイド膜は、成膜温度Ｔ１で成膜され、前記成膜の後の製造工程にてＴ２まで加熱され、
前記Ｔ２は、タングステンシリサイドの結晶化温度より低い温度であってＸＲＤ測定によりＷＳｉ化合物のピークを測定できる温度であるＴ３に対し、Ｔ１＜Ｔ２＜Ｔ３であることを特徴とするＭＥＭＳ構造体の製造方法。 - 半導体基板上にＬＳＩを形成する工程と、
前記ＬＳＩ上に複数の配線層を形成する工程と、
前記複数の配線層上に下部電極を形成する工程と、
前記下部電極上に犠牲層を形成する工程と、
前記犠牲層上に可動部を形成する工程と、
前記犠牲層を除去する工程と、
前記可動部上に酸化シリコン膜を形成する工程と、
前記酸化シリコン膜上に窒化シリコン膜を形成する工程と、
前記窒化シリコン膜上に、タングステンシリサイドからなるシールド膜を形成する工程と、を有し、
前記シールド膜は、成膜温度Ｔ１で成膜され、前記成膜の後の製造工程にてＴ２まで加熱され、
前記Ｔ２は、タングステンシリサイドの結晶化温度より低い温度であってＸＲＤ測定によりＷＳｉ化合物のピークを測定できる温度であるＴ３に対し、Ｔ１＜Ｔ２＜Ｔ３であることを特徴とするＭＥＭＳ構造体の製造方法。
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