JP2005026307A - 半導体集積回路 - Google Patents
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Abstract
【課題】電源系配線を分離して電源ノイズの伝播を抑え、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立する。
【解決手段】第１の外部電源系端子（ＶＣＣ＿ＩＯ，ＶＳＳ＿ＩＯ）に接続する第１の電源系配線（２，３）と第２の外部電源系端子（ＶＣＣ，ＶＳＳ）に接続する第２の電源系配線（４，５）を有する。第１の電源系配線は第１の回路に動作電源を供給し、第２の電源系配線は第２の回路に動作電源を供給する。第１及び第２の外部電源端子等の外部端子は対応する電源系配線に至るＥＳＤ用保護回路（２０，２１）を有する。第１の電源系配線と第２の電源系配線の間にＥＳＤ用ブリッジ回路（２２，２３）を有する。一方の電源系配線側においてＥＳＤ保護回路で吸収されたサージ電流もしくはサージ電圧はＥＳＤ用ブリッジ回路から他方の電源系配線側にも伝播される。
【選択図】 図１
【解決手段】第１の外部電源系端子（ＶＣＣ＿ＩＯ，ＶＳＳ＿ＩＯ）に接続する第１の電源系配線（２，３）と第２の外部電源系端子（ＶＣＣ，ＶＳＳ）に接続する第２の電源系配線（４，５）を有する。第１の電源系配線は第１の回路に動作電源を供給し、第２の電源系配線は第２の回路に動作電源を供給する。第１及び第２の外部電源端子等の外部端子は対応する電源系配線に至るＥＳＤ用保護回路（２０，２１）を有する。第１の電源系配線と第２の電源系配線の間にＥＳＤ用ブリッジ回路（２２，２３）を有する。一方の電源系配線側においてＥＳＤ保護回路で吸収されたサージ電流もしくはサージ電圧はＥＳＤ用ブリッジ回路から他方の電源系配線側にも伝播される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は大電流出力バッファ又はアナログモジュール等に対して他の回路モジュールと異なる電源系を設けた半導体集積回路に関する。
【０００２】
【従来の技術】
電源電圧と回路の接地電圧との間にバイパスコンデンサ若しくは安定化容量を配置して半導体集積回路の電源ノイズ耐性を強化する技術が提供されている（特許文献１、２）。
【０００３】
【特許文献１】
特開平１１−１５４７３３号公報
【特許文献２】
特開平９−２０５３５７号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術において電源ノイズを低周波までカットするには、抵抗を大きくできないためバイパスコンデンサの容量を大きくする必要があり、これによって半導体集積回路のチップ面積が大きくなってしまう。
【０００５】
本発明者は半導体集積回路の電源ノイズにおける低周波カットについて検討した。本発明者の検討に係る半導体集積回路は例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを駆動する大電流駆動回路を有するプロセッサであり、大電流駆動回路の電源系配線を、他の電源系配線と分けるようにした。これによって大電流駆動回路側の電源ノイズが他のアナログ系回路やディジタル系回路に伝達されるのを緩和することができる。しかしながら、電源系を分けると、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護の観点より不都合の有ることが本発明者によって明らかにされた。すなわち、外部端子から電源系配線に逃がされるサージ電流の逃げ場が小さくなり、また、サージ電圧を受ける電源系配線の寄生容量が小さくなってしまう。
【０００６】
本発明の目的は、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる半導体集積回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、半導体集積回路は、第１の外部電源系端子に接続する第１の電源系配線と第２の外部電源系端子に接続する第２の電源系配線を有する。第１の電源系配線は第１の回路に動作電源を供給し、第２の電源系配線は第２の回路に動作電源を供給する。前記第１及び第２の外部電源端子と前記第１及び第２の回路に接続する外部端子は対応する電源系配線に至るＥＳＤ用保護回路を有する。前記第１の電源系配線と第２の電源系配線の間にＥＳＤ用ブリッジ回路を有する。
【００１０】
上記より第１の電源系配線と第２の電源系配線がＥＳＤ用ブリッジ回路を介して分離されることにより、双方同じ動作電圧が別々に供給される通常状態では相互に一方の電源ノイズが他方に伝播するのを抑制することができる。電源系配線の分離により夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてＥＳＤ保護回路で吸収されたサージ電流もしくはサージ電圧はＥＳＤ用ブリッジ回路から他方の電源系配線側にも伝播されるから、電源系配線の分離によってもサージ吸収を担う領域は小さくならない。
【００１１】
このとき、ＥＳＤ用ブリッジ回路には例えばゲート・ソースを接続したダイオード接続形態のＭＯＳトランジスタが利用される。このＥＳＤ用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、高周波ノイズに関してはゲート・ソース間、ドレイン・ソース間の寄生容量を介して伝達されることが考えられる。このような高周波ノイズは例えば第１の回路に含まれる大電流駆動回路のスイッチング動作によるＬＥＤの点滅駆動に際して発生される。係る高周波ノイズの影響を所定の第２の回路において抑制するには、前記第２の電源系配線から所定の第２の回路へ動作電源を供給する経路にローパスフィルタを配置すればよい。
【００１２】
前記所定の第２の回路はアナログ動作を行うアナログ回路である。前記アナログ回路は前記第２の電源系配線から供給される動作電源に基いて比較電圧又は比較電流を生成し、生成した比較電圧又は比較電流を基準電圧又は基準電流と比較する回路を有する。例えば前記アナログ回路は第２の電源系配線から供給される動作電源の低下を検出する低電圧検出回路である。
【００１３】
本発明の具体的な形態として、第１の電源系配線は第１の電源配線及び第１のグランド配線を有し、第２の電源系配線は第２の電源配線及び第２のグランド配線を有し、このとき、前記ＥＳＤ用ブリッジ回路は、第１の電源配線と第２の電源配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有する。一対のダイオード接続トランジスタはグランド配線側に配置してもよい。すなわち、前記ＥＳＤ用ブリッジ回路は第１のグランド配線と第２のグランド配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有してよい。前記ＥＳＤ用ブリッジ回路は、電源配線側とグランド配線側の双方に夫々一対のダイオード接続トランジスタを配置しても良い。
【００１４】
本発明の具体的な形態として、第２の回路として第２の外部出力回路を有し、第１の回路として前記第２の外部出力回路よりも電流駆動能力の大きな第１の外部出力回路を有するように構成されて良い。第１の外部出力回路は例えばＬＥＤを駆動する大電流出力回路、或いはモータなどを駆動する大電流出力回路等のパワー系出力回路とされる。
【００１５】
本発明の具体的な形態として、外部とのインタフェースに前記第２の外部出力回路を利用するディジタル回路を有してよい。前記第２の電源系配線に接続された降圧回路を有し、前記ディジタル回路は、前記降圧回路による降圧電圧を動作電源としてよい。前記ディジタル回路は例えば中央処理装置及びメモリである。
【００１６】
【発明の実施の形態】
図１には本発明に係る半導体集積回路の一例が示される。同図に示される半導体集積回路は例えばマイクロプロセッサであり、専ら電源系が詳細に示される。マイクロプロセッサ１は例えばＣＭＯＳ集積回路製造技術により単結晶シリコンなどの半導体基板に形成される。
【００１７】
マイクロプロセッサ１は、第１の外部電源系端子として電源端子ＶＣＣ＿ＩＯ及びグランド端子ＶＳＳ＿ＩＯを有し、それらに接続する第１の電源系配線として、第１の電源配線２及び第１のグランド配線３を有する。また、それらと分離して、マイクロプロセッサ１は、第２の外部電源系端子として電源端子ＶＣＣ及びグランド端子ＶＳＳを有し、それらに接続する第２の電源系配線として、第２の電源配線４及び第２のグランド配線５を有する。マイクロプロセッサの仕様上、電源端子ＶＣＣ，ＶＣＣ＿ＩＯの供給される電源電圧は相互に等しく例えば３．３Ｖとされる。グランド端子ＶＳＳ，ＶＳＳ＿ＩＯの供給されるグランド電圧は０Ｖとされる。前記電源配線２，４及びグランド配線３，５は半導体基板上に形成された多層配線の上層に比較的大きな面積をもって形成され、それ自体比較的大きな寄生容量を有している。
【００１８】
前記第１の電源配線ＶＣＣ＿ＩＯ及び第１のグランド配線ＶＳＳ＿ＩＯから動作電源が供給される第１の回路として第１の外部出力回路である大電流出力回路６を有する。大電流出力回路６の出力電流は例えば２０ｍＡである。大電流出力回路６はｐチャンネル型ＭＯＳトランジスタＭｐ１及びｎチャンネル型ＭＯＳトランジスタＭｎ１によりＣＭＯＳインバータとして構成され、内部ロジック論理部７のポート制御論理部８にてその出力動作が制御され、出力信号は対応する外部出力端子ＯＵＴ１に出力される。前記大電流出力回路６は、例えばＬＥＤ駆動やモータ駆動などのパワー系駆動回路として利用される。
【００１９】
前記第２の電源配線ＶＣＣ及び第２のグランド配線ＶＳＳから動作電源が供給される第２の回路として、代表的に示された第２の外部出力回路である通常電流出力回路９と、アナログ系回路としてのＬＶＤ（ロー・ボルテージ・ディテクタ：低電圧検出回路）１０を有する。通常電流出力回路９はｐチャンネル型ＭＯＳトランジスタＭｐ２及びｎチャンネル型ＭＯＳトランジスタＭｎ２によりＣＭＯＳインバータとして構成され、内部ロジック論理部７のポート制御論理部８にてその出力動作が制御され、出力信号は対応する外部出力端子ＯＵＴ２に出力される。通常電流出力回路９の出力電流は例えば数ｍＡである。
【００２０】
特に制限されないが、前記第２の電源電圧配線４に供給される電源電圧は降圧回路１２で降圧され、降圧電圧ＶＣＬが降圧電源配線１３に供給される。この降圧電圧ＶＣＬとグランド配線５の接地電圧は降圧電源系として、逐次命令をフェッチしてプログラムを実行するＣＰＵ（中央処理装置）１５、ＣＰＵ１５のワーク領域などに用いられるＲＡＭ（ランダム・アクセス・メモリ）１６、フラッシュメモリに代表される電気的に書換え可能な不揮発性メモリ１７、及び内部ロジック回路７の動作電源に用いられる。尚、ポート制御論理部８は前記降圧電源系と第２の電源系配線からの電源を動作電源とする。
【００２１】
前記ＬＶＤ１０は、特に図示はしないが、電源端子ＶＣＣから供給される電源電圧とグランド端子ＶＳＳから供給されるグランド電圧を抵抗分圧回路で分圧して比較電圧を生成し、生成した比較電圧又は比較電流を基準電圧と比較する回路を有する。基準電圧は例えばシリコンのバンドギャップを利用した定電圧とされる。比較電圧が所定の基準電圧よりも低くなると、ＬＶＤ１０はＣＰＵ１５に割り込みを要求する。ＣＰＵ１５は電源電圧低下による割り込みを受付けると、電源電圧低下もしくは遮断による動作不能に備えるための退避動作などを行う。
【００２２】
電源端子ＶＣＣ＿ＩＯ，ＶＣＣやグランド端子ＶＳＳ＿ＩＯ，ＶＳＳ、外部出力端子ＯＵＴ１，ＯＵＴ２に代表される各種外部端子には対応する電源系配線に至るＥＳＤ用保護回路２０、２１が設けられる。第１の電源系配線２，３側のＥＳＤ保護用回路２０は、ゲート・ソースがグランド配線３に接続されドレインが対応する外部端子ＯＵＴ１，ＶＳＳ＿ＩＯ，ＶＣＣ＿ＩＯに接続されたダイオード接続形態のｎチャンネル型ＭＯＳトランジスタＭｎ３と、ゲート・ソースが電源配線２に接続されドレインが対応する外部端子ＯＵＴ１，ＶＳＳ＿ＩＯ，ＶＣＣ＿ＩＯに接続されたダイオード接続形態のｐチャンネル型ＭＯＳトランジスタＭｐ３とによって構成される。第２の電源系配線４，５側のＥＳＤ保護用回路２１は、ゲート・ソースがグランド配線５に接続されドレインが対応する外部端子ＯＵＴ２，ＶＣＣ，ＶＳＳに接続されたダイオード接続形態のｎチャンネル型ＭＯＳトランジスタＭｎ４と、ゲート・ソースが電源配線４に接続されドレインが対応する外部端子ＯＵＴ２，ＶＣＣ，ＶＳＳに接続されたダイオード接続形態のｐチャンネル型ＭＯＳトランジスタＭｐ４とによって構成される。ＥＳＤ保護回路２０，２１、及びＥＳＤブリッジ回路２２，２３をそれぞれ構成するＭＯＳトランジスタサイズは、内部ロジック回路７を構成するＭＯＳトランジスタサイズに比べて大きく、例えばＷサイズが１００倍近い大きさのＭＯＳトランジスタによって構成される。またＥＳＤブリッジ回路２２，２３を構成するＭＯＳトランジスタサイズはＥＳＤ保護回路２０，２１を構成するＭＯＳトランジスタサイズよりも大きくても良い。
【００２３】
上記ＥＳＤ用保護回路２０，２１は、外部端子ＶＳＳ＿ＩＯ，ＶＣＣ＿ＩＯ，ＶＳＳ，ＶＣＣに仕様上の動作電源の範囲で電圧が印加され、外部端子ＯＵＴ１，ＯＵＴ２がその動作電源の振幅でレベル変化される通常状態ではすべてオフ状態にされている。ＯＵＴ１（ＯＵＴ２）に代表される外部端子に例えば正の高圧サージが印加されると、Ｍｐ３（Ｍｐ４）がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線２（４）に流し、その配線の抵抗成分と寄生容量成分によって吸収する。また、ＯＵＴ１（ＯＵＴ２）に代表される外部端子に例えば負の高圧サージが印加されると、Ｍｎ３（Ｍｎ４）がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線３（５）に流し、その配線の抵抗成分と寄生容量成分によって吸収する。
【００２４】
前記第１の電源系配線２，３と第２の電源系配線４，５の間にＥＳＤ用ブリッジ回路２２が設けられる。前記ＥＳＤ用ブリッジ回路２２は、第１のグランド配線３と第２のグランド配線５の間にダイオード接続形態のｎチャンネル型ＭＯＳトランジスタＭｎ５，Ｍｎ６が逆並列状態で配置され、第１の電源配線２と第２の電源配線４の間にダイオード接続形態のｐチャンネル型ＭＯＳトランジスタＭｐ５，Ｍｐ６が逆並列状態で配置されて構成される。
【００２５】
ＥＳＤブリッジ回路２２（２３）は第１の電源系配線３（２）と第２の電源系配線５（４）に同じ動作電圧が別々に供給される通常状態ではオフ状態にされ、相互に一方の電源ノイズが他方に伝播するのを抑制することができる。ＥＳＤブリッジ回路２２，２３がオフ状態にされた第１の電源系配線３（２）と第２の電源系配線５（４）の分離状態では夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてＥＳＤ保護回路２０，２１で吸収されたサージ電流もしくはサージ電圧はＥＳＤ用ブリッジ回路２２，２３をオン動作させてこれが他方の電源系配線側にも伝播される。したがって、ＥＳＤブリッジ回路２２，２３は通常状態においてノイズの伝播を抑制するために電源系配線を分離しても、サージ吸収時にはサージ吸収を担う領域は小さくならない。要するに、第１の電源系配線３（２）と第２の電源系配線５（４）の全体の配線抵抗と寄生容量成分によってサージを吸収する。
【００２６】
このとき、前記ＥＳＤ用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、図２に例示されるように、高周波ノイズに関してはＥＳＤブリッジ回路２２，２３のゲート・ソース間、ドレイン・ソース間の寄生容量Ｃｐを介して伝達されることが考えられる。このような高周波ノイズは例えば前記大電流駆動回路６のスイッチング動作によるＬＥＤ等に対する点滅駆動に際して発生される。係る高周波ノイズの影響を前記ＬＶＤ１０において抑制するために、前記第２の電源系配線４，５からＬＶＤ１０へ動作電源を供給する経路に抵抗素子２５と容量素子２６から成るローパスフィルタ２７を配置する。例えば抵抗素子２５は１００Ω、容量素子２６は１６０ｐＦとする。ＬＶＤ１０はアナログ系回路であり、ノイズによって前記比較電圧が不所望に変動すれば、第２の電源系配線４，５から供給される電源の低下を誤検出する虞を生じ、ＬＶＤ１０の動作が不安定になる。ローパスフィルタ２７により、ＬＶＤ１０の動作が安定化され、その信頼性を向上させることができる。
【００２７】
図３には本発明におけるマイクロプロセッサ１のチップレイアウトの概略を示す。チップ内には、ＣＰＵ１５、ＲＡＭ１６、不揮発性メモリ１７、ＬＶＤ１０、ローパスフィルタ２７、降圧回路１２、及びその他の内部ロジック回路並びにアナログ回路等が配置される。Ｉ／Ｏ領域（チップ周縁領域）には前記ＥＳＤブリッジ回路２２、前記ＥＳＤ保護回路２０，２１、及び前記大電流出力回路６等が図示されている。前記ＥＳＤブリッジ回路２３、前記第１の電源系配線２，３と第２の電源系配線４，５については図示を省略してある。例えば前記ＥＳＤブリッジ回路２３は図においてチップの右側縁部分に配置されていると理解されたい。また、ＥＳＤブリッジ回路２２，２３は第１の電源系配線２，３内に更に１又は複数のブリッジ回路を配置するものであってもよい。このように構成することにより、前記大電流出力回路６内においても、ノイズを一部に限定することが可能となる。
【００２８】
図１ではグランド端子ＶＳＳと電源端子ＶＣＣは夫々１個づつ配置されているが図３では複数個例えば２個づつ配置され、同電位同士はボンディングワイヤで共通のリード端子などに結合されるようになっている。
【００２９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３０】
例えば、ＥＳＤ用ブリッジ回路２２、２３は双方向でなくてもよい。第１の電源系配線２，３の領域が小さく、第２の電源系配線４，５の領域が大きいときはグランド配線３からグランド配線５、電源配線２から電源配線４に向かって一方向にサージを伝播させるようにすることも可能である。
【００３１】
また、ＥＳＤブリッジ回路は、グランド配線３と５を分離する回路２２と電源配線２と４を分離する回路２３の双方を設ける構成に限定されない。何れか一方であってよい。要するに、ＥＳＤブリッジ回路は少なくとも着目すべきノイズが発生する側だけに設ければよい。例えば、図１のＬＥＤ駆動の場合、ＬＥＤより電流をグランド端子に引き込むことによってＬＥＤを駆動するから、ＬＥＤの点滅駆動に際して発生するスイッチングノイズは専らグランド配線の乗る。従って、そのようなスイッチングノイズに着目するだけなら、ＥＳＤブリッジ回路２２を採用し、電源電圧側のＥＳＤブリッジ回路２３は設けなくても良い。
【００３２】
降圧回路を設けず、電源配線４からＣＰＵ１５等に動作電源を供給しても良い。
【００３３】
アナログ回路はＬＶＤ１０に限定されない。アナログ・ディジタル変換回路（Ａ／Ｄ）又はディジタル・アナログ変換回路（Ｄ／Ａ）等であってもよい。
【００３４】
電源系は大電流駆動系と通常電流駆動系に分ける構成に限定されない。アナログ系とディジタル系に分離し、ディジタル系で発生した電源ノイズがＥＳＤ用ブリッジ回路を通過した場合にアナログ系に対しローパスフィルタでその高周波ノイズを遮断するようにしてもよい。
【００３５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるプロセッサに適用した場合について説明したが、本発明はそれに限定されず、種々の半導体集積回路に適用することが可能である。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３７】
すなわち、電源系配線を分離し、分離した電源系配線をＥＳＤ用ブリッジ回路で接続するから、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる。更に電源系にローパスフィルタを配置した内部回路に対してはＥＳＤ用ブリッジ回路を介して伝播される高周波ノイズに対する影響も緩和することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロプロセッサをその電源系を主体に示した回路図である。
【図２】大電流出力回路のスイッチング動作による電源ノイズの伝播の様子を例示する説明図である。
【図３】本発明に係る半導体集積回路の一例であるマイクロプロセッサのチップレイアウトの概略を示す平面図である。
【符号の説明】
１ マイクロプロセッサ
２ 第１の電源配線
３ 第１のグランド配線
４ 第２の電源配線
５ 第２のグランド配線
ＶＣＣ＿ＩＯ 電源端子（第１の外部電源系端子）
ＶＳＳ＿ＩＯ グランド端子（第１の外部電源系端子）
ＶＣＣ 電源端子（第２の外部電源系端子）
ＶＳＳ グランド端子（第２の外部電源系端子）
６ 大電流出力回路（第１の外部出力回路）
９ 通常電流出力回路（第２の外部出力回路）
１０ ＬＶＤ（アナログ系回路）
１５ ＣＰＵ
１６ ＲＡＭ
１７ 不揮発性メモリ
２０、２１ ＥＳＤ用保護回路
２２、２３ ＥＳＤ用ブリッジ回路
【発明の属する技術分野】
本発明は大電流出力バッファ又はアナログモジュール等に対して他の回路モジュールと異なる電源系を設けた半導体集積回路に関する。
【０００２】
【従来の技術】
電源電圧と回路の接地電圧との間にバイパスコンデンサ若しくは安定化容量を配置して半導体集積回路の電源ノイズ耐性を強化する技術が提供されている（特許文献１、２）。
【０００３】
【特許文献１】
特開平１１−１５４７３３号公報
【特許文献２】
特開平９−２０５３５７号公報
【０００４】
【発明が解決しようとする課題】
上記従来技術において電源ノイズを低周波までカットするには、抵抗を大きくできないためバイパスコンデンサの容量を大きくする必要があり、これによって半導体集積回路のチップ面積が大きくなってしまう。
【０００５】
本発明者は半導体集積回路の電源ノイズにおける低周波カットについて検討した。本発明者の検討に係る半導体集積回路は例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などを駆動する大電流駆動回路を有するプロセッサであり、大電流駆動回路の電源系配線を、他の電源系配線と分けるようにした。これによって大電流駆動回路側の電源ノイズが他のアナログ系回路やディジタル系回路に伝達されるのを緩和することができる。しかしながら、電源系を分けると、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護の観点より不都合の有ることが本発明者によって明らかにされた。すなわち、外部端子から電源系配線に逃がされるサージ電流の逃げ場が小さくなり、また、サージ電圧を受ける電源系配線の寄生容量が小さくなってしまう。
【０００６】
本発明の目的は、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる半導体集積回路を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、半導体集積回路は、第１の外部電源系端子に接続する第１の電源系配線と第２の外部電源系端子に接続する第２の電源系配線を有する。第１の電源系配線は第１の回路に動作電源を供給し、第２の電源系配線は第２の回路に動作電源を供給する。前記第１及び第２の外部電源端子と前記第１及び第２の回路に接続する外部端子は対応する電源系配線に至るＥＳＤ用保護回路を有する。前記第１の電源系配線と第２の電源系配線の間にＥＳＤ用ブリッジ回路を有する。
【００１０】
上記より第１の電源系配線と第２の電源系配線がＥＳＤ用ブリッジ回路を介して分離されることにより、双方同じ動作電圧が別々に供給される通常状態では相互に一方の電源ノイズが他方に伝播するのを抑制することができる。電源系配線の分離により夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてＥＳＤ保護回路で吸収されたサージ電流もしくはサージ電圧はＥＳＤ用ブリッジ回路から他方の電源系配線側にも伝播されるから、電源系配線の分離によってもサージ吸収を担う領域は小さくならない。
【００１１】
このとき、ＥＳＤ用ブリッジ回路には例えばゲート・ソースを接続したダイオード接続形態のＭＯＳトランジスタが利用される。このＥＳＤ用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、高周波ノイズに関してはゲート・ソース間、ドレイン・ソース間の寄生容量を介して伝達されることが考えられる。このような高周波ノイズは例えば第１の回路に含まれる大電流駆動回路のスイッチング動作によるＬＥＤの点滅駆動に際して発生される。係る高周波ノイズの影響を所定の第２の回路において抑制するには、前記第２の電源系配線から所定の第２の回路へ動作電源を供給する経路にローパスフィルタを配置すればよい。
【００１２】
前記所定の第２の回路はアナログ動作を行うアナログ回路である。前記アナログ回路は前記第２の電源系配線から供給される動作電源に基いて比較電圧又は比較電流を生成し、生成した比較電圧又は比較電流を基準電圧又は基準電流と比較する回路を有する。例えば前記アナログ回路は第２の電源系配線から供給される動作電源の低下を検出する低電圧検出回路である。
【００１３】
本発明の具体的な形態として、第１の電源系配線は第１の電源配線及び第１のグランド配線を有し、第２の電源系配線は第２の電源配線及び第２のグランド配線を有し、このとき、前記ＥＳＤ用ブリッジ回路は、第１の電源配線と第２の電源配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有する。一対のダイオード接続トランジスタはグランド配線側に配置してもよい。すなわち、前記ＥＳＤ用ブリッジ回路は第１のグランド配線と第２のグランド配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有してよい。前記ＥＳＤ用ブリッジ回路は、電源配線側とグランド配線側の双方に夫々一対のダイオード接続トランジスタを配置しても良い。
【００１４】
本発明の具体的な形態として、第２の回路として第２の外部出力回路を有し、第１の回路として前記第２の外部出力回路よりも電流駆動能力の大きな第１の外部出力回路を有するように構成されて良い。第１の外部出力回路は例えばＬＥＤを駆動する大電流出力回路、或いはモータなどを駆動する大電流出力回路等のパワー系出力回路とされる。
【００１５】
本発明の具体的な形態として、外部とのインタフェースに前記第２の外部出力回路を利用するディジタル回路を有してよい。前記第２の電源系配線に接続された降圧回路を有し、前記ディジタル回路は、前記降圧回路による降圧電圧を動作電源としてよい。前記ディジタル回路は例えば中央処理装置及びメモリである。
【００１６】
【発明の実施の形態】
図１には本発明に係る半導体集積回路の一例が示される。同図に示される半導体集積回路は例えばマイクロプロセッサであり、専ら電源系が詳細に示される。マイクロプロセッサ１は例えばＣＭＯＳ集積回路製造技術により単結晶シリコンなどの半導体基板に形成される。
【００１７】
マイクロプロセッサ１は、第１の外部電源系端子として電源端子ＶＣＣ＿ＩＯ及びグランド端子ＶＳＳ＿ＩＯを有し、それらに接続する第１の電源系配線として、第１の電源配線２及び第１のグランド配線３を有する。また、それらと分離して、マイクロプロセッサ１は、第２の外部電源系端子として電源端子ＶＣＣ及びグランド端子ＶＳＳを有し、それらに接続する第２の電源系配線として、第２の電源配線４及び第２のグランド配線５を有する。マイクロプロセッサの仕様上、電源端子ＶＣＣ，ＶＣＣ＿ＩＯの供給される電源電圧は相互に等しく例えば３．３Ｖとされる。グランド端子ＶＳＳ，ＶＳＳ＿ＩＯの供給されるグランド電圧は０Ｖとされる。前記電源配線２，４及びグランド配線３，５は半導体基板上に形成された多層配線の上層に比較的大きな面積をもって形成され、それ自体比較的大きな寄生容量を有している。
【００１８】
前記第１の電源配線ＶＣＣ＿ＩＯ及び第１のグランド配線ＶＳＳ＿ＩＯから動作電源が供給される第１の回路として第１の外部出力回路である大電流出力回路６を有する。大電流出力回路６の出力電流は例えば２０ｍＡである。大電流出力回路６はｐチャンネル型ＭＯＳトランジスタＭｐ１及びｎチャンネル型ＭＯＳトランジスタＭｎ１によりＣＭＯＳインバータとして構成され、内部ロジック論理部７のポート制御論理部８にてその出力動作が制御され、出力信号は対応する外部出力端子ＯＵＴ１に出力される。前記大電流出力回路６は、例えばＬＥＤ駆動やモータ駆動などのパワー系駆動回路として利用される。
【００１９】
前記第２の電源配線ＶＣＣ及び第２のグランド配線ＶＳＳから動作電源が供給される第２の回路として、代表的に示された第２の外部出力回路である通常電流出力回路９と、アナログ系回路としてのＬＶＤ（ロー・ボルテージ・ディテクタ：低電圧検出回路）１０を有する。通常電流出力回路９はｐチャンネル型ＭＯＳトランジスタＭｐ２及びｎチャンネル型ＭＯＳトランジスタＭｎ２によりＣＭＯＳインバータとして構成され、内部ロジック論理部７のポート制御論理部８にてその出力動作が制御され、出力信号は対応する外部出力端子ＯＵＴ２に出力される。通常電流出力回路９の出力電流は例えば数ｍＡである。
【００２０】
特に制限されないが、前記第２の電源電圧配線４に供給される電源電圧は降圧回路１２で降圧され、降圧電圧ＶＣＬが降圧電源配線１３に供給される。この降圧電圧ＶＣＬとグランド配線５の接地電圧は降圧電源系として、逐次命令をフェッチしてプログラムを実行するＣＰＵ（中央処理装置）１５、ＣＰＵ１５のワーク領域などに用いられるＲＡＭ（ランダム・アクセス・メモリ）１６、フラッシュメモリに代表される電気的に書換え可能な不揮発性メモリ１７、及び内部ロジック回路７の動作電源に用いられる。尚、ポート制御論理部８は前記降圧電源系と第２の電源系配線からの電源を動作電源とする。
【００２１】
前記ＬＶＤ１０は、特に図示はしないが、電源端子ＶＣＣから供給される電源電圧とグランド端子ＶＳＳから供給されるグランド電圧を抵抗分圧回路で分圧して比較電圧を生成し、生成した比較電圧又は比較電流を基準電圧と比較する回路を有する。基準電圧は例えばシリコンのバンドギャップを利用した定電圧とされる。比較電圧が所定の基準電圧よりも低くなると、ＬＶＤ１０はＣＰＵ１５に割り込みを要求する。ＣＰＵ１５は電源電圧低下による割り込みを受付けると、電源電圧低下もしくは遮断による動作不能に備えるための退避動作などを行う。
【００２２】
電源端子ＶＣＣ＿ＩＯ，ＶＣＣやグランド端子ＶＳＳ＿ＩＯ，ＶＳＳ、外部出力端子ＯＵＴ１，ＯＵＴ２に代表される各種外部端子には対応する電源系配線に至るＥＳＤ用保護回路２０、２１が設けられる。第１の電源系配線２，３側のＥＳＤ保護用回路２０は、ゲート・ソースがグランド配線３に接続されドレインが対応する外部端子ＯＵＴ１，ＶＳＳ＿ＩＯ，ＶＣＣ＿ＩＯに接続されたダイオード接続形態のｎチャンネル型ＭＯＳトランジスタＭｎ３と、ゲート・ソースが電源配線２に接続されドレインが対応する外部端子ＯＵＴ１，ＶＳＳ＿ＩＯ，ＶＣＣ＿ＩＯに接続されたダイオード接続形態のｐチャンネル型ＭＯＳトランジスタＭｐ３とによって構成される。第２の電源系配線４，５側のＥＳＤ保護用回路２１は、ゲート・ソースがグランド配線５に接続されドレインが対応する外部端子ＯＵＴ２，ＶＣＣ，ＶＳＳに接続されたダイオード接続形態のｎチャンネル型ＭＯＳトランジスタＭｎ４と、ゲート・ソースが電源配線４に接続されドレインが対応する外部端子ＯＵＴ２，ＶＣＣ，ＶＳＳに接続されたダイオード接続形態のｐチャンネル型ＭＯＳトランジスタＭｐ４とによって構成される。ＥＳＤ保護回路２０，２１、及びＥＳＤブリッジ回路２２，２３をそれぞれ構成するＭＯＳトランジスタサイズは、内部ロジック回路７を構成するＭＯＳトランジスタサイズに比べて大きく、例えばＷサイズが１００倍近い大きさのＭＯＳトランジスタによって構成される。またＥＳＤブリッジ回路２２，２３を構成するＭＯＳトランジスタサイズはＥＳＤ保護回路２０，２１を構成するＭＯＳトランジスタサイズよりも大きくても良い。
【００２３】
上記ＥＳＤ用保護回路２０，２１は、外部端子ＶＳＳ＿ＩＯ，ＶＣＣ＿ＩＯ，ＶＳＳ，ＶＣＣに仕様上の動作電源の範囲で電圧が印加され、外部端子ＯＵＴ１，ＯＵＴ２がその動作電源の振幅でレベル変化される通常状態ではすべてオフ状態にされている。ＯＵＴ１（ＯＵＴ２）に代表される外部端子に例えば正の高圧サージが印加されると、Ｍｐ３（Ｍｐ４）がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線２（４）に流し、その配線の抵抗成分と寄生容量成分によって吸収する。また、ＯＵＴ１（ＯＵＴ２）に代表される外部端子に例えば負の高圧サージが印加されると、Ｍｎ３（Ｍｎ４）がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線３（５）に流し、その配線の抵抗成分と寄生容量成分によって吸収する。
【００２４】
前記第１の電源系配線２，３と第２の電源系配線４，５の間にＥＳＤ用ブリッジ回路２２が設けられる。前記ＥＳＤ用ブリッジ回路２２は、第１のグランド配線３と第２のグランド配線５の間にダイオード接続形態のｎチャンネル型ＭＯＳトランジスタＭｎ５，Ｍｎ６が逆並列状態で配置され、第１の電源配線２と第２の電源配線４の間にダイオード接続形態のｐチャンネル型ＭＯＳトランジスタＭｐ５，Ｍｐ６が逆並列状態で配置されて構成される。
【００２５】
ＥＳＤブリッジ回路２２（２３）は第１の電源系配線３（２）と第２の電源系配線５（４）に同じ動作電圧が別々に供給される通常状態ではオフ状態にされ、相互に一方の電源ノイズが他方に伝播するのを抑制することができる。ＥＳＤブリッジ回路２２，２３がオフ状態にされた第１の電源系配線３（２）と第２の電源系配線５（４）の分離状態では夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてＥＳＤ保護回路２０，２１で吸収されたサージ電流もしくはサージ電圧はＥＳＤ用ブリッジ回路２２，２３をオン動作させてこれが他方の電源系配線側にも伝播される。したがって、ＥＳＤブリッジ回路２２，２３は通常状態においてノイズの伝播を抑制するために電源系配線を分離しても、サージ吸収時にはサージ吸収を担う領域は小さくならない。要するに、第１の電源系配線３（２）と第２の電源系配線５（４）の全体の配線抵抗と寄生容量成分によってサージを吸収する。
【００２６】
このとき、前記ＥＳＤ用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、図２に例示されるように、高周波ノイズに関してはＥＳＤブリッジ回路２２，２３のゲート・ソース間、ドレイン・ソース間の寄生容量Ｃｐを介して伝達されることが考えられる。このような高周波ノイズは例えば前記大電流駆動回路６のスイッチング動作によるＬＥＤ等に対する点滅駆動に際して発生される。係る高周波ノイズの影響を前記ＬＶＤ１０において抑制するために、前記第２の電源系配線４，５からＬＶＤ１０へ動作電源を供給する経路に抵抗素子２５と容量素子２６から成るローパスフィルタ２７を配置する。例えば抵抗素子２５は１００Ω、容量素子２６は１６０ｐＦとする。ＬＶＤ１０はアナログ系回路であり、ノイズによって前記比較電圧が不所望に変動すれば、第２の電源系配線４，５から供給される電源の低下を誤検出する虞を生じ、ＬＶＤ１０の動作が不安定になる。ローパスフィルタ２７により、ＬＶＤ１０の動作が安定化され、その信頼性を向上させることができる。
【００２７】
図３には本発明におけるマイクロプロセッサ１のチップレイアウトの概略を示す。チップ内には、ＣＰＵ１５、ＲＡＭ１６、不揮発性メモリ１７、ＬＶＤ１０、ローパスフィルタ２７、降圧回路１２、及びその他の内部ロジック回路並びにアナログ回路等が配置される。Ｉ／Ｏ領域（チップ周縁領域）には前記ＥＳＤブリッジ回路２２、前記ＥＳＤ保護回路２０，２１、及び前記大電流出力回路６等が図示されている。前記ＥＳＤブリッジ回路２３、前記第１の電源系配線２，３と第２の電源系配線４，５については図示を省略してある。例えば前記ＥＳＤブリッジ回路２３は図においてチップの右側縁部分に配置されていると理解されたい。また、ＥＳＤブリッジ回路２２，２３は第１の電源系配線２，３内に更に１又は複数のブリッジ回路を配置するものであってもよい。このように構成することにより、前記大電流出力回路６内においても、ノイズを一部に限定することが可能となる。
【００２８】
図１ではグランド端子ＶＳＳと電源端子ＶＣＣは夫々１個づつ配置されているが図３では複数個例えば２個づつ配置され、同電位同士はボンディングワイヤで共通のリード端子などに結合されるようになっている。
【００２９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３０】
例えば、ＥＳＤ用ブリッジ回路２２、２３は双方向でなくてもよい。第１の電源系配線２，３の領域が小さく、第２の電源系配線４，５の領域が大きいときはグランド配線３からグランド配線５、電源配線２から電源配線４に向かって一方向にサージを伝播させるようにすることも可能である。
【００３１】
また、ＥＳＤブリッジ回路は、グランド配線３と５を分離する回路２２と電源配線２と４を分離する回路２３の双方を設ける構成に限定されない。何れか一方であってよい。要するに、ＥＳＤブリッジ回路は少なくとも着目すべきノイズが発生する側だけに設ければよい。例えば、図１のＬＥＤ駆動の場合、ＬＥＤより電流をグランド端子に引き込むことによってＬＥＤを駆動するから、ＬＥＤの点滅駆動に際して発生するスイッチングノイズは専らグランド配線の乗る。従って、そのようなスイッチングノイズに着目するだけなら、ＥＳＤブリッジ回路２２を採用し、電源電圧側のＥＳＤブリッジ回路２３は設けなくても良い。
【００３２】
降圧回路を設けず、電源配線４からＣＰＵ１５等に動作電源を供給しても良い。
【００３３】
アナログ回路はＬＶＤ１０に限定されない。アナログ・ディジタル変換回路（Ａ／Ｄ）又はディジタル・アナログ変換回路（Ｄ／Ａ）等であってもよい。
【００３４】
電源系は大電流駆動系と通常電流駆動系に分ける構成に限定されない。アナログ系とディジタル系に分離し、ディジタル系で発生した電源ノイズがＥＳＤ用ブリッジ回路を通過した場合にアナログ系に対しローパスフィルタでその高周波ノイズを遮断するようにしてもよい。
【００３５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるプロセッサに適用した場合について説明したが、本発明はそれに限定されず、種々の半導体集積回路に適用することが可能である。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３７】
すなわち、電源系配線を分離し、分離した電源系配線をＥＳＤ用ブリッジ回路で接続するから、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる。更に電源系にローパスフィルタを配置した内部回路に対してはＥＳＤ用ブリッジ回路を介して伝播される高周波ノイズに対する影響も緩和することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロプロセッサをその電源系を主体に示した回路図である。
【図２】大電流出力回路のスイッチング動作による電源ノイズの伝播の様子を例示する説明図である。
【図３】本発明に係る半導体集積回路の一例であるマイクロプロセッサのチップレイアウトの概略を示す平面図である。
【符号の説明】
１ マイクロプロセッサ
２ 第１の電源配線
３ 第１のグランド配線
４ 第２の電源配線
５ 第２のグランド配線
ＶＣＣ＿ＩＯ 電源端子（第１の外部電源系端子）
ＶＳＳ＿ＩＯ グランド端子（第１の外部電源系端子）
ＶＣＣ 電源端子（第２の外部電源系端子）
ＶＳＳ グランド端子（第２の外部電源系端子）
６ 大電流出力回路（第１の外部出力回路）
９ 通常電流出力回路（第２の外部出力回路）
１０ ＬＶＤ（アナログ系回路）
１５ ＣＰＵ
１６ ＲＡＭ
１７ 不揮発性メモリ
２０、２１ ＥＳＤ用保護回路
２２、２３ ＥＳＤ用ブリッジ回路
Claims (12)
- 第１の外部電源系端子に接続する第１の電源系配線と第２の外部電源系端子に接続する第２の電源系配線を有し、
第１の電源系配線は第１の回路に動作電源を供給し、
第２の電源系配線は第２の回路に動作電源を供給し、
前記第１及び第２の外部電源端子と前記第１及び第２の回路に接続する外部端子は対応する電源系配線に至るＥＳＤ用保護回路を有し、
前記第１の電源系配線と第２の電源系配線の間にＥＳＤ用ブリッジ回路を有することを特徴とする半導体集積回路。 - 前記第２の電源系配線から所定の第２の回路へ動作電源を供給する経路にローパスフィルタを有することを特徴とする請求項１記載の半導体集積回路。
- 前記所定の第２の回路はアナログ動作を行うアナログ回路であることを特徴とする請求項２記載の半導体集積回路。
- 前記アナログ回路は前記第２の電源系配線から供給される動作電源に基いて比較電圧又は比較電流を生成し、生成した比較電圧又は比較電流を基準電圧又は基準電流と比較する回路を有することを特徴とする請求項３記載の半導体集積回路。
- 前記アナログ回路は第２の電源系配線から供給される動作電源の低下を検出する低電圧検出回路であることを特徴とする請求項４記載の半導体集積回路。
- 第１の電源系配線は第１の電源配線及び第１のグランド配線を有し、第２の電源系配線は第２の電源配線及び第２のグランド配線を有し、
前記ＥＳＤ用ブリッジ回路は、第１の電源配線と第２の電源配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有することを特徴とする請求項１記載の半導体集積回路。 - 第１の電源系配線は第１の電源配線及び第１のグランド配線を有し、第２の電源系配線は第２の電源配線及び第２のグランド配線を有し、
前記ＥＳＤ用ブリッジ回路は第１のグランド配線と第２のグランド配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有することを特徴とする請求項１記載の半導体集積回路。 - 第１の電源系配線は第１の電源配線及び第１のグランド配線を有し、第２の電源系配線は第２の電源配線及び第２のグランド配線を有し、
前記ＥＳＤ用ブリッジ回路は、第１の電源配線と第２の電源配線の間に逆並列状態で配置された一対の第１のダイオード接続トランジスタと、第１のグランド配線と第２のグランド配線の間に逆並列状態で配置された一対の第２のダイオード接続トランジスタを有することを特徴とする請求項１記載の半導体集積回路。 - 第２の回路として第２の外部出力回路を有し、第１の回路として前記第２の外部出力回路よりも電流駆動能力の大きな第１の外部出力回路を有することを特徴とする請求項１記載の半導体集積回路。
- 外部とのインタフェースに前記第２の外部出力回路を利用するディジタル回路を有することを特徴とする請求項１記載の半導体集積回路。
- 前記第２の電源系配線に接続された降圧回路を有し、前記ディジタル回路は、前記降圧回路による降圧電圧を動作電源とすることを特徴とする請求項１０記載の半導体集積回路。
- 前記ディジタル回路は中央処理装置及びメモリであることを特徴とする請求項１０記載の半導体集積回路。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006093204A1 (ja) * | 2005-03-02 | 2006-09-08 | Rohm Co., Ltd | 半導体集積回路装置 |
| JP2007214226A (ja) * | 2006-02-08 | 2007-08-23 | Oki Electric Ind Co Ltd | 静電気放電保護回路 |
| JP2009017015A (ja) * | 2007-07-02 | 2009-01-22 | Sony Corp | 半導体集積回路 |
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| US9666288B2 (en) | 2015-07-15 | 2017-05-30 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device having electrically rewriteable read-dedicated memory |
-
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006093204A1 (ja) * | 2005-03-02 | 2006-09-08 | Rohm Co., Ltd | 半導体集積回路装置 |
| US7782585B2 (en) | 2005-03-02 | 2010-08-24 | Rohm Co., Ltd. | Semiconductor integrated circuit device |
| JP2007214226A (ja) * | 2006-02-08 | 2007-08-23 | Oki Electric Ind Co Ltd | 静電気放電保護回路 |
| JP2009017015A (ja) * | 2007-07-02 | 2009-01-22 | Sony Corp | 半導体集積回路 |
| DE102015204725A1 (de) | 2014-04-04 | 2015-10-08 | Fuji Electric Co., Ltd | Integrierte Halbleiterschaltung |
| JP2015201645A (ja) * | 2014-04-04 | 2015-11-12 | 富士電機株式会社 | 半導体集積回路 |
| US9431065B2 (en) | 2014-04-04 | 2016-08-30 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit |
| US9666288B2 (en) | 2015-07-15 | 2017-05-30 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit device having electrically rewriteable read-dedicated memory |
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