JP2005026307A - 半導体集積回路 - Google Patents
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Abstract
【課題】電源系配線を分離して電源ノイズの伝播を抑え、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立する。
【解決手段】第1の外部電源系端子(VCC_IO,VSS_IO)に接続する第1の電源系配線(2,3)と第2の外部電源系端子(VCC,VSS)に接続する第2の電源系配線(4,5)を有する。第1の電源系配線は第1の回路に動作電源を供給し、第2の電源系配線は第2の回路に動作電源を供給する。第1及び第2の外部電源端子等の外部端子は対応する電源系配線に至るESD用保護回路(20,21)を有する。第1の電源系配線と第2の電源系配線の間にESD用ブリッジ回路(22,23)を有する。一方の電源系配線側においてESD保護回路で吸収されたサージ電流もしくはサージ電圧はESD用ブリッジ回路から他方の電源系配線側にも伝播される。
【選択図】 図1
【解決手段】第1の外部電源系端子(VCC_IO,VSS_IO)に接続する第1の電源系配線(2,3)と第2の外部電源系端子(VCC,VSS)に接続する第2の電源系配線(4,5)を有する。第1の電源系配線は第1の回路に動作電源を供給し、第2の電源系配線は第2の回路に動作電源を供給する。第1及び第2の外部電源端子等の外部端子は対応する電源系配線に至るESD用保護回路(20,21)を有する。第1の電源系配線と第2の電源系配線の間にESD用ブリッジ回路(22,23)を有する。一方の電源系配線側においてESD保護回路で吸収されたサージ電流もしくはサージ電圧はESD用ブリッジ回路から他方の電源系配線側にも伝播される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は大電流出力バッファ又はアナログモジュール等に対して他の回路モジュールと異なる電源系を設けた半導体集積回路に関する。
【0002】
【従来の技術】
電源電圧と回路の接地電圧との間にバイパスコンデンサ若しくは安定化容量を配置して半導体集積回路の電源ノイズ耐性を強化する技術が提供されている(特許文献1、2)。
【0003】
【特許文献1】
特開平11−154733号公報
【特許文献2】
特開平9−205357号公報
【0004】
【発明が解決しようとする課題】
上記従来技術において電源ノイズを低周波までカットするには、抵抗を大きくできないためバイパスコンデンサの容量を大きくする必要があり、これによって半導体集積回路のチップ面積が大きくなってしまう。
【0005】
本発明者は半導体集積回路の電源ノイズにおける低周波カットについて検討した。本発明者の検討に係る半導体集積回路は例えばLED(Light Emitting Diode)などを駆動する大電流駆動回路を有するプロセッサであり、大電流駆動回路の電源系配線を、他の電源系配線と分けるようにした。これによって大電流駆動回路側の電源ノイズが他のアナログ系回路やディジタル系回路に伝達されるのを緩和することができる。しかしながら、電源系を分けると、ESD(Electrostatic Discharge)保護の観点より不都合の有ることが本発明者によって明らかにされた。すなわち、外部端子から電源系配線に逃がされるサージ電流の逃げ場が小さくなり、また、サージ電圧を受ける電源系配線の寄生容量が小さくなってしまう。
【0006】
本発明の目的は、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる半導体集積回路を提供することにある。
【0007】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、半導体集積回路は、第1の外部電源系端子に接続する第1の電源系配線と第2の外部電源系端子に接続する第2の電源系配線を有する。第1の電源系配線は第1の回路に動作電源を供給し、第2の電源系配線は第2の回路に動作電源を供給する。前記第1及び第2の外部電源端子と前記第1及び第2の回路に接続する外部端子は対応する電源系配線に至るESD用保護回路を有する。前記第1の電源系配線と第2の電源系配線の間にESD用ブリッジ回路を有する。
【0010】
上記より第1の電源系配線と第2の電源系配線がESD用ブリッジ回路を介して分離されることにより、双方同じ動作電圧が別々に供給される通常状態では相互に一方の電源ノイズが他方に伝播するのを抑制することができる。電源系配線の分離により夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてESD保護回路で吸収されたサージ電流もしくはサージ電圧はESD用ブリッジ回路から他方の電源系配線側にも伝播されるから、電源系配線の分離によってもサージ吸収を担う領域は小さくならない。
【0011】
このとき、ESD用ブリッジ回路には例えばゲート・ソースを接続したダイオード接続形態のMOSトランジスタが利用される。このESD用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、高周波ノイズに関してはゲート・ソース間、ドレイン・ソース間の寄生容量を介して伝達されることが考えられる。このような高周波ノイズは例えば第1の回路に含まれる大電流駆動回路のスイッチング動作によるLEDの点滅駆動に際して発生される。係る高周波ノイズの影響を所定の第2の回路において抑制するには、前記第2の電源系配線から所定の第2の回路へ動作電源を供給する経路にローパスフィルタを配置すればよい。
【0012】
前記所定の第2の回路はアナログ動作を行うアナログ回路である。前記アナログ回路は前記第2の電源系配線から供給される動作電源に基いて比較電圧又は比較電流を生成し、生成した比較電圧又は比較電流を基準電圧又は基準電流と比較する回路を有する。例えば前記アナログ回路は第2の電源系配線から供給される動作電源の低下を検出する低電圧検出回路である。
【0013】
本発明の具体的な形態として、第1の電源系配線は第1の電源配線及び第1のグランド配線を有し、第2の電源系配線は第2の電源配線及び第2のグランド配線を有し、このとき、前記ESD用ブリッジ回路は、第1の電源配線と第2の電源配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有する。一対のダイオード接続トランジスタはグランド配線側に配置してもよい。すなわち、前記ESD用ブリッジ回路は第1のグランド配線と第2のグランド配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有してよい。前記ESD用ブリッジ回路は、電源配線側とグランド配線側の双方に夫々一対のダイオード接続トランジスタを配置しても良い。
【0014】
本発明の具体的な形態として、第2の回路として第2の外部出力回路を有し、第1の回路として前記第2の外部出力回路よりも電流駆動能力の大きな第1の外部出力回路を有するように構成されて良い。第1の外部出力回路は例えばLEDを駆動する大電流出力回路、或いはモータなどを駆動する大電流出力回路等のパワー系出力回路とされる。
【0015】
本発明の具体的な形態として、外部とのインタフェースに前記第2の外部出力回路を利用するディジタル回路を有してよい。前記第2の電源系配線に接続された降圧回路を有し、前記ディジタル回路は、前記降圧回路による降圧電圧を動作電源としてよい。前記ディジタル回路は例えば中央処理装置及びメモリである。
【0016】
【発明の実施の形態】
図1には本発明に係る半導体集積回路の一例が示される。同図に示される半導体集積回路は例えばマイクロプロセッサであり、専ら電源系が詳細に示される。マイクロプロセッサ1は例えばCMOS集積回路製造技術により単結晶シリコンなどの半導体基板に形成される。
【0017】
マイクロプロセッサ1は、第1の外部電源系端子として電源端子VCC_IO及びグランド端子VSS_IOを有し、それらに接続する第1の電源系配線として、第1の電源配線2及び第1のグランド配線3を有する。また、それらと分離して、マイクロプロセッサ1は、第2の外部電源系端子として電源端子VCC及びグランド端子VSSを有し、それらに接続する第2の電源系配線として、第2の電源配線4及び第2のグランド配線5を有する。マイクロプロセッサの仕様上、電源端子VCC,VCC_IOの供給される電源電圧は相互に等しく例えば3.3Vとされる。グランド端子VSS,VSS_IOの供給されるグランド電圧は0Vとされる。前記電源配線2,4及びグランド配線3,5は半導体基板上に形成された多層配線の上層に比較的大きな面積をもって形成され、それ自体比較的大きな寄生容量を有している。
【0018】
前記第1の電源配線VCC_IO及び第1のグランド配線VSS_IOから動作電源が供給される第1の回路として第1の外部出力回路である大電流出力回路6を有する。大電流出力回路6の出力電流は例えば20mAである。大電流出力回路6はpチャンネル型MOSトランジスタMp1及びnチャンネル型MOSトランジスタMn1によりCMOSインバータとして構成され、内部ロジック論理部7のポート制御論理部8にてその出力動作が制御され、出力信号は対応する外部出力端子OUT1に出力される。前記大電流出力回路6は、例えばLED駆動やモータ駆動などのパワー系駆動回路として利用される。
【0019】
前記第2の電源配線VCC及び第2のグランド配線VSSから動作電源が供給される第2の回路として、代表的に示された第2の外部出力回路である通常電流出力回路9と、アナログ系回路としてのLVD(ロー・ボルテージ・ディテクタ:低電圧検出回路)10を有する。通常電流出力回路9はpチャンネル型MOSトランジスタMp2及びnチャンネル型MOSトランジスタMn2によりCMOSインバータとして構成され、内部ロジック論理部7のポート制御論理部8にてその出力動作が制御され、出力信号は対応する外部出力端子OUT2に出力される。通常電流出力回路9の出力電流は例えば数mAである。
【0020】
特に制限されないが、前記第2の電源電圧配線4に供給される電源電圧は降圧回路12で降圧され、降圧電圧VCLが降圧電源配線13に供給される。この降圧電圧VCLとグランド配線5の接地電圧は降圧電源系として、逐次命令をフェッチしてプログラムを実行するCPU(中央処理装置)15、CPU15のワーク領域などに用いられるRAM(ランダム・アクセス・メモリ)16、フラッシュメモリに代表される電気的に書換え可能な不揮発性メモリ17、及び内部ロジック回路7の動作電源に用いられる。尚、ポート制御論理部8は前記降圧電源系と第2の電源系配線からの電源を動作電源とする。
【0021】
前記LVD10は、特に図示はしないが、電源端子VCCから供給される電源電圧とグランド端子VSSから供給されるグランド電圧を抵抗分圧回路で分圧して比較電圧を生成し、生成した比較電圧又は比較電流を基準電圧と比較する回路を有する。基準電圧は例えばシリコンのバンドギャップを利用した定電圧とされる。比較電圧が所定の基準電圧よりも低くなると、LVD10はCPU15に割り込みを要求する。CPU15は電源電圧低下による割り込みを受付けると、電源電圧低下もしくは遮断による動作不能に備えるための退避動作などを行う。
【0022】
電源端子VCC_IO,VCCやグランド端子VSS_IO,VSS、外部出力端子OUT1,OUT2に代表される各種外部端子には対応する電源系配線に至るESD用保護回路20、21が設けられる。第1の電源系配線2,3側のESD保護用回路20は、ゲート・ソースがグランド配線3に接続されドレインが対応する外部端子OUT1,VSS_IO,VCC_IOに接続されたダイオード接続形態のnチャンネル型MOSトランジスタMn3と、ゲート・ソースが電源配線2に接続されドレインが対応する外部端子OUT1,VSS_IO,VCC_IOに接続されたダイオード接続形態のpチャンネル型MOSトランジスタMp3とによって構成される。第2の電源系配線4,5側のESD保護用回路21は、ゲート・ソースがグランド配線5に接続されドレインが対応する外部端子OUT2,VCC,VSSに接続されたダイオード接続形態のnチャンネル型MOSトランジスタMn4と、ゲート・ソースが電源配線4に接続されドレインが対応する外部端子OUT2,VCC,VSSに接続されたダイオード接続形態のpチャンネル型MOSトランジスタMp4とによって構成される。ESD保護回路20,21、及びESDブリッジ回路22,23をそれぞれ構成するMOSトランジスタサイズは、内部ロジック回路7を構成するMOSトランジスタサイズに比べて大きく、例えばWサイズが100倍近い大きさのMOSトランジスタによって構成される。またESDブリッジ回路22,23を構成するMOSトランジスタサイズはESD保護回路20,21を構成するMOSトランジスタサイズよりも大きくても良い。
【0023】
上記ESD用保護回路20,21は、外部端子VSS_IO,VCC_IO,VSS,VCCに仕様上の動作電源の範囲で電圧が印加され、外部端子OUT1,OUT2がその動作電源の振幅でレベル変化される通常状態ではすべてオフ状態にされている。OUT1(OUT2)に代表される外部端子に例えば正の高圧サージが印加されると、Mp3(Mp4)がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線2(4)に流し、その配線の抵抗成分と寄生容量成分によって吸収する。また、OUT1(OUT2)に代表される外部端子に例えば負の高圧サージが印加されると、Mn3(Mn4)がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線3(5)に流し、その配線の抵抗成分と寄生容量成分によって吸収する。
【0024】
前記第1の電源系配線2,3と第2の電源系配線4,5の間にESD用ブリッジ回路22が設けられる。前記ESD用ブリッジ回路22は、第1のグランド配線3と第2のグランド配線5の間にダイオード接続形態のnチャンネル型MOSトランジスタMn5,Mn6が逆並列状態で配置され、第1の電源配線2と第2の電源配線4の間にダイオード接続形態のpチャンネル型MOSトランジスタMp5,Mp6が逆並列状態で配置されて構成される。
【0025】
ESDブリッジ回路22(23)は第1の電源系配線3(2)と第2の電源系配線5(4)に同じ動作電圧が別々に供給される通常状態ではオフ状態にされ、相互に一方の電源ノイズが他方に伝播するのを抑制することができる。ESDブリッジ回路22,23がオフ状態にされた第1の電源系配線3(2)と第2の電源系配線5(4)の分離状態では夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてESD保護回路20,21で吸収されたサージ電流もしくはサージ電圧はESD用ブリッジ回路22,23をオン動作させてこれが他方の電源系配線側にも伝播される。したがって、ESDブリッジ回路22,23は通常状態においてノイズの伝播を抑制するために電源系配線を分離しても、サージ吸収時にはサージ吸収を担う領域は小さくならない。要するに、第1の電源系配線3(2)と第2の電源系配線5(4)の全体の配線抵抗と寄生容量成分によってサージを吸収する。
【0026】
このとき、前記ESD用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、図2に例示されるように、高周波ノイズに関してはESDブリッジ回路22,23のゲート・ソース間、ドレイン・ソース間の寄生容量Cpを介して伝達されることが考えられる。このような高周波ノイズは例えば前記大電流駆動回路6のスイッチング動作によるLED等に対する点滅駆動に際して発生される。係る高周波ノイズの影響を前記LVD10において抑制するために、前記第2の電源系配線4,5からLVD10へ動作電源を供給する経路に抵抗素子25と容量素子26から成るローパスフィルタ27を配置する。例えば抵抗素子25は100Ω、容量素子26は160pFとする。LVD10はアナログ系回路であり、ノイズによって前記比較電圧が不所望に変動すれば、第2の電源系配線4,5から供給される電源の低下を誤検出する虞を生じ、LVD10の動作が不安定になる。ローパスフィルタ27により、LVD10の動作が安定化され、その信頼性を向上させることができる。
【0027】
図3には本発明におけるマイクロプロセッサ1のチップレイアウトの概略を示す。チップ内には、CPU15、RAM16、不揮発性メモリ17、LVD10、ローパスフィルタ27、降圧回路12、及びその他の内部ロジック回路並びにアナログ回路等が配置される。I/O領域(チップ周縁領域)には前記ESDブリッジ回路22、前記ESD保護回路20,21、及び前記大電流出力回路6等が図示されている。前記ESDブリッジ回路23、前記第1の電源系配線2,3と第2の電源系配線4,5については図示を省略してある。例えば前記ESDブリッジ回路23は図においてチップの右側縁部分に配置されていると理解されたい。また、ESDブリッジ回路22,23は第1の電源系配線2,3内に更に1又は複数のブリッジ回路を配置するものであってもよい。このように構成することにより、前記大電流出力回路6内においても、ノイズを一部に限定することが可能となる。
【0028】
図1ではグランド端子VSSと電源端子VCCは夫々1個づつ配置されているが図3では複数個例えば2個づつ配置され、同電位同士はボンディングワイヤで共通のリード端子などに結合されるようになっている。
【0029】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0030】
例えば、ESD用ブリッジ回路22、23は双方向でなくてもよい。第1の電源系配線2,3の領域が小さく、第2の電源系配線4,5の領域が大きいときはグランド配線3からグランド配線5、電源配線2から電源配線4に向かって一方向にサージを伝播させるようにすることも可能である。
【0031】
また、ESDブリッジ回路は、グランド配線3と5を分離する回路22と電源配線2と4を分離する回路23の双方を設ける構成に限定されない。何れか一方であってよい。要するに、ESDブリッジ回路は少なくとも着目すべきノイズが発生する側だけに設ければよい。例えば、図1のLED駆動の場合、LEDより電流をグランド端子に引き込むことによってLEDを駆動するから、LEDの点滅駆動に際して発生するスイッチングノイズは専らグランド配線の乗る。従って、そのようなスイッチングノイズに着目するだけなら、ESDブリッジ回路22を採用し、電源電圧側のESDブリッジ回路23は設けなくても良い。
【0032】
降圧回路を設けず、電源配線4からCPU15等に動作電源を供給しても良い。
【0033】
アナログ回路はLVD10に限定されない。アナログ・ディジタル変換回路(A/D)又はディジタル・アナログ変換回路(D/A)等であってもよい。
【0034】
電源系は大電流駆動系と通常電流駆動系に分ける構成に限定されない。アナログ系とディジタル系に分離し、ディジタル系で発生した電源ノイズがESD用ブリッジ回路を通過した場合にアナログ系に対しローパスフィルタでその高周波ノイズを遮断するようにしてもよい。
【0035】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるプロセッサに適用した場合について説明したが、本発明はそれに限定されず、種々の半導体集積回路に適用することが可能である。
【0036】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0037】
すなわち、電源系配線を分離し、分離した電源系配線をESD用ブリッジ回路で接続するから、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる。更に電源系にローパスフィルタを配置した内部回路に対してはESD用ブリッジ回路を介して伝播される高周波ノイズに対する影響も緩和することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路の一例であるマイクロプロセッサをその電源系を主体に示した回路図である。
【図2】大電流出力回路のスイッチング動作による電源ノイズの伝播の様子を例示する説明図である。
【図3】本発明に係る半導体集積回路の一例であるマイクロプロセッサのチップレイアウトの概略を示す平面図である。
【符号の説明】
1 マイクロプロセッサ
2 第1の電源配線
3 第1のグランド配線
4 第2の電源配線
5 第2のグランド配線
VCC_IO 電源端子(第1の外部電源系端子)
VSS_IO グランド端子(第1の外部電源系端子)
VCC 電源端子(第2の外部電源系端子)
VSS グランド端子(第2の外部電源系端子)
6 大電流出力回路(第1の外部出力回路)
9 通常電流出力回路(第2の外部出力回路)
10 LVD(アナログ系回路)
15 CPU
16 RAM
17 不揮発性メモリ
20、21 ESD用保護回路
22、23 ESD用ブリッジ回路
【発明の属する技術分野】
本発明は大電流出力バッファ又はアナログモジュール等に対して他の回路モジュールと異なる電源系を設けた半導体集積回路に関する。
【0002】
【従来の技術】
電源電圧と回路の接地電圧との間にバイパスコンデンサ若しくは安定化容量を配置して半導体集積回路の電源ノイズ耐性を強化する技術が提供されている(特許文献1、2)。
【0003】
【特許文献1】
特開平11−154733号公報
【特許文献2】
特開平9−205357号公報
【0004】
【発明が解決しようとする課題】
上記従来技術において電源ノイズを低周波までカットするには、抵抗を大きくできないためバイパスコンデンサの容量を大きくする必要があり、これによって半導体集積回路のチップ面積が大きくなってしまう。
【0005】
本発明者は半導体集積回路の電源ノイズにおける低周波カットについて検討した。本発明者の検討に係る半導体集積回路は例えばLED(Light Emitting Diode)などを駆動する大電流駆動回路を有するプロセッサであり、大電流駆動回路の電源系配線を、他の電源系配線と分けるようにした。これによって大電流駆動回路側の電源ノイズが他のアナログ系回路やディジタル系回路に伝達されるのを緩和することができる。しかしながら、電源系を分けると、ESD(Electrostatic Discharge)保護の観点より不都合の有ることが本発明者によって明らかにされた。すなわち、外部端子から電源系配線に逃がされるサージ電流の逃げ場が小さくなり、また、サージ電圧を受ける電源系配線の寄生容量が小さくなってしまう。
【0006】
本発明の目的は、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる半導体集積回路を提供することにある。
【0007】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【0008】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【0009】
すなわち、半導体集積回路は、第1の外部電源系端子に接続する第1の電源系配線と第2の外部電源系端子に接続する第2の電源系配線を有する。第1の電源系配線は第1の回路に動作電源を供給し、第2の電源系配線は第2の回路に動作電源を供給する。前記第1及び第2の外部電源端子と前記第1及び第2の回路に接続する外部端子は対応する電源系配線に至るESD用保護回路を有する。前記第1の電源系配線と第2の電源系配線の間にESD用ブリッジ回路を有する。
【0010】
上記より第1の電源系配線と第2の電源系配線がESD用ブリッジ回路を介して分離されることにより、双方同じ動作電圧が別々に供給される通常状態では相互に一方の電源ノイズが他方に伝播するのを抑制することができる。電源系配線の分離により夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてESD保護回路で吸収されたサージ電流もしくはサージ電圧はESD用ブリッジ回路から他方の電源系配線側にも伝播されるから、電源系配線の分離によってもサージ吸収を担う領域は小さくならない。
【0011】
このとき、ESD用ブリッジ回路には例えばゲート・ソースを接続したダイオード接続形態のMOSトランジスタが利用される。このESD用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、高周波ノイズに関してはゲート・ソース間、ドレイン・ソース間の寄生容量を介して伝達されることが考えられる。このような高周波ノイズは例えば第1の回路に含まれる大電流駆動回路のスイッチング動作によるLEDの点滅駆動に際して発生される。係る高周波ノイズの影響を所定の第2の回路において抑制するには、前記第2の電源系配線から所定の第2の回路へ動作電源を供給する経路にローパスフィルタを配置すればよい。
【0012】
前記所定の第2の回路はアナログ動作を行うアナログ回路である。前記アナログ回路は前記第2の電源系配線から供給される動作電源に基いて比較電圧又は比較電流を生成し、生成した比較電圧又は比較電流を基準電圧又は基準電流と比較する回路を有する。例えば前記アナログ回路は第2の電源系配線から供給される動作電源の低下を検出する低電圧検出回路である。
【0013】
本発明の具体的な形態として、第1の電源系配線は第1の電源配線及び第1のグランド配線を有し、第2の電源系配線は第2の電源配線及び第2のグランド配線を有し、このとき、前記ESD用ブリッジ回路は、第1の電源配線と第2の電源配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有する。一対のダイオード接続トランジスタはグランド配線側に配置してもよい。すなわち、前記ESD用ブリッジ回路は第1のグランド配線と第2のグランド配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有してよい。前記ESD用ブリッジ回路は、電源配線側とグランド配線側の双方に夫々一対のダイオード接続トランジスタを配置しても良い。
【0014】
本発明の具体的な形態として、第2の回路として第2の外部出力回路を有し、第1の回路として前記第2の外部出力回路よりも電流駆動能力の大きな第1の外部出力回路を有するように構成されて良い。第1の外部出力回路は例えばLEDを駆動する大電流出力回路、或いはモータなどを駆動する大電流出力回路等のパワー系出力回路とされる。
【0015】
本発明の具体的な形態として、外部とのインタフェースに前記第2の外部出力回路を利用するディジタル回路を有してよい。前記第2の電源系配線に接続された降圧回路を有し、前記ディジタル回路は、前記降圧回路による降圧電圧を動作電源としてよい。前記ディジタル回路は例えば中央処理装置及びメモリである。
【0016】
【発明の実施の形態】
図1には本発明に係る半導体集積回路の一例が示される。同図に示される半導体集積回路は例えばマイクロプロセッサであり、専ら電源系が詳細に示される。マイクロプロセッサ1は例えばCMOS集積回路製造技術により単結晶シリコンなどの半導体基板に形成される。
【0017】
マイクロプロセッサ1は、第1の外部電源系端子として電源端子VCC_IO及びグランド端子VSS_IOを有し、それらに接続する第1の電源系配線として、第1の電源配線2及び第1のグランド配線3を有する。また、それらと分離して、マイクロプロセッサ1は、第2の外部電源系端子として電源端子VCC及びグランド端子VSSを有し、それらに接続する第2の電源系配線として、第2の電源配線4及び第2のグランド配線5を有する。マイクロプロセッサの仕様上、電源端子VCC,VCC_IOの供給される電源電圧は相互に等しく例えば3.3Vとされる。グランド端子VSS,VSS_IOの供給されるグランド電圧は0Vとされる。前記電源配線2,4及びグランド配線3,5は半導体基板上に形成された多層配線の上層に比較的大きな面積をもって形成され、それ自体比較的大きな寄生容量を有している。
【0018】
前記第1の電源配線VCC_IO及び第1のグランド配線VSS_IOから動作電源が供給される第1の回路として第1の外部出力回路である大電流出力回路6を有する。大電流出力回路6の出力電流は例えば20mAである。大電流出力回路6はpチャンネル型MOSトランジスタMp1及びnチャンネル型MOSトランジスタMn1によりCMOSインバータとして構成され、内部ロジック論理部7のポート制御論理部8にてその出力動作が制御され、出力信号は対応する外部出力端子OUT1に出力される。前記大電流出力回路6は、例えばLED駆動やモータ駆動などのパワー系駆動回路として利用される。
【0019】
前記第2の電源配線VCC及び第2のグランド配線VSSから動作電源が供給される第2の回路として、代表的に示された第2の外部出力回路である通常電流出力回路9と、アナログ系回路としてのLVD(ロー・ボルテージ・ディテクタ:低電圧検出回路)10を有する。通常電流出力回路9はpチャンネル型MOSトランジスタMp2及びnチャンネル型MOSトランジスタMn2によりCMOSインバータとして構成され、内部ロジック論理部7のポート制御論理部8にてその出力動作が制御され、出力信号は対応する外部出力端子OUT2に出力される。通常電流出力回路9の出力電流は例えば数mAである。
【0020】
特に制限されないが、前記第2の電源電圧配線4に供給される電源電圧は降圧回路12で降圧され、降圧電圧VCLが降圧電源配線13に供給される。この降圧電圧VCLとグランド配線5の接地電圧は降圧電源系として、逐次命令をフェッチしてプログラムを実行するCPU(中央処理装置)15、CPU15のワーク領域などに用いられるRAM(ランダム・アクセス・メモリ)16、フラッシュメモリに代表される電気的に書換え可能な不揮発性メモリ17、及び内部ロジック回路7の動作電源に用いられる。尚、ポート制御論理部8は前記降圧電源系と第2の電源系配線からの電源を動作電源とする。
【0021】
前記LVD10は、特に図示はしないが、電源端子VCCから供給される電源電圧とグランド端子VSSから供給されるグランド電圧を抵抗分圧回路で分圧して比較電圧を生成し、生成した比較電圧又は比較電流を基準電圧と比較する回路を有する。基準電圧は例えばシリコンのバンドギャップを利用した定電圧とされる。比較電圧が所定の基準電圧よりも低くなると、LVD10はCPU15に割り込みを要求する。CPU15は電源電圧低下による割り込みを受付けると、電源電圧低下もしくは遮断による動作不能に備えるための退避動作などを行う。
【0022】
電源端子VCC_IO,VCCやグランド端子VSS_IO,VSS、外部出力端子OUT1,OUT2に代表される各種外部端子には対応する電源系配線に至るESD用保護回路20、21が設けられる。第1の電源系配線2,3側のESD保護用回路20は、ゲート・ソースがグランド配線3に接続されドレインが対応する外部端子OUT1,VSS_IO,VCC_IOに接続されたダイオード接続形態のnチャンネル型MOSトランジスタMn3と、ゲート・ソースが電源配線2に接続されドレインが対応する外部端子OUT1,VSS_IO,VCC_IOに接続されたダイオード接続形態のpチャンネル型MOSトランジスタMp3とによって構成される。第2の電源系配線4,5側のESD保護用回路21は、ゲート・ソースがグランド配線5に接続されドレインが対応する外部端子OUT2,VCC,VSSに接続されたダイオード接続形態のnチャンネル型MOSトランジスタMn4と、ゲート・ソースが電源配線4に接続されドレインが対応する外部端子OUT2,VCC,VSSに接続されたダイオード接続形態のpチャンネル型MOSトランジスタMp4とによって構成される。ESD保護回路20,21、及びESDブリッジ回路22,23をそれぞれ構成するMOSトランジスタサイズは、内部ロジック回路7を構成するMOSトランジスタサイズに比べて大きく、例えばWサイズが100倍近い大きさのMOSトランジスタによって構成される。またESDブリッジ回路22,23を構成するMOSトランジスタサイズはESD保護回路20,21を構成するMOSトランジスタサイズよりも大きくても良い。
【0023】
上記ESD用保護回路20,21は、外部端子VSS_IO,VCC_IO,VSS,VCCに仕様上の動作電源の範囲で電圧が印加され、外部端子OUT1,OUT2がその動作電源の振幅でレベル変化される通常状態ではすべてオフ状態にされている。OUT1(OUT2)に代表される外部端子に例えば正の高圧サージが印加されると、Mp3(Mp4)がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線2(4)に流し、その配線の抵抗成分と寄生容量成分によって吸収する。また、OUT1(OUT2)に代表される外部端子に例えば負の高圧サージが印加されると、Mn3(Mn4)がターンオンしてサージ電圧もしくはサージ電流を対応する電源配線3(5)に流し、その配線の抵抗成分と寄生容量成分によって吸収する。
【0024】
前記第1の電源系配線2,3と第2の電源系配線4,5の間にESD用ブリッジ回路22が設けられる。前記ESD用ブリッジ回路22は、第1のグランド配線3と第2のグランド配線5の間にダイオード接続形態のnチャンネル型MOSトランジスタMn5,Mn6が逆並列状態で配置され、第1の電源配線2と第2の電源配線4の間にダイオード接続形態のpチャンネル型MOSトランジスタMp5,Mp6が逆並列状態で配置されて構成される。
【0025】
ESDブリッジ回路22(23)は第1の電源系配線3(2)と第2の電源系配線5(4)に同じ動作電圧が別々に供給される通常状態ではオフ状態にされ、相互に一方の電源ノイズが他方に伝播するのを抑制することができる。ESDブリッジ回路22,23がオフ状態にされた第1の電源系配線3(2)と第2の電源系配線5(4)の分離状態では夫々の電源系配線によるサージ吸収能力は小さくなるが、一方の電源系配線側においてESD保護回路20,21で吸収されたサージ電流もしくはサージ電圧はESD用ブリッジ回路22,23をオン動作させてこれが他方の電源系配線側にも伝播される。したがって、ESDブリッジ回路22,23は通常状態においてノイズの伝播を抑制するために電源系配線を分離しても、サージ吸収時にはサージ吸収を担う領域は小さくならない。要するに、第1の電源系配線3(2)と第2の電源系配線5(4)の全体の配線抵抗と寄生容量成分によってサージを吸収する。
【0026】
このとき、前記ESD用ブリッジ回路は低周波ノイズをカットするのは言うまでもないが、図2に例示されるように、高周波ノイズに関してはESDブリッジ回路22,23のゲート・ソース間、ドレイン・ソース間の寄生容量Cpを介して伝達されることが考えられる。このような高周波ノイズは例えば前記大電流駆動回路6のスイッチング動作によるLED等に対する点滅駆動に際して発生される。係る高周波ノイズの影響を前記LVD10において抑制するために、前記第2の電源系配線4,5からLVD10へ動作電源を供給する経路に抵抗素子25と容量素子26から成るローパスフィルタ27を配置する。例えば抵抗素子25は100Ω、容量素子26は160pFとする。LVD10はアナログ系回路であり、ノイズによって前記比較電圧が不所望に変動すれば、第2の電源系配線4,5から供給される電源の低下を誤検出する虞を生じ、LVD10の動作が不安定になる。ローパスフィルタ27により、LVD10の動作が安定化され、その信頼性を向上させることができる。
【0027】
図3には本発明におけるマイクロプロセッサ1のチップレイアウトの概略を示す。チップ内には、CPU15、RAM16、不揮発性メモリ17、LVD10、ローパスフィルタ27、降圧回路12、及びその他の内部ロジック回路並びにアナログ回路等が配置される。I/O領域(チップ周縁領域)には前記ESDブリッジ回路22、前記ESD保護回路20,21、及び前記大電流出力回路6等が図示されている。前記ESDブリッジ回路23、前記第1の電源系配線2,3と第2の電源系配線4,5については図示を省略してある。例えば前記ESDブリッジ回路23は図においてチップの右側縁部分に配置されていると理解されたい。また、ESDブリッジ回路22,23は第1の電源系配線2,3内に更に1又は複数のブリッジ回路を配置するものであってもよい。このように構成することにより、前記大電流出力回路6内においても、ノイズを一部に限定することが可能となる。
【0028】
図1ではグランド端子VSSと電源端子VCCは夫々1個づつ配置されているが図3では複数個例えば2個づつ配置され、同電位同士はボンディングワイヤで共通のリード端子などに結合されるようになっている。
【0029】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0030】
例えば、ESD用ブリッジ回路22、23は双方向でなくてもよい。第1の電源系配線2,3の領域が小さく、第2の電源系配線4,5の領域が大きいときはグランド配線3からグランド配線5、電源配線2から電源配線4に向かって一方向にサージを伝播させるようにすることも可能である。
【0031】
また、ESDブリッジ回路は、グランド配線3と5を分離する回路22と電源配線2と4を分離する回路23の双方を設ける構成に限定されない。何れか一方であってよい。要するに、ESDブリッジ回路は少なくとも着目すべきノイズが発生する側だけに設ければよい。例えば、図1のLED駆動の場合、LEDより電流をグランド端子に引き込むことによってLEDを駆動するから、LEDの点滅駆動に際して発生するスイッチングノイズは専らグランド配線の乗る。従って、そのようなスイッチングノイズに着目するだけなら、ESDブリッジ回路22を採用し、電源電圧側のESDブリッジ回路23は設けなくても良い。
【0032】
降圧回路を設けず、電源配線4からCPU15等に動作電源を供給しても良い。
【0033】
アナログ回路はLVD10に限定されない。アナログ・ディジタル変換回路(A/D)又はディジタル・アナログ変換回路(D/A)等であってもよい。
【0034】
電源系は大電流駆動系と通常電流駆動系に分ける構成に限定されない。アナログ系とディジタル系に分離し、ディジタル系で発生した電源ノイズがESD用ブリッジ回路を通過した場合にアナログ系に対しローパスフィルタでその高周波ノイズを遮断するようにしてもよい。
【0035】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるプロセッサに適用した場合について説明したが、本発明はそれに限定されず、種々の半導体集積回路に適用することが可能である。
【0036】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0037】
すなわち、電源系配線を分離し、分離した電源系配線をESD用ブリッジ回路で接続するから、電源系配線を分離して電源ノイズの伝播を抑えることと、電源系配線の分離によってもサージ吸収を担う領域が小さくならないことを両立することができる。更に電源系にローパスフィルタを配置した内部回路に対してはESD用ブリッジ回路を介して伝播される高周波ノイズに対する影響も緩和することができる。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路の一例であるマイクロプロセッサをその電源系を主体に示した回路図である。
【図2】大電流出力回路のスイッチング動作による電源ノイズの伝播の様子を例示する説明図である。
【図3】本発明に係る半導体集積回路の一例であるマイクロプロセッサのチップレイアウトの概略を示す平面図である。
【符号の説明】
1 マイクロプロセッサ
2 第1の電源配線
3 第1のグランド配線
4 第2の電源配線
5 第2のグランド配線
VCC_IO 電源端子(第1の外部電源系端子)
VSS_IO グランド端子(第1の外部電源系端子)
VCC 電源端子(第2の外部電源系端子)
VSS グランド端子(第2の外部電源系端子)
6 大電流出力回路(第1の外部出力回路)
9 通常電流出力回路(第2の外部出力回路)
10 LVD(アナログ系回路)
15 CPU
16 RAM
17 不揮発性メモリ
20、21 ESD用保護回路
22、23 ESD用ブリッジ回路
Claims (12)
- 第1の外部電源系端子に接続する第1の電源系配線と第2の外部電源系端子に接続する第2の電源系配線を有し、
第1の電源系配線は第1の回路に動作電源を供給し、
第2の電源系配線は第2の回路に動作電源を供給し、
前記第1及び第2の外部電源端子と前記第1及び第2の回路に接続する外部端子は対応する電源系配線に至るESD用保護回路を有し、
前記第1の電源系配線と第2の電源系配線の間にESD用ブリッジ回路を有することを特徴とする半導体集積回路。 - 前記第2の電源系配線から所定の第2の回路へ動作電源を供給する経路にローパスフィルタを有することを特徴とする請求項1記載の半導体集積回路。
- 前記所定の第2の回路はアナログ動作を行うアナログ回路であることを特徴とする請求項2記載の半導体集積回路。
- 前記アナログ回路は前記第2の電源系配線から供給される動作電源に基いて比較電圧又は比較電流を生成し、生成した比較電圧又は比較電流を基準電圧又は基準電流と比較する回路を有することを特徴とする請求項3記載の半導体集積回路。
- 前記アナログ回路は第2の電源系配線から供給される動作電源の低下を検出する低電圧検出回路であることを特徴とする請求項4記載の半導体集積回路。
- 第1の電源系配線は第1の電源配線及び第1のグランド配線を有し、第2の電源系配線は第2の電源配線及び第2のグランド配線を有し、
前記ESD用ブリッジ回路は、第1の電源配線と第2の電源配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有することを特徴とする請求項1記載の半導体集積回路。 - 第1の電源系配線は第1の電源配線及び第1のグランド配線を有し、第2の電源系配線は第2の電源配線及び第2のグランド配線を有し、
前記ESD用ブリッジ回路は第1のグランド配線と第2のグランド配線の間に逆並列状態で配置された一対のダイオード接続トランジスタを有することを特徴とする請求項1記載の半導体集積回路。 - 第1の電源系配線は第1の電源配線及び第1のグランド配線を有し、第2の電源系配線は第2の電源配線及び第2のグランド配線を有し、
前記ESD用ブリッジ回路は、第1の電源配線と第2の電源配線の間に逆並列状態で配置された一対の第1のダイオード接続トランジスタと、第1のグランド配線と第2のグランド配線の間に逆並列状態で配置された一対の第2のダイオード接続トランジスタを有することを特徴とする請求項1記載の半導体集積回路。 - 第2の回路として第2の外部出力回路を有し、第1の回路として前記第2の外部出力回路よりも電流駆動能力の大きな第1の外部出力回路を有することを特徴とする請求項1記載の半導体集積回路。
- 外部とのインタフェースに前記第2の外部出力回路を利用するディジタル回路を有することを特徴とする請求項1記載の半導体集積回路。
- 前記第2の電源系配線に接続された降圧回路を有し、前記ディジタル回路は、前記降圧回路による降圧電圧を動作電源とすることを特徴とする請求項10記載の半導体集積回路。
- 前記ディジタル回路は中央処理装置及びメモリであることを特徴とする請求項10記載の半導体集積回路。
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