JP4576862B2 - 集積回路装置 - Google Patents
集積回路装置 Download PDFInfo
- Publication number
- JP4576862B2 JP4576862B2 JP2004082580A JP2004082580A JP4576862B2 JP 4576862 B2 JP4576862 B2 JP 4576862B2 JP 2004082580 A JP2004082580 A JP 2004082580A JP 2004082580 A JP2004082580 A JP 2004082580A JP 4576862 B2 JP4576862 B2 JP 4576862B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- circuit
- clock signal
- internal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
斯様に構成すれば、内部回路が動作することで内部電源が変動して電源配線にノイズが載った場合でも、そのノイズは、電源配線の抵抗成分とノイズ除去用コンデンサとで形成されるローパスフィルタによって除去される。従って、内部電源電圧が変動した影響がクロック信号出力回路を構成するリングオシレータに及ぶことを防止でき、リングオシレータの発振動作を安定化させて逓倍クロック信号の周波数をより安定させることが可能となる。
そして、集積回路装置の外部においてコンデンサ接続端子と外部電源供給端子とを、例えば集積回路装置が搭載される回路基板上の(外部)配線パターンなどで接続すれば、内部回路に対する電源供給経路は、
内部電源生成回路→コンデンサ接続端子→外部配線パターン→
外部電源供給端子→内部回路
となって、外付けのノイズ除去用コンデンサは電源電流が流れる外部配線パターンに接続されることになる。従って、集積回路装置内部の電源配線に対してコンデンサ接続端子の一点で接続される場合に比較して、外付けコンデンサのノイズ除去機能をより有効に作用させることができる。
以下、本発明の第1実施例について図1乃至図8を参照して説明する。図2は、DPLLで構成されるクロック信号出力回路1の概略構成を示す機能ブロック図である(尚、詳細な構成については、特開平8−265111号公報又は特開2000−357947を参照)。制御回路2には、発振回路3より出力される基準クロック信号PREF が与えられている。制御回路2は、ステートマシンを内蔵しており、そのステートマシンによって出力されるステートカウンタに基づいて、各種の制御タイミング信号をDCO(Digital Controlled Oscillator)4及びカウンタ・データラッチ回路5に出力するようになっている。
カウンタ・データラッチ回路5は、カウントした16ビットのデータDT16〜DT1を、外部のCPU(図示せず)により与えられる逓倍数設定データDVの値例えば“6”に応じて6ビット右シフトし、そのシフト後のデータの12ビットをラッチする。そして、ラッチされた12ビットのデータは、CD12〜CD1としてDCO4に出力される。DCO4が出力する逓倍クロック信号POUT ′は、デューティ比を調整するための分周回路39を介して2分周されて、逓倍クロック信号POUT として出力される。
このノイズ除去用コンデンサ50は、内部回路42についてノイズを除去する目的で設けられており、容量は例えば数nFである。外部電源供給端子49は、例えば、マイコン41の製品出荷前にバーンインテストを実施する際に、内部回路42に通常よりも高い電源電圧(例えば5V)を外部より直接供給する場合にも使用される。
図6に示す構成では(破線)、10MHz程度の帯域までの電圧変動成分がクロック信号出力回路1側に伝搬している。10MHzを超える変動成分については、内部コンデンサ50のノイズ除去作用で除去されているものと考えられる。即ち、通常チップの内部に形成されるコンデンサの容量は、上述したように数nF程度から最大でも数10nF程度であるから、図6に示す構成において10MHz以下の変動成分を除去することは極めて困難である。
尚、内部電源発生回路43から見た場合には、クロック信号出力回路1自体も電源変動を発生させる要因の1つであるが、最終的にクロック信号出力回路1における発振動作を安定させることを目的とした場合には、図6に示す構成に比較して、図1に示す構成の方が、トータルバランスがより良好になっていると考えられる。
従って、チップサイズを大きくしたり外付け部品を追加することなしに、内部回路42が動作することで内部電源が変動して電源配線48にノイズが載った場合でも、上記供給経路及び当該経路に接続されているコンデンサ47及び50により付与される時定数によりノイズを除去して、その影響がクロック信号出力回路1に及ぶことを極力抑制することができ、リングオシレータ6の発振動作を安定させて逓倍クロック信号の周波数をより安定させることが可能となる。
更に、コンデンサ47を、コンデンサ接続端子46と外部電源端子49とマイコン41の外部で接続する配線パターン51に接続したので、コンデンサ47が、マイコン41の内部の電源配線に対してコンデンサ接続端子46の一点で接続される場合に比較して、ノイズ除去用コンデンサとしての機能をより有効に作用させることができる。
この場合、電源電流が直接流れている経路にコンデンサ47が接続されているとは言えず、ノイズ除去用コンデンサとしての作用が若干弱くなる。これに対して、外部電源供給端子49を設けてコンデンサ接続端子46との間に外部配線パターン51を接続すれば、その配線パターン51には内部電源電流が流れるので、ノイズ除去用コンデンサとしての機能がより有効に作用する。
図9は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第2実施例のマイコン(集積回路装置)52は、クロック信号出力回路1の電源配線45を、内部電源生成回路43の電源出力端子の近傍に接続したものであり、その他の構成は第1実施例と同様である。
クロック信号出力回路1の電源給端子を1本化して、全ての内部回路に対して電源を一括で供給するようにしても良い。また、少なくともリングオシレータ6について、コンデンサ接続端子48を経由する前に内部電源を供給するように構成すれば、内部電源電圧の変動がリングオシレータ6に及ぶことを防止できる。
更に、クロック信号出力回路1に対する電源供給は、内部電源発生回路43の電源出力端子とコンデンサ接続端子48との間であれば何処で行っても良い。
また、電源配線44にもノイズ除去用コンデンサを接続すれば、クロック信号出力回路1が動作することによる影響が、内部電源生成回路43側に及ぶことを防止する効果がある。
マイクロコンピュータに限ることなく、DSPやDMAコントローラなど、クロック同期で動作する内部回路を備えてなる集積回路装置であれば適用することが可能である。
Claims (5)
- 複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なPLL動作により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路と、
前記逓倍クロック信号が供給されて動作する内部回路と、
外部より供給される電源に基づいて前記電源電圧を降圧して安定化させた内部電源を生成し、前記クロック信号出力回路及び前記内部回路に供給する内部電源生成回路とを、同一の半導体基板上に形成してなる集積回路装置において、
前記内部電源の配線にノイズ除去用コンデンサを外付けするためのコンデンサ接続端子と、
外部端子として、外部電源供給端子とを備え、
前記クロック信号出力回路に対しては、少なくとも前記リングオシレータについて、前記内部電源生成回路の電源出力端子と前記コンデンサ接続端子との間で前記内部電源を供給し、
前記内部回路の電源供給端子を、前記外部電源供給端子に接続し、
前記内部回路に対しては、外部において前記コンデンサ接続端子と前記外部電源供給端子とを接続することで前記内部電源を供給するように構成したことを特徴とする集積回路装置。 - 前記クロック信号出力回路を構成する全ての回路部に対して、前記内部電源生成回路の電源出力端子と前記コンデンサ接続端子との間で前記内部電源を供給することを特徴とする請求項1記載の集積回路装置。
- 前記クロック信号出力回路は、前記リングオシレータに電源を供給するための第1電源供給端子と、その他の回路部に電源を供給するための第2電源供給端子とを備え、
前記第1,第2電源供給端子は、前記内部電源の配線に対して夫々直接接続されていることを特徴とする請求項2記載の集積回路装置。 - 前記内部回路の電源供給端子に、内部でノイズ除去用コンデンサを接続したことを特徴とする請求項1乃至3の何れかに記載の集積回路装置。
- 前記内部電源生成回路の電源出力端子の近傍に、前記クロック信号出力回路の電源供給端子を接続したことを特徴とする請求項1乃至4の何れかに記載の集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004082580A JP4576862B2 (ja) | 2004-03-22 | 2004-03-22 | 集積回路装置 |
US11/075,882 US7221206B2 (en) | 2004-03-18 | 2005-03-10 | Integrated circuit device having clock signal output circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004082580A JP4576862B2 (ja) | 2004-03-22 | 2004-03-22 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005269516A JP2005269516A (ja) | 2005-09-29 |
JP4576862B2 true JP4576862B2 (ja) | 2010-11-10 |
Family
ID=35093537
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004082580A Expired - Fee Related JP4576862B2 (ja) | 2004-03-18 | 2004-03-22 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4576862B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100981077B1 (ko) | 2005-09-07 | 2010-09-08 | 쇼와 덴코 가부시키가이샤 | 화합물 반도체 소자 |
KR20130038582A (ko) * | 2011-10-10 | 2013-04-18 | 삼성전자주식회사 | 파워 노이즈가 줄어든 전압 발생회로를 구비한 반도체 칩 패키지 |
JP2013085143A (ja) * | 2011-10-11 | 2013-05-09 | Denso Corp | 半導体集積回路 |
JP2013222851A (ja) * | 2012-04-17 | 2013-10-28 | Denso Corp | 半導体集積回路 |
JP6058918B2 (ja) * | 2012-06-06 | 2017-01-11 | ラピスセミコンダクタ株式会社 | 電流出力制御装置、電流出力制御方法、デジタル制御発振装置、デジタルpll、周波数シンセサイザ、デジタルfll、及び半導体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194646A (ja) * | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体装置 |
JP2000112563A (ja) * | 1998-10-09 | 2000-04-21 | Mitsubishi Electric Corp | 半導体装置 |
JP2000165234A (ja) * | 1998-11-30 | 2000-06-16 | Hitachi Ltd | Pll回路 |
JP2000357947A (ja) * | 1999-06-16 | 2000-12-26 | Denso Corp | クロック制御回路 |
JP2001339295A (ja) * | 2000-05-26 | 2001-12-07 | Kenwood Corp | 発振信号生成器 |
WO2002029893A1 (fr) * | 2000-10-03 | 2002-04-11 | Hitachi, Ltd | Dispositif à semi-conducteur |
-
2004
- 2004-03-22 JP JP2004082580A patent/JP4576862B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0194646A (ja) * | 1987-10-06 | 1989-04-13 | Fujitsu Ltd | 半導体装置 |
JP2000112563A (ja) * | 1998-10-09 | 2000-04-21 | Mitsubishi Electric Corp | 半導体装置 |
JP2000165234A (ja) * | 1998-11-30 | 2000-06-16 | Hitachi Ltd | Pll回路 |
JP2000357947A (ja) * | 1999-06-16 | 2000-12-26 | Denso Corp | クロック制御回路 |
JP2001339295A (ja) * | 2000-05-26 | 2001-12-07 | Kenwood Corp | 発振信号生成器 |
WO2002029893A1 (fr) * | 2000-10-03 | 2002-04-11 | Hitachi, Ltd | Dispositif à semi-conducteur |
Also Published As
Publication number | Publication date |
---|---|
JP2005269516A (ja) | 2005-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI613886B (zh) | 半導體裝置及其控制方法 | |
TW502493B (en) | Voltage controlled oscillator, PLL circuit and semiconductor integrated circuit device | |
JP5384959B2 (ja) | 電子回路 | |
US7562237B2 (en) | Semiconductor integrated circuit device with internal power control system | |
JP4576862B2 (ja) | 集積回路装置 | |
US6956416B2 (en) | Powerup control of PLL | |
US7221206B2 (en) | Integrated circuit device having clock signal output circuit | |
JP2000059214A (ja) | Pll回路及びpll回路を内蔵した半導体集積回路 | |
JP2010141685A (ja) | パルス遅延回路およびa/d変換回路 | |
US6778033B2 (en) | Voltage control for clock generating circuit | |
JP2006229622A (ja) | 負荷変動補償回路、電子デバイス、試験装置、及びタイミング発生回路 | |
JP2011014629A (ja) | 半導体装置 | |
JP2006238315A (ja) | 電子回路装置のemi対策方法及び回路 | |
JP2004221962A (ja) | Pll回路 | |
JP3650826B2 (ja) | 乱数発生集積回路 | |
JP2003318352A (ja) | システムおよび半導体装置 | |
JP2013102371A (ja) | 半導体集積回路装置 | |
JP4277645B2 (ja) | 発振開始検出回路及びそれを内蔵した半導体集積回路 | |
KR100760868B1 (ko) | 마이크로프로세스의 안정화 장치 | |
JP3682358B2 (ja) | 集積回路の誤動作防止回路 | |
JP2005130183A (ja) | 半導体集積回路 | |
JP2005269196A (ja) | 集積回路装置 | |
JP2021077926A (ja) | 半導体装置及びその動作方法 | |
JP2011091345A (ja) | 半導体装置及び半導体装置を搭載したプリント基板 | |
JP2007019100A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060515 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080902 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081006 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100727 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100809 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130903 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |