WO2014002589A1 - 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置の製造方法および炭化珪素半導体装置 Download PDF

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trench
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増田　健良
田中　聡
健ニ 平塚
嶋津　充
健司 神原
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住友電気工業株式会社
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Definitions

  • the present invention relates to a method for manufacturing a silicon carbide semiconductor device and a silicon carbide semiconductor device.
  • Patent Document 1 JP 2012-38770 A discloses a method of manufacturing a trench MOSFET (Metal Oxide Semiconductor Field Effect Transistor) which is a silicon carbide semiconductor device.
  • a trench MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • ion implantation is performed on the epitaxial layer, whereby a p-type body layer and an n-type source contact layer are formed on the breakdown voltage holding layer.
  • a trench is formed by thermal etching.
  • an electric field relaxation layer is formed at the bottom of the trench by ion implantation.
  • activation annealing heat treatment
  • a gate insulating film and a gate electrode are formed.
  • the silicon carbide semiconductor device having the trench type insulated gate including the MOSFET according to the above example only a device having a channel resistance much larger than the theoretically expected value has been obtained at present. For this reason, the on-resistance cannot be sufficiently reduced.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device having a low on-resistance.
  • the method for manufacturing a silicon carbide semiconductor device of the present invention includes the following steps.
  • a first layer made of silicon carbide and having a first conductivity type is formed.
  • a second layer having a second conductivity type different from the first conductivity type located on the first layer and a third layer having a first conductivity type located on the second layer are formed Is done.
  • the step of forming the second and third layers includes a step of implanting impurity ions and a step of performing a heat treatment for activating the impurities implanted by the impurity ion implantation.
  • a trench having a side wall penetrating the third layer and the second layer and having a bottom portion reaching the first layer is formed.
  • a gate insulating film covering the sidewall of the trench is formed.
  • a gate electrode is formed on the gate insulating film.
  • the trench forming the channel surface is formed after performing the activation heat treatment. Therefore, the channel surface once formed is not disturbed by the activation heat treatment. This suppresses channel resistance. Therefore, the on-resistance can be reduced.
  • the step of implanting impurity ions preferably includes the following steps. Impurities for imparting the second conductivity type to the second layer are implanted. Impurities for imparting the first conductivity type to the third layer are implanted.
  • the second and third layers can be formed using the activation heat treatment.
  • the step of forming the trench preferably includes the following steps.
  • a mask layer having an opening exposing a part of the third layer is formed on the third layer.
  • Pre-etching with physical action is performed using the mask layer.
  • thermal etching is performed.
  • a sacrificial oxide film is formed by oxidizing the bottom of the trench, and then the sacrificial oxide film is removed.
  • the gate insulating film and the gate electrode are formed without implanting impurity ions into the bottom of the trench.
  • the silicon carbide semiconductor device is manufactured without implanting impurities into the bottom of the trench. Therefore, since activation annealing is not assumed after the trench is formed, the channel surface once formed on the surface of the trench is not disturbed by the activation heat treatment. This suppresses channel resistance. Therefore, the on-resistance can be reduced.
  • the silicon carbide semiconductor device of the present invention has a silicon carbide substrate, a gate insulating film, and a gate electrode.
  • the silicon carbide substrate has first to third layers.
  • the first layer has the first conductivity type.
  • the second layer is on the first layer and has a second conductivity type different from the first conductivity type.
  • the third layer is on the second layer and has the first conductivity type.
  • the silicon carbide substrate is provided with a trench.
  • the trench has a sidewall and a bottom.
  • the side wall penetrates the third layer and the second layer.
  • the bottom reaches the first layer.
  • the second layer has a surface having an RMS (Root Mean Square) of 2 nm or less on the sidewall of the trench.
  • the gate insulating film covers the sidewall of the trench.
  • the gate electrode is on the gate insulating film.
  • the side wall of the trench forms a channel surface with good flatness. This suppresses channel resistance. Therefore, the on-resistance can be reduced.
  • the second layer is made of silicon carbide having a hexagonal crystal structure of polytype 4H, and the surface of the second layer has a first surface having a plane orientation ⁇ 0-33-8 ⁇ . Including.
  • the first surface having the surface orientation ⁇ 0-33-8 ⁇ is included in the channel surface. Accordingly, since channel resistance is suppressed, on-resistance can be suppressed.
  • the surface microscopically includes a first surface, and the surface further microscopically includes a second surface having a plane orientation ⁇ 0-11-1 ⁇ .
  • the first and second surfaces preferably constitute a composite surface having a plane orientation ⁇ 0-11-2 ⁇ .
  • the surface has an off angle of 62 ° ⁇ 10 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • the on-resistance can be reduced by suppressing the channel resistance.
  • FIG. 1 is a partial cross sectional view schematically showing a configuration of a silicon carbide semiconductor device in one embodiment of the present invention.
  • FIG. 2 is a partial perspective view schematically showing a configuration of a silicon carbide substrate included in the silicon carbide semiconductor device of FIG. 1.
  • FIG. 2 is a flowchart schematically showing a method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 4 is a flowchart showing more details of FIG. 3.
  • FIG. 8 is a partial cross sectional view schematically showing a first step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a second step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a third step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fourth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a fifth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a sixth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 8 is a partial cross sectional view schematically showing a seventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eighth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a ninth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a tenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing an eleventh step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 12 is a partial cross sectional view schematically showing a twelfth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 14 is a partial cross sectional view schematically showing a thirteenth step of the method for manufacturing the silicon carbide semiconductor device of FIG. 1.
  • FIG. 2 is a partial cross sectional view schematically showing an example of a fine structure of a channel surface of the silicon carbide semiconductor device of FIG. 1.
  • FIG. 3 is a diagram showing a crystal structure of a (000-1) plane in polytype 4H hexagonal crystal.
  • FIG. 20 is a diagram showing a crystal structure of a (11-20) plane along line XX-XX in FIG.
  • FIG. 19 is a view showing a crystal structure in the vicinity of the surface of the composite surface in FIG. 18 in the (11-20) plane.
  • FIG. 19 is a view of the composite surface of FIG. 18 viewed from the (01-10) plane.
  • FIG. 5 is a graph showing an example of a relationship between a channel surface and a (000-1) plane viewed macroscopically and channel mobility when a thermal etching is performed and when it is not performed. It is. It is a graph which shows an example of the relationship between the angle between a channel direction and the ⁇ 0-11-2> direction, and channel mobility. It is a figure which shows the modification of FIG.
  • vertical MOSFET 500 silicon carbide semiconductor device of the present embodiment includes an epitaxial substrate 100 (silicon carbide substrate), a gate oxide film 201 (gate insulating film), a gate electrode 202, and an interlayer.
  • the insulating film 203, the source electrode 221, the drain electrode 211, the source wiring 222, and the protective electrode 212 are included.
  • the epitaxial substrate 100 is made of silicon carbide.
  • This silicon carbide preferably has a hexagonal crystal structure, more preferably polytype 4H.
  • the plane orientation of one main surface (upper surface in FIG. 1) of single crystal substrate 110 is preferably approximately (000-1) plane.
  • Epitaxial substrate 100 has a single crystal substrate 110 and an epitaxial layer provided thereon.
  • Single crystal substrate 110 has n-type (first conductivity type).
  • the epitaxial layer has an n ⁇ layer 121 (first layer), a p-type body layer 122 (second layer), an n region 123 (third layer), and a contact region 124.
  • N ⁇ layer 121 has n type (first conductivity type).
  • the donor concentration of n ⁇ layer 121 is lower than the donor concentration of single crystal substrate 110.
  • the donor concentration of the n ⁇ layer 121 is preferably 1 ⁇ 10 15 / cm 3 or more and 5 ⁇ 10 16 / cm 3 or less, for example, 8 ⁇ 10 15 / cm 3 .
  • P-type body layer 122 is provided on n ⁇ layer 121 and has p-type (second conductivity type).
  • the acceptor concentration of p-type body layer 122 is, for example, 1 ⁇ 10 18 / cm 3 .
  • Contact region 124 is formed on part of p type body layer 122 so as to be connected to p type body layer 122.
  • Epitaxial substrate 100 is provided with trench TR having a side wall and a bottom.
  • the side wall of trench TR passes through n region 123 and p-type body layer 122, whereby the bottom of trench TR reaches n ⁇ layer 121.
  • the sidewall of trench TR has a surface SW as a channel surface on p-type body layer 122.
  • the surface roughness is 2 nm or less as RMS.
  • the surface SW has a predetermined crystal plane (also referred to as a special plane). Details of the special surface will be described later.
  • the fact that the epitaxial substrate 100 has the trench TR corresponds to the fact that the epitaxial layer is partially removed on the upper surface of the single crystal substrate 110 as shown in FIG.
  • a large number of mesa structures are formed on the upper surface of single crystal substrate 110.
  • the top and bottom surfaces of the mesa structure are hexagonal, and the side walls thereof are inclined with respect to the top surface of the single crystal substrate 110.
  • the gate oxide film 201 covers the trench TR. Specifically, gate oxide film 201 is provided on surface SW and bottom of trench TR. Gate oxide film 201 extends to the upper surface of n region 123. Gate electrode 202 is provided on gate oxide film 201 so as to fill the inside of trench TR (that is, so as to fill a space between directly adjacent mesa structures). Gate electrode 202 faces surface SW of p type body layer 122 with gate oxide film 201 interposed therebetween. The upper surface of the gate electrode 202 is substantially the same height as the upper surface of the portion of the gate oxide film 201 located on the upper surface of the n region 123. An interlayer insulating film 203 is provided so as to cover a portion of gate oxide film 201 that extends to the upper surface of n region 123 and gate electrode 202.
  • the source electrode 221 is provided on the top of the mesa structure. Source electrode 221 is in contact with each of contact region 124 and n region 123. The source wiring 222 is in contact with the source electrode 221 and extends on the upper surface of the interlayer insulating film 203.
  • Drain electrode 211 is an ohmic electrode provided on the back surface of single crystal substrate 110 opposite to the main surface on which n ⁇ layer 121 is provided.
  • the protective electrode 212 is provided on the drain electrode 211.
  • the method for manufacturing MOSFET 500 mainly includes steps S10 to S70. Further, as shown in FIG. 4, step S20 includes steps S21 and S22, step S30 includes steps S31 to S33, and step S40 includes steps 41 and S42. Details of this manufacturing method will be described below.
  • n ⁇ layer 121 is formed on single crystal substrate 110 by epitaxial growth.
  • This epitaxial growth is performed by a CVD (Chemical Vapor Deposition) method using, for example, a mixed gas of silane (SiH 4 ) and propane (C 3 H 8 ) as a source gas and using, for example, hydrogen gas (H 2 ) as a carrier gas.
  • CVD Chemical Vapor Deposition
  • H 2 hydrogen gas
  • a p-type body layer 122, an n region 123, and a contact region 124 are formed as follows.
  • impurity ions are implanted into the upper surface of the n ⁇ layer 121, thereby forming the p-type body layer 122, the n region 123, and the contact region 124.
  • an impurity (ie, acceptor) for imparting p-type such as aluminum (Al)
  • Al aluminum
  • an impurity (that is, a donor) for imparting n-type such as nitrogen (N) or phosphorus (P) is implanted.
  • N nitrogen
  • P phosphorus
  • a heat treatment for activating the impurities implanted by impurity ion implantation is performed.
  • the temperature of the heat treatment is 1200 ° C. or higher, preferably 1600 ° C. or higher.
  • the temperature of the heat treatment is preferably 1950 ° C. or lower.
  • the optimum heat treatment temperature is, for example, about 1900 ° C.
  • an annealing cap 241 is preferably temporarily provided on the n region 123 and the contact region 124 as shown in FIG.
  • the annealing cap is, for example, a carbon film.
  • the p-type body layer 122, the n region 123, and the contact region 124 are formed.
  • step S30 trench TR is formed as follows.
  • a mask layer 247 is formed on the n region 123 and the contact region 124 as shown in FIG.
  • Mask layer 247 has an opening that exposes part of n region 123 at a position corresponding to the position of trench TR (FIG. 1).
  • an insulating film such as a silicon oxide film can be used.
  • the silicon oxide film can be formed by a deposition method such as a plasma CVD method, but is preferably formed by a thermal oxidation method.
  • the opening of the mask layer 247 is preferably formed by RIE (Reactive Ion Etching) using a condition where the etching ratio of the mask layer 247 to the epitaxial substrate 100 is high.
  • step S32 (FIG. 4), as shown in FIG. 9, RIE is performed as preliminary etching prior to thermal etching described later.
  • n region 123, p-type body layer 122, and part of n ⁇ layer 121 are removed from the opening of mask layer 247.
  • recess TQ having an inner surface SV whose side wall is substantially perpendicular to the main surface of single crystal substrate 110 is formed.
  • ICP inductively coupled plasma
  • ICP-RIE using SF 6 or a mixed gas of SF 6 and O 2 as a reaction gas can be used.
  • this preliminary etching may be performed as overetching of etching for forming the opening of the mask layer 247.
  • step S33 thermal etching is performed on the inner surface SV of the recess TQ.
  • a trench TR is formed as shown in FIG.
  • the thermal etching can be performed, for example, by heating the epitaxial substrate 100 in an atmosphere containing a reactive gas having at least one kind of halogen atom.
  • the at least one or more types of halogen atom includes at least one of a chlorine (Cl) atom and a fluorine (F) atom.
  • This atmosphere is, for example, Cl 2 , BCL 3 , SF 6 , or CF 4 .
  • oxygen gas may be mixed with the reactive gas.
  • the heat treatment temperature is preferably 700 ° C. or higher and lower than 1200 ° C., for example, 900 ° C.
  • the surface SW having a portion made of the p-type body layer 122 is formed on the sidewall of the trench TR.
  • a special surface described later is self-formed.
  • the reaction gas may contain a carrier gas in addition to the above-described chlorine gas and oxygen gas.
  • a carrier gas for example, nitrogen (N 2 ) gas, argon gas, helium gas or the like can be used.
  • the etching rate of SiC is, for example, about 70 ⁇ m / hour.
  • the mask layer 247 made of silicon oxide has a very high selectivity with respect to SiC, so that it is not substantially etched during the etching of SiC.
  • the mask layer 247 is removed by an arbitrary method such as etching (FIG. 11).
  • the trench TR is formed.
  • the corner C1 located at the bottom of the trench TR tends to have a sharp shape.
  • step S40 sacrificial oxidation treatment is performed as step S40 (FIG. 3). Specifically, as step S41, a sacrificial oxide film 249 is formed by oxidizing the bottom of the trench TR as shown in FIG. Next, as a step S42, the sacrificial oxide film is removed (FIG. 13). Thereby, the corner
  • a gate oxide film 201 is formed to cover the sidewall and bottom of trench TR.
  • Gate oxide film 201 is obtained, for example, by thermally oxidizing an epitaxial layer made of silicon carbide.
  • a gate electrode 202 is formed on gate oxide film 201 so as to fill the region inside trench TR with gate oxide film 201 interposed therebetween.
  • the gate electrode 202 can be formed by, for example, conductor film formation and CMP (Chemical Mechanical Polishing).
  • an interlayer insulating film 203 is formed on the gate electrode 202 and the gate oxide film 201 so as to cover the exposed surface of the gate electrode 202.
  • step S70 the source electrode 221, the drain electrode 211, the source wiring 222, and the protective electrode 212 (FIG. 1) are formed.
  • etching is performed so that openings are formed in interlayer insulating film 203 and gate oxide film 201. By this opening, each of n region 123 and contact region 124 is exposed on the upper surface of the mesa structure.
  • source electrode 221 in contact with each of n region 123 and contact region 124 is formed on the upper surface of the mesa structure.
  • the drain electrode 211, the source wiring 222, and the protective electrode 212 are formed.
  • MOSFET 500 (FIG. 1) is obtained.
  • surface SW (FIG. 1) forming a channel surface on the sidewall of trench TR is formed after the activation heat treatment (FIG. 4) in step S22. Therefore, the channel surface once formed is not disturbed by the activation heat treatment. This suppresses channel resistance. Therefore, the on-resistance can be reduced.
  • channel resistance tends to increase for two reasons.
  • gate oxide film 201 and gate electrode 202 are formed without impurity ion implantation into the bottom of trench TR.
  • MOSFET 500 is manufactured without impurities being implanted into the bottom of trench TR. Therefore, as described above, it is not assumed that activation annealing is performed after the formation of the trench TR.
  • the breakdown voltage of the MOSFET 500 can be increased. Therefore, sufficient breakdown voltage can be ensured without forming an electric field relaxation layer by acceptor (impurity) ion implantation into the bottom of trench TR.
  • step S32 when preliminary etching such as RIE (FIG. 4: step S32) is performed, before the thermal etching (FIG. 4: step S33), in the opening of the mask layer 247 (FIG. 8).
  • the oxide on the n region 123 is removed by preliminary etching. Thereby, it can be avoided that the oxide acts as a fine mask during the thermal etching. Thereby, the flatness of the surface SW is further improved. Thereby, the channel resistance is further suppressed. Therefore, the on-resistance can be further reduced.
  • the corner located at the bottom of the trench TR can be made smoother. Therefore, since the electric field concentration on the corner is suppressed, the breakdown voltage can be increased. Further, the sacrificial oxidation treatment can improve the flatness of the surface SW forming the channel surface.
  • the mask layer 247 (FIG. 8) is formed by a thermal oxidation method, since the adhesion between the mask layer 247 and the epitaxial substrate 100 is high, side etching along the interface between the mask layer 247 and the epitaxial substrate 100 is performed. Can be stably suppressed. When the adhesion between the mask layer 247 and the epitaxial substrate 100 is low, the flatness of the finally obtained surface SW is likely to deteriorate due to non-uniform side etching.
  • the opening of the mask layer 247 (FIG. 8) is performed by RIE (Reactive Ion Etching) using a condition in which the etching ratio of the mask layer 247 to the epitaxial substrate 100 is high, the end face of the mask layer 247 (the mask in FIG. 8).
  • the occurrence of roughness on the side surface of the layer 247 can be suppressed. Thereby, it is possible to suppress the occurrence of the roughness of the surface SW due to the roughness being transferred to the side wall of the trench TR in a streak shape.
  • Both p-type body layer 122 and n region 123 are formed using impurity implantation.
  • the impurities implanted in this way can be activated by the activation heat treatment.
  • at least one of the p-type body layer 122 and the n region 123 may be formed by epitaxial growth while adding impurities without using the ion implantation method.
  • p type body layer 122 may be formed on n ⁇ layer 121 by epitaxially growing silicon carbide while acceptors are added.
  • the n region 123 may be formed on the p-type body layer 122 by ion implantation onto the p-type body layer 122.
  • the surface roughness of the sidewall of the trench TR having the surface SW can be reduced to 2 nm as RMS, and as an example, 1.75 nm. A measured value was obtained.
  • the surface roughness was measured by measuring a 5 ⁇ m square area with AFM (Atomic Force Microscopy).
  • the method for measuring the surface roughness of the surface SW can be selected according to the shape and size of the trench TR.
  • a TEM Transmission Electron Microscope
  • SEM Sccanning Electron Microscope
  • an optical microscope can be used. Can be used.
  • the trench TR (FIG. 1) of the present embodiment has a flat bottom, but the shape of the trench is not limited to this, and the bottom may be a recess.
  • the trench may have a substantially V shape, and in this case, if the sacrificial oxidation process is performed, the lower end of the V shape can be smoothed.
  • the first conductivity type is n-type and the second conductivity type is p-type, but these conductivity types may be interchanged.
  • the first conductivity type is preferably n-type.
  • the silicon carbide semiconductor device may be a MISFET (Metal Insulator Semiconductor Field Effect Transistor) other than the MOSFET.
  • the silicon carbide semiconductor device is not limited to the MISFET, and may be any device having a trench gate structure, and may be, for example, a trench IGBT (Insulated Gate Bipolar Transistor).
  • the sidewall of trench TR (FIG. 1) has surface SW as a channel surface on p-type body layer 122.
  • the surface SW preferably has a special surface. Details of the “special surface” will be described below.
  • the surface SW having a special surface includes a surface S1 (first surface).
  • the plane S1 has a plane orientation ⁇ 0-33-8 ⁇ , and preferably has a plane orientation (0-33-8).
  • the surface SW includes the surface S1 microscopically.
  • surface SW further includes surface S2 (second surface) microscopically.
  • the plane S2 has a plane orientation ⁇ 0-11-1 ⁇ , and preferably has a plane orientation (0-11-1).
  • “microscopic” means that the dimensions are as detailed as at least a dimension of about twice the atomic spacing.
  • TEM Transmission Electron Microscope
  • the surface SW has a composite surface SR.
  • the composite surface SR is configured by periodically repeating the surfaces S1 and S2. Such a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • Composite surface SR has a plane orientation ⁇ 0-11-2 ⁇ , preferably a plane orientation (0-11-2). In this case, the composite surface SR has an off angle of 62 ° macroscopically with respect to the ⁇ 000-1 ⁇ plane.
  • “macroscopic” means ignoring a fine structure having a dimension on the order of atomic spacing. As such a macroscopic off-angle measurement, for example, a general method using X-ray diffraction can be used.
  • the channel direction CD which is the direction in which carriers flow on the channel surface, is along the direction in which the above-described periodic repetition is performed.
  • Si atoms are atoms of the A layer (solid line in the figure), B layer atoms (broken line in the figure) located below, C layer atoms (dotted line in the figure) located below, and B layer atoms (not shown) located below this It is provided repeatedly. That is, a periodic laminated structure such as ABCBABCBABCB... Is provided with four layers ABCB as one period.
  • the atoms in each of the four layers ABCB constituting one period described above are (0-11-2) It is not arranged to be completely along the plane.
  • the (0-11-2) plane is shown so as to pass through the position of atoms in the B layer.
  • the atoms in the A layer and the C layer are separated from the (0-11-2) plane.
  • a surface S1 having a surface orientation (0-33-8) and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternately provided. It is configured by being.
  • the length of each of the surface S1 and the surface S2 is twice the atomic spacing of Si atoms (or C atoms). Note that the surface obtained by averaging the surfaces S1 and S2 corresponds to the (0-11-2) surface (FIG. 20).
  • the single crystal structure when the composite surface SR is viewed from the (01-10) plane periodically includes a structure (part of the surface S1) equivalent to a cubic crystal when viewed partially.
  • a surface S1 having a surface orientation (001) in a structure equivalent to the above-described cubic crystal and a surface S2 connected to the surface S1 and having a surface orientation different from the surface orientation of the surface S1 are alternated. It is comprised by being provided in.
  • polytypes other than 4H may constitute the surface according to S2).
  • the polytype may be 6H or 15R, for example.
  • the horizontal axis indicates the angle D1 formed by the macroscopic plane orientation of the surface SW having the channel surface and the (000-1) plane
  • the vertical axis indicates the mobility MB.
  • the plot group CM corresponds to the case where the surface SW is finished as a special surface by thermal etching
  • the plot group MC corresponds to the case where such thermal etching is not performed.
  • the mobility MB in the plot group MC was maximized when the macroscopic surface orientation of the channel surface was (0-33-8). This is because, when thermal etching is not performed, that is, when the microscopic structure of the channel surface is not particularly controlled, the macroscopic plane orientation is set to (0-33-8). This is probably because the ratio of the formation of the visual plane orientation (0-33-8), that is, the plane orientation (0-33-8) considering the atomic level, stochastically increased.
  • the mobility MB in the plot group CM was maximized when the macroscopic surface orientation of the channel surface was (0-11-2) (arrow EX).
  • the reason for this is that, as shown in FIGS. 21 and 22, a large number of surfaces S1 having a plane orientation (0-33-8) are regularly and densely arranged via the surface S2, and thus the surface of the channel surface is minute. This is probably because the proportion of the visual plane orientation (0-33-8) has increased.
  • the mobility MB has an orientation dependency on the composite surface SR.
  • the horizontal axis indicates the angle D2 between the channel direction and the ⁇ 0-11-2> direction
  • the vertical axis indicates the mobility MB (arbitrary unit) of the channel surface.
  • a broken line is added to make the graph easier to see.
  • the angle D2 of the channel direction CD (FIG. 18) is preferably 0 ° or more and 60 ° or less, and more preferably approximately 0 °. all right.
  • the surface SW may further include a surface S3 (third surface) in addition to the composite surface SR.
  • the off angle of the surface SW with respect to the ⁇ 000-1 ⁇ plane deviates from 62 ° which is the ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a ⁇ 0-33-8 ⁇ plane.
  • the off angle of the surface SW with respect to the (000-1) plane deviates from 62 °, which is an ideal off angle of the composite surface SR.
  • This deviation is preferably small and preferably within a range of ⁇ 10 °.
  • a surface included in such an angle range for example, there is a surface whose macroscopic plane orientation is a (0-33-8) plane.
  • the surface SW may include a composite surface SQ formed by periodically repeating the surface S3 and the composite surface SR.
  • a periodic structure can be observed by, for example, TEM or AFM (Atomic Force Microscopy).
  • 100 epitaxial substrate (silicon carbide substrate), 110 single crystal substrate, 121 n ⁇ layer (first layer), 122 p-type body layer (second layer), 123 n region (third layer), 124 contact region , 201 gate insulating film, 202 gate electrode, 203 interlayer insulating film, 211 drain electrode, 212 protective electrode, 221 source electrode, 222 source wiring, 247 mask layer, 249 sacrificial oxide film, 500 MOSFET (silicon carbide semiconductor device), CD Channel direction, S1 surface (first surface), S2 surface (second surface), SQ, SR composite surface, SW surface, TR trench.
  • MOSFET silicon carbide semiconductor device

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Abstract

　炭化珪素から作られ第１の導電型を有する第１の層（１２１）が形成される。第１の層（１２１）上に位置し第１の導電型と異なる第２の導電型を有する第２の層（１２２）と、第２の層（１２２）上に位置し第１の導電型を有する第３の層（１２３）とが形成される。第２および第３の層（１２２、１２３）を形成する工程は、不純物イオン注入を行う工程と、不純物イオン注入によって注入された不純物を活性化するための熱処理を行う工程とを含む。熱処理を行う工程の後に、第３の層（１２３）および第２の層（１２２）を貫通する側壁を有し、第１の層（１２１）に至る底部を有するトレンチ（ＴＲ）が形成される。トレンチ（ＴＲ）の側壁を覆うゲート絶縁膜（２０１）が形成される。これにより、低いオン抵抗を有する炭化珪素半導体装置（５００）を提供する。

Description

炭化珪素半導体装置の製造方法および炭化珪素半導体装置
　この発明は、炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関する。
　特開２０１２－３８７７０号公報（特許文献１）によれば、炭化珪素半導体装置であるトレンチ型ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）の製造方法が開示されている。この製造方法の一例によれば、まず、基板上に、耐圧保持層となるエピタキシャル層が形成される。次にエピタキシャル層に対してイオン注入が行われることで、耐圧保持層上にｐ形ボディ層およびｎ型ソースコンタクト層が形成される。次に熱エッチングによって溝（トレンチ）が形成される。次にトレンチの底部に、イオン注入によって電界緩和層が形成される。次に活性化アニール（熱処理）が行われる。次にゲート絶縁膜およびゲート電極が形成される。
特開２０１２－３８７７０号公報
　上記の例によるＭＯＳＦＥＴを含め、トレンチ型絶縁ゲートを有する炭化珪素半導体装置は、現時点では、理論的な予想値よりも相当に大きなチャネル抵抗を有するものしか得られていなかった。このためオン抵抗を十分に低減することができていなかった。
　本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、低いオン抵抗を有する炭化珪素半導体装置を提供することである。
　本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。炭化珪素から作られ第１の導電型を有する第１の層が形成される。第１の層上に位置し第１の導電型と異なる第２の導電型を有する第２の層と、第２の層上に位置し第１の導電型を有する第３の層とが形成される。第２および第３の層を形成する工程は、不純物イオン注入を行う工程と、不純物イオン注入によって注入された不純物を活性化するための熱処理を行う工程とを含む。熱処理を行う工程の後に、第３の層および第２の層を貫通する側壁を有し、第１の層に至る底部を有するトレンチが形成される。トレンチの側壁を覆うゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。
　この製造方法によれば、チャネル面をなすトレンチが、活性化熱処理を行った後に形成される。よって、いったん形成されたチャネル面が活性化熱処理によって乱されることがない。これによりチャネル抵抗が抑制される。よってオン抵抗を小さくすることができる。
　不純物イオン注入を行う工程は好ましくは次の工程を有する。第２の導電型を第２の層に付与するための不純物が注入される。第１の導電型を第３の層に付与するための不純物が注入される。
　これにより第２および第３の層を、上記の活性化熱処理を用いて形成することができる。
　トレンチを形成する工程は好ましくは次の工程を有する。第３の層上に、第３の層の一部を露出する開口部を有するマスク層が形成される。マスク層を用いた、物理的作用を有する予備エッチングが行われる。予備エッチングを行う工程の後に、熱エッチングが行われる。
　これによりチャネル抵抗がより抑制される。よってオン抵抗をより小さくすることができる。
　好ましくは、トレンチの底部を酸化することによって犠牲酸化膜が形成され、その後、犠牲酸化膜が除去される。
　これによりトレンチの底部に位置する角部をより滑らかにすることができる。よってこの角部への電界集中が抑制されるので、耐圧を高めることができる。
　上記の炭化珪素半導体装置の製造方法において好ましくは、トレンチの底部への不純物イオン注入なしにゲート絶縁膜およびゲート電極が形成される。
　これにより、トレンチ底部に不純物が注入されることなく炭化珪素半導体装置が製造される。よってトレンチ形成後に活性化アニールを行うことが想定されないので、トレンチの表面上にいったん形成されたチャネル面が活性化熱処理によって乱されることもない。これによりチャネル抵抗が抑制される。よってオン抵抗を小さくすることができる。
　本発明の炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は第１～第３の層を有する。第１の層は第１の導電型を有する。第２の層は、第１の層上のものであり、第１の導電型と異なる第２の導電型を有する。第３の層は、第２の層上のものであり、第１の導電型を有する。炭化珪素基板にはトレンチが設けられている。トレンチは側壁および底部を有する。側壁は第３の層および第２の層を貫通している。底部は第１の層に至っている。第２の層はトレンチの側壁上において、表面粗さとして２ｎｍ以下のＲＭＳ（Root　Mean　Square）を有する表面を有する。ゲート絶縁膜はトレンチの側壁を覆っている。ゲート電極はゲート絶縁膜上のものである。
　この炭化珪素半導体装置によれば、トレンチの側壁が平坦性が良好なチャネル面をなす。これによりチャネル抵抗が抑制される。よってオン抵抗を小さくすることができる。
　好ましくは、第２の層は、ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られ、第２の層の表面は、面方位｛０－３３－８｝を有する第１の面を含む。
　これにより、チャネル面に面方位｛０－３３－８｝を有する第１の面が含まれる。よってチャネル抵抗が抑制されるので、オン抵抗を抑制することができる。
　好ましくは、上記表面は第１の面を微視的に含み、上記表面はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む。
　これにより、チャネル抵抗がより抑制され得る。よってオン抵抗をより抑制することができる。
　第１および第２の面は、好ましくは、面方位｛０－１１－２｝を有する複合面を構成している。
　これにより、チャネル抵抗がより抑制され得る。よってオン抵抗をより抑制することができる。
　好ましくは、上記表面は｛０００－１｝面に対して巨視的に６２°±１０°のオフ角を有する。
　これにより、よりチャネル抵抗が抑制され得る。よってオン抵抗をより抑制することができる。
　上記のように本発明によれば、チャネル抵抗を抑制することで、オン抵抗を小さくすることができる。
本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の構成を概略的に示す部分斜視図である。 図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 図３のより詳細を示すフロー図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の６第工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の７第工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置のチャネル面の微細構造の一例を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００－１）面の結晶構造を示す図である。 図１９の線ＸＸ－ＸＸに沿う（１１－２０）面の結晶構造を示す図である。 図１８の複合面の表面近傍における結晶構造を（１１－２０）面内において示す図である。 図１８の複合面を（０１－１０）面から見た図である。 巨視的に見たチャネル面および（０００－１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０－１１－２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。 図１８の変形例を示す図である。
　以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”－”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
　図１に示すように、本実施の形態の縦型ＭＯＳＦＥＴ５００（炭化珪素半導体装置）は、エピタキシャル基板１００（炭化珪素基板）と、ゲート酸化膜２０１（ゲート絶縁膜）と、ゲート電極２０２と、層間絶縁膜２０３と、ソース電極２２１と、ドレイン電極２１１と、ソース配線２２２と、保護電極２１２とを有する。
　エピタキシャル基板１００は炭化珪素から作られている。この炭化珪素は、好ましくは六方晶の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。単結晶基板１１０の一方主面（図１における上面）の面方位は、好ましくは、おおよそ（０００－１）面である。
　エピタキシャル基板１００は、単結晶基板１１０と、その上に設けられたエピタキシャル層とを有する。単結晶基板１１０はｎ型（第１の導電型）を有する。エピタキシャル層は、ｎ-層１２１（第１の層）と、ｐ型ボディ層１２２（第２の層）と、ｎ領域１２３（第３の層）と、コンタクト領域１２４とを有する。
　ｎ-層１２１はｎ型（第１の導電型）を有する。ｎ-層１２１のドナー濃度は、単結晶基板１１０のドナー濃度よりも低い。ｎ-層１２１のドナー濃度は、好ましくは１×１０15／ｃｍ3以上５×１０16／ｃｍ3以下であり、たとえば８×１０15／ｃｍ3である。ｐ型ボディ層１２２は、ｎ-層１２１上に設けられており、ｐ型（第２の導電型）を有する。ｐ型ボディ層１２２のアクセプタ濃度は、たとえば１×１０18／ｃｍ3である。コンタクト領域１２４は、ｐ型ボディ層１２２につながるようにｐ型ボディ層１２２の一部の上に形成されている。
　エピタキシャル基板１００には、側壁および底部を有するトレンチＴＲが設けられている。トレンチＴＲの側壁は、ｎ領域１２３およびｐ型ボディ層１２２を貫通しており、これによりトレンチＴＲの底部はｎ-層１２１に至っている。トレンチＴＲの側壁はｐ型ボディ層１２２上において、チャネル面としての表面ＳＷを有する。表面の粗さはＲＭＳとして２ｎｍ以下である。好ましくは表面ＳＷは所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
　エピタキシャル基板１００がトレンチＴＲを有するということは、図２に示すように、単結晶基板１１０の上面上においてエピタキシャル層が部分的に除去されていることに対応している。本実施の形態においては、単結晶基板１１０の上面上において多数のメサ構造が形成されている。具体的には、メサ構造は上面および底面が六角形状となっており、その側壁は単結晶基板１１０の上面に対して傾斜している。
　ゲート酸化膜２０１はトレンチＴＲを被覆している。具体的にはトレンチＴＲの表面ＳＷ上および底部上にゲート酸化膜２０１が設けられている。このゲート酸化膜２０１はｎ領域１２３の上面上にまで延在している。ゲート電極２０２は、トレンチＴＲの内部を充填するように（つまり直接隣接するメサ構造の間の空間を充填するように）、ゲート酸化膜２０１上に設けられている。ゲート電極２０２はゲート酸化膜２０１を介してｐ型ボディ層１２２の表面ＳＷに対向している。ゲート電極２０２の上面は、ゲート酸化膜２０１のうちｎ領域１２３の上面上に位置する部分の上面とほぼ同じ高さになっている。ゲート酸化膜２０１のうちｎ領域１２３の上面上にまで延在する部分とゲート電極２０２とを覆うように、層間絶縁膜２０３が設けられている。
　ソース電極２２１はメサ構造の頂部上に設けられている。ソース電極２２１はコンタクト領域１２４およびｎ領域１２３の各々に接触している。ソース配線２２２はソース電極２２１に接触しており、層間絶縁膜２０３の上面上に延在している。ドレイン電極２１１は、単結晶基板１１０においてｎ-層１２１が設けられた主表面とは反対側の裏面上に設けられたオーミック電極である。保護電極２１２はドレイン電極２１１上に設けられている。
　図３に示すように、ＭＯＳＦＥＴ５００の製造方法は主にステップＳ１０～Ｓ７０を有する。さらに図４に示すように、ステップＳ２０はステップＳ２１およびＳ２２を有し、ステップＳ３０はステップＳ３１～Ｓ３３を有し、ステップＳ４０はステップ４１およびＳ４２を有する。以下、この製造方法の詳細について説明する。
　ステップＳ１０（図３および図４）として、図５に示すように、単結晶基板１１０上にｎ-層１２１がエピタキシャル成長によって形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical　Vapor　Deposition）法により行うことができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
　ステップＳ２０（図３）として、図６に示すように、ｐ型ボディ層１２２と、ｎ領域１２３と、コンタクト領域１２４とが、次のように形成される。
　まずステップＳ２１（図４）として、ｎ-層１２１の上面に不純物イオン注入を行うことにより、ｐ型ボディ層１２２、ｎ領域１２３、およびコンタクト領域１２４となる部分が形成される。ｐ型ボディ層１２２およびコンタクト領域１２４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物（すなわちアクセプタ）がイオン注入される。またｎ領域１２３を形成するためのイオン注入においては、たとえば窒素（Ｎ）またはリン（Ｐ）などの、ｎ型を付与するための不純物（すなわちドナー）がイオン注入される。なおイオン注入の代わりにエピタキシャル成長が用いられてもよい。
　次にステップＳ２２（図４）として、不純物イオン注入によって注入された不純物を活性化するための熱処理が行われる。熱処理の温度は、１２００℃以上であり、好ましくは１６００℃以上である。また熱処理の温度は好ましくは１９５０℃以下である。最適な熱処理の温度は、たとえば１９００℃程度である。熱処理中は、図７に示すように、ｎ領域１２３およびコンタクト領域１２４上にアニールキャップ２４１が一時的に設けられることが好ましい。アニールキャップは、たとえばカーボン膜である。
　以上により、ｐ型ボディ層１２２と、ｎ領域１２３と、コンタクト領域１２４とが形成される。
　次にステップＳ３０（図３）として、トレンチＴＲが、次のように形成される。
　まずステップＳ３１（図４）として、図８に示すように、ｎ領域１２３およびコンタクト領域１２４上にマスク層２４７が形成される。マスク層２４７は、トレンチＴＲ（図１）の位置に対応する位置においてｎ領域１２３の一部を露出する開口部を有する。マスク層２４７としては、たとえばシリコン酸化膜などの絶縁膜を用いることができる。シリコン酸化膜は、プラズマＣＶＤ法などの堆積法によって形成することもできるが、熱酸化法によって形成することが好ましい。またマスク層２４７の開口部の形成は、エピタキシャル基板１００に対するマスク層２４７のエッチング比が高い条件を用いたＲＩＥ（Reactive　Ion　Etching）を用いることが好ましい。
　次にステップＳ３２（図４）として、図９に示すように、後述する熱エッチングに先立つ予備エッチングとしてＲＩＥが行われる。これにより、マスク層２４７の開口部において、ｎ領域１２３と、ｐ型ボディ層１２２と、ｎ-層１２１の一部とが除去される。この結果、トレンチＴＲ（図１）が形成されるべき領域に、側壁が単結晶基板１１０の主表面に対してほぼ垂直な内面ＳＶを有する凹部ＴＱが形成される。ＲＩＥとしては、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることが好ましい。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ－ＲＩＥを用いることができる。
　なお上記の予備エッチングは、物理的作用を有するものであればよい。このようなエッチングとしては、ＲＩＥ以外に、たとえばＩＢＥ（Ion　Beam　Etching）がある。またこの予備エッチングは、マスク層２４７の開口部を形成するためのエッチングのオーバーエッチングとして行われてもよい。
　次にステップＳ３３（図４）として、凹部ＴＱの内面ＳＶにおいて熱エッチングが行われる。これにより、図１０に示すように、トレンチＴＲが形成される。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中で、エピタキシャル基板１００を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。また反応性ガスに酸素ガスが混合されてもよい。熱処理温度は、７００℃以上１２００℃未満が好ましく、たとえば９００℃である。
　上記の熱エッチングにより、トレンチＴＲの側壁上に、ｐ型ボディ層１２２からなる部分を有する表面ＳＷが形成される。表面ＳＷ上においては、後述する特殊面が自己形成される。
　なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。熱エッチングが行われる反応容器の体積を鑑みて十分な量のキャリアガスが供給されることで、反応性ガスの滞留や、エッチング面付近の反応の不安定化を抑制することができる。これにより、熱エッチングを用いて形成される表面ＳＷの平坦性をより向上させることができる。
　上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。次にマスク層２４７がエッチングなど任意の方法により除去される（図１１）。
　以上によりトレンチＴＲが形成される。なおこの時点では、トレンチＴＲの底部に位置する角部Ｃ１は、とがった形状を有しやすい。
　次にステップＳ４０（図３）として犠牲酸化処理が行われる。具体的には、まずステップＳ４１として、図１２に示すように、トレンチＴＲの底部を酸化することによって犠牲酸化膜２４９が形成される。次にステップＳ４２として、犠牲酸化膜が除去される（図１３）。これにより、とがった形状を有する角部Ｃ１（図１１）が、より滑らかな角部Ｃ２（図１３）に変化する。
　次にステップＳ５０（図３）として、図１４に示すように、トレンチＴＲの側壁と底部とを覆うゲート酸化膜２０１が形成される。ゲート酸化膜２０１は、たとえば、炭化珪素からなるエピタキシャル層を熱酸化することにより得られる。
　次にステップＳ６０（図３）として、図１５に示すように、トレンチＴＲの内部の領域をゲート酸化膜２０１を介して埋めるように、ゲート酸化膜２０１上にゲート電極２０２が形成される。ゲート電極２０２の形成方法は、たとえば、導体の成膜とＣＭＰ（Chemical　Mechanical　Polishing）とによって行い得る。
　なお、従来から知られている技術として、耐圧の向上を意図してトレンチの底部に不純物を注入することで電界緩和層を形成する技術があるが、本実施の形態においては、このような注入なしに、ゲート酸化膜２０１およびゲート電極２０２が形成される。すなわち、本実施の形態においてはトレンチの底部への不純物の注入がなされない。
　次に、図１６に示すように、ゲート電極２０２の露出面を覆うようにゲート電極２０２およびゲート酸化膜２０１上に層間絶縁膜２０３が形成される。
　次にステップＳ７０（図３）として、ソース電極２２１、ドレイン電極２１１、ソース配線２２２、および保護電極２１２（図１）が形成される。このためには、たとえば、まず図１７に示すように、層間絶縁膜２０３およびゲート酸化膜２０１に開口部が形成されるようにエッチングが行われる。この開口部により、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々が露出される。次に、メサ構造の上面においてｎ領域１２３およびコンタクト領域１２４の各々に接するソース電極２２１が形成される。さらに、ドレイン電極２１１、ソース配線２２２、および保護電極２１２が形成される。
　以上により、ＭＯＳＦＥＴ５００（図１）が得られる。
　本実施の形態によれば、トレンチＴＲの側壁上においてチャネル面をなす表面ＳＷ（図１）が、ステップＳ２２の活性化熱処理（図４）の後に形成される。よって、いったん形成されたチャネル面が活性化熱処理によって乱されることがない。これによりチャネル抵抗が抑制される。よってオン抵抗を小さくすることができる。
　仮に、本実施の形態と異なり、チャネル面をなすトレンチが形成された後に活性化熱処理が行われる方法が用いられたとすると、２つの理由でチャネル抵抗が大きくなりやすい。第１に、活性化熱処理の影響でチャネル面の平坦性が悪化する。第２に、エピタキシャル基板１００内部に存在した結晶欠陥が、活性化熱処理のための加熱によって、チャネル面へと移動する。これによりチャネル面の結晶欠陥密度が増大する。チャネル面の平坦性の悪化、および結晶欠陥密度の増大は、いずれもチャネル抵抗の増大の要因となる。
　なお本実施の形態においては、トレンチＴＲの底部への不純物イオン注入なしにゲート酸化膜２０１およびゲート電極２０２が形成される。これにより、トレンチＴＲの底部に不純物が注入されることなくＭＯＳＦＥＴ５００が製造される。よって、上述したように、トレンチＴＲの形成後に活性化アニールを行うことが想定されない。
　本実施の形態のように、良好な平坦性を有する表面ＳＷ上にゲート酸化膜２０１が形成される場合、ゲート酸化膜２０１の品質が向上するので、ゲート酸化膜２０１が絶縁破壊されにくくなる。これによりＭＯＳＦＥＴ５００の耐圧を高めることができる。よって、トレンチＴＲの底部へのアクセプタ（不純物）イオン注入による電界緩和層の形成を行わなくても、十分な耐圧を確保し得る。
　また本実施の形態によれば、ＲＩＥなどの予備エッチング（図４：ステップＳ３２）が行われる場合、熱エッチング（図４：ステップＳ３３）の前に、マスク層２４７（図８）の開口部におけるｎ領域１２３上の酸化物が予備エッチングにより除去される。これにより、上記酸化物が熱エッチングの際に微細なマスクとして作用してしまうことを避けることができる。これにより表面ＳＷの平坦性がより向上する。これによりチャネル抵抗がより抑制される。よってオン抵抗をより小さくすることができる。
　また犠牲酸化処理（図１２および図１３）が行われる場合、トレンチＴＲの底部に位置する角部をより滑らかにすることができる。よってこの角部への電界集中が抑制されるので、耐圧を高めることができる。また犠牲酸化処理によって、チャネル面をなす表面ＳＷの平坦性を向上させ得る。
　またマスク層２４７（図８）が熱酸化法によって形成される場合、マスク層２４７とエピタキシャル基板１００との間の密着性が高いので、マスク層２４７とエピタキシャル基板１００との界面に沿ったサイドエッチングを安定的に抑制することができる。なおマスク層２４７とエピタキシャル基板１００との密着性が低い場合、サイドエッチングが不均一に発生することで、最終的に得られる表面ＳＷの平坦性が劣化しやすい。
　またマスク層２４７（図８）の開口部が、エピタキシャル基板１００に対するマスク層２４７のエッチング比が高い条件を用いたＲＩＥ（Reactive　Ion　Etching）により行われる場合、マスク層２４７の端面（図８におけるマスク層２４７の側面）の荒れの発生を抑制することができる。これにより、この荒れがトレンチＴＲの側壁に筋状に転写されることに起因した表面ＳＷの荒れの発生を抑制することができる。
　またｐ型ボディ層１２２およびｎ領域１２３のいずれも、不純物の注入を用いて形成される。このように注入された不純物は、上記の活性化熱処理により活性化することができる。なおｐ型ボディ層１２２およびｎ領域１２３の少なくともいずれかが、イオン注入法を用いずに、不純物を添加しながらのエピタキシャル成長によって形成されてもよい。たとえば、ｎ-層１２１上に、アクセプタが添加しつつ炭化珪素をエピタキシャル成長させることで、ｐ型ボディ層１２２が形成されてもよい。この場合に、ｐ型ボディ層１２２上へのイオン注入によって、ｐ型ボディ層１２２上にｎ領域１２３を形成してもよい。
　本発明者らの検討によれば上記製造方法を用いることで、表面ＳＷを有するトレンチＴＲの側壁の表面粗さを、ＲＭＳとして２ｎｍにまで低減することができ、一例を挙げれば１．７５ｎｍの測定値が得られた。なお表面粗さの測定は、ＡＦＭ（Atomic　Force　Microscopy）により５μｍ四方の範囲を測定することで得た。なお表面ＳＷの表面粗さの測定方法は、トレンチＴＲの形状や大きさに応じて選択することができ、ＡＦＭ以外に、ＴＥＭ（Transmission　Electron　Microscope）、ＳＥＭ（Scanning　Electron　Microscope）、または光学顕微鏡を用い得る。
　なお本実施の形態のトレンチＴＲ（図１）は平坦な底部を有するが、トレンチの形状はこれに限定されるものではなく、底部が凹部であってもよい。たとえばトレンチがほぼＶ字形状を有してもよく、この場合に犠牲酸化処理が行われると、Ｖ字形状の下端を滑らかにすることができる。
　また本実施の形態においては第１の導電型がｎ型であり第２の導電型がｐ型であるが、これらの導電型が入れ替えられもよい。ただしチャネル移動度を高くするためには、第１導電型がｎ型であることが好ましい。
　また炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal　Insulator　Semiconductor　Field　Effect　Transistor）であってもよい。また炭化珪素半導体装置は、ＭＩＳＦＥＴに限定されるものではなく、トレンチゲート構造を有するものであればよく、たとえばトレンチ型ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）であってもよい。
　（特殊面を有する表面）
　上述したように、トレンチＴＲ（図１）の側壁はｐ型ボディ層１２２上において、チャネル面としての表面ＳＷを有する。表面ＳＷは好ましくは特殊面を有する。以下、この「特殊面」の詳細について説明する。
　図１８に示すように、特殊面を有する表面ＳＷ（図１８における右上ののこぎり形状の表面）は、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０－３３－８｝を有し、好ましくは面方位（０－３３－８）を有する。好ましくは表面ＳＷは面Ｓ１を微視的に含む。好ましくは表面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０－１１－１｝を有し、好ましくは面方位（０－１１－１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission　Electron　Microscope）を用いることができる。
　好ましくは表面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。複合面ＳＲは面方位｛０－１１－２｝を有し、好ましくは面方位（０－１１－２）を有する。この場合、複合面ＳＲは｛０００－１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
　次に、複合面ＳＲの詳細な構造について説明する。
　一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００－１）面から見ると、図１９に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
　図２０に示すように、（１１－２０）面（図１９の線ＸＸ－ＸＸの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０－１１－２）面に完全に沿うようには配列されていない。図２０においてはＢ層の原子の位置を通るように（０－１１－２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０－１１－２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０－１１－２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
　図２１に示すように、複合面ＳＲは、面方位（０－３３－８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０－１１－２）面（図２０）に対応する。
　図２２に示すように、複合面ＳＲを（０１－１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２２においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２２においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
　次に図２３を参照して、表面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２３のグラフにおいて、横軸は、チャネル面を有する表面ＳＷの巨視的な面方位と（０００－１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは表面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
　プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－３３－８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０－３３－８）とされることによって、微視的な面方位（０－３３－８）、つまり原子レベルまで考慮した場合の面方位（０－３３－８）が形成される割合が確率的に高くなったためと考えられる。
　一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０－１１－２）のとき（矢印ＥＸ）に最大となった。この理由は、図２１および図２２に示すように、面方位（０－３３－８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０－３３－８）が占める割合が高くなったためと考えられる。
　なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２４に示すグラフにおいて、横軸はチャネル方向と＜０－１１－２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１８）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
　図２５に示すように、表面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、表面ＳＷの｛０００－１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０－３３－８}面となる表面がある。より好ましくは、表面ＳＷの（０００－１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０－３３－８）面となる表面がある。
　より具体的には表面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic　Force　Microscopy）により観察し得る。
　今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００　エピタキシャル基板（炭化珪素基板）、１１０　単結晶基板、１２１　ｎ-層（第１の層）、１２２　ｐ型ボディ層（第２の層）、１２３　ｎ領域（第３の層）、１２４　コンタクト領域、２０１　ゲート絶縁膜、２０２　ゲート電極、２０３　層間絶縁膜、２１１　ドレイン電極、２１２　保護電極、２２１　ソース電極、２２２　ソース配線、２４７　マスク層、２４９　犠牲酸化膜、５００　ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＣＤ　チャネル方向、Ｓ１　面（第１の面）、Ｓ２　面（第２の面）、ＳＱ，ＳＲ　複合面、ＳＷ　表面、ＴＲ　トレンチ。

Claims (10)

  1. 　炭化珪素半導体装置の製造方法であって、
    　炭化珪素から作られ第１の導電型を有する第１の層を形成する工程と、
    　前記第１の層上に位置し前記第１の導電型と異なる第２の導電型を有する第２の層と、前記第２の層上に位置し前記第１の導電型を有する第３の層とを形成する工程とを備え、前記第２および第３の層を形成する工程は、不純物イオン注入を行う工程と、前記不純物イオン注入によって注入された不純物を活性化するための熱処理を行う工程とを含み、前記炭化珪素半導体装置の製造方法はさらに
    　前記熱処理を行う工程の後に、前記第３の層および前記第２の層を貫通する側壁を有し、前記第１の層に至る底部を有するトレンチを形成する工程と、
    　前記トレンチの前記側壁を覆うゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
  2. 　前記不純物イオン注入を行う工程は、前記第２の導電型を前記第２の層に付与するための不純物を注入する工程と、前記第１の導電型を前記第３の層に付与するための不純物を注入する工程とを含む、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 　前記トレンチを形成する工程は、前記第３の層上に、前記第３の層の一部を露出する開口部を有するマスク層を形成する工程と、前記マスク層を用いた、物理的作用を有する予備エッチングを行う工程と、前記予備エッチングを行う工程の後に、熱エッチングを行う工程とを含む、請求項１または２に記載の炭化珪素半導体装置の製造方法。
  4. 　前記トレンチの底部を酸化することによって犠牲酸化膜を形成する工程と、前記犠牲酸化膜を除去する工程とをさらに備える、請求項１～３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  5. 　前記トレンチの前記底部への不純物イオン注入なしに前記ゲート絶縁膜および前記ゲート電極が形成される、請求項１～４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  6. 　第１の導電型を有する第１の層と、前記第１の層上の、前記第１の導電型と異なる第２の導電型を有する第２の層と、前記第２の層上の、前記第１の導電型を有する第３の層とを含む炭化珪素基板を備え、前記炭化珪素基板には、前記第３の層および前記第２の層を貫通する側壁を有し、前記第１の層に至る底部を有するトレンチが設けられており、前記第２の層は前記トレンチの前記側壁上において、表面粗さとして２ｎｍ以下のＲＭＳを有する表面を有し、さらに
    　前記トレンチの前記側壁を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜上のゲート電極とを備える、炭化珪素半導体装置。
  7. 　前記第２の層は、ポリタイプ４Ｈの六方晶の結晶構造を有する炭化珪素から作られ、前記第２の層の前記表面は、面方位｛０－３３－８｝を有する第１の面を含む、請求項６に記載の炭化珪素半導体装置。
  8. 　前記表面は前記第１の面を微視的に含み、前記表面はさらに、面方位｛０－１１－１｝を有する第２の面を微視的に含む、請求項７に記載の炭化珪素半導体装置。
  9. 　前記第１および第２の面は、面方位｛０－１１－２｝を有する複合面を構成している、請求項８に記載の炭化珪素半導体装置。
  10. 　前記表面は｛０００－１｝面に対して巨視的に６２°±１０°のオフ角を有する、請求項９に記載の炭化珪素半導体装置。
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