JP2004522297A - プラスチック半導体パッケージ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000004033 plastic Substances 0.000 title description 6
- 230000002093 peripheral effect Effects 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000000034 method Methods 0.000 description 20
- 239000000463 material Substances 0.000 description 16
- 239000008393 encapsulating agent Substances 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 239000003822 epoxy resin Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- 238000005538 encapsulation Methods 0.000 description 7
- 230000032798 delamination Effects 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 238000003486 chemical etching Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012778 molding material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 241000237503 Pectinidae Species 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000012864 cross contamination Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 235000020637 scallop Nutrition 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
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Abstract
Description
【0001】
本発明は、半導体チップのパッケージングに関する。
【背景技術】
【0002】
従来から、種々の構成の表面実装パッケージが知られている。各タイプのパッケージは、集積回路チップまたはダイを支持し、不利な環境から保護され、また、ダイとプリント回路基板との間の相互接続を可能にしている。
【0003】
図1は、従来技術によるノンリード型(non-leaded)成形集積回路パッケージ(全体を符号10として表示)を示す。リードフレーム30は、他の構成要素が付設されている成形集積回路パッケージ10の支持構造である。リードフレーム30は、薄い金属片からエッチングまたはスタンピングによって製造され、ダイ付着パドル34の周囲にリード32のパターンを形成することができる。ダイ40は、ダイ付着用材料50(一般にエポキシ樹脂)を用い、ダイ支持用の上面35上に取付けられる。ダイ40は、ダイ付着用材料50に接触する下面42と、対向「上面」44とを有する。ダイ回路と、リード32との間の電気接続は、細い金製のワイヤー60によって得られ、このワイヤー60は、ワイヤー結合法を用い、ダイ上面44上においてダイ40のダイボンドパッド46に結合され、またリードフレーム30のリード32上においてワイヤーボンド表面36に結合している。リードフレーム30、ダイ40およびワイヤー60は、トランスファー成形法を用い、熱硬化性プラスチック封入成形体またはケーシング70によって被覆されている。
【0004】
図2は、別の従来技術によるノンリード型成形集積回路パッケージ(全体を符号20で表示)を示す。この構成によれば、図1に示したパッケージと同様に、リードフレーム30は、ダイ付着パドル34の周囲にリード32のパターンを含む。下面42および上面44を有するダイ40は、ダイ付着用材料50を用い、パドル34の支持表面35に固定されている。細い金製のワイヤー60は、ワイヤー結合法によって、ダイ上面44においてダイボンドパッド46に結合し、またリード32においてワイヤーボンド表面に結合している。この構成では、ダイ回路と、ダイパドル34との間の電気接続は、細い金製ワイヤーダウンボンド62によって、付加的に得られており、このダウンボンド62は、ダイ上面44のダイボンドパッド46に結合し、またダイパドル34の縁部37付近のダウンボンド表面38に結合している。リードフレーム30、ダイ40およびワイヤー60,62は、熱硬化性プラスチックケーシングによって被覆されている。
【0005】
集積回路のパッケージングに関する技術分野では、より信頼性があり、より小型であり、より薄く、より軽量となるようなパッケージの開発に対する要望が常に存在する。従来技術によるノンリード型パッケージのリードフレーム厚みは、パッケージングの厚み減少に対し制限を加え、また、従来技術によるノンリード型パッケージは、他のタイプのパッケージよりも信頼性に欠ける。パッケージの厚みを減少させる、1つの方法は、中央のダイ付着パドルを排除することである〔例えば、Mostafazadehらによる以下の特許文献1、参照〕。構造上の信頼性を改善する1つの方法は、ダイパッドのエッジにリップを付設することである〔例えば、Glennの以下の特許文献2、参照〕。リードフレームの厚みを減少させると、フレームの剛性が望ましくないほど低下する。プラスチック封入成形体の厚みを減少させると、パッケージの信頼性が低下しうる。リップをダイパッドエッジに形成すると、鋭敏なエッジ付きリップが、プラスチック封入成形体のクラックの波及開始地点または当該プラスチック封入成形体のリードフレームからの層間剥離の波及開始地点として作用し、これは、電気接続(特に、ダウンボンドまたはワイヤーボンドアタッチメント部位における電気接続)を遮断して、パッケージの信頼性を低下させうる。
【特許文献1】米国特許第5,894,108号
【特許文献2】米国特許第6,143,981号
【0006】
パッケージの総厚みを薄くするには、プラスチック封入成形体の厚みを薄くするか、ダイを薄く製造するか、より薄いリードフレームを使用すればよい。従来技術では、パッケージ厚みの減少は、製造の容易性(したがって、製造コスト)またはパッケージの信頼性のいずれかに関して、妥協する必要があった。一般に、より薄いダイは、ダイのクラック耐性がより乏しい。また、より薄いリードフレームは、一般に取り扱いがより困難である。
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の課題は、構造的一体性および電気的信頼性を改善したリードフレーム表面実装パッケージが得られるようなリードフレームの構成を提供することである。
【課題を解決するための手段】
【0008】
一般に本発明によれば、ダイ付着パドルの支持表面は、ダウンアタッチメント表面のレベルとは異なるレベルの平面上に存在するか、または、同じレベルの平面であるがスロット(これは、溝であってよい。)によって少なくとも部分的に分離されている平面上に存在することができる。ダイ支持表面は、ダウンボンドアタッチメント表面の平面よりも下方の凹部形態であってよく、またはダイ支持表面は、ダウンボンドアタッチメント表面の平面において存在しているが、当該平面においてスロットまたは凹部によって少なくとも部分的に分離されていてもよい。ダイ付着表面が異なるレベルの平面上に存在する構成によれば、ダイ付着領域と、ダウンボンド付着部位との間のバリヤーは、ダウンボンドアタッチメント表面のエッジによって得られるか(ダイ付着表面の平面がより低い場合)、またはダイ付着表面のエッジによって得られる(ダイ付着表面の平面がより高い場合)。このバリヤーは、ダイ付着過程の間に、ダイ付着領域からダウンボンド付着部位へのダイ付着用エポキシ樹脂の外方への流れを制限することができる。凹部またはスロットがパドル表面上においてダイ付着領域とダウンボンドアタッチメント部位との間に位置するように形成される、別の構成によれば、かかる凹部は、ダウンボンドアタッチメント部位における平面を、ダイ付着領域における平面から遮断して、ダイ付着過程の間に、ダイ付着領域から外方に流動しうるダイ付着用エポキシ樹脂収集用の掘りとして役立つ。
【0009】
本発明によれば、ダウンボンドの一体性および信頼性は、エポキシ樹脂のダウンボンドアタッチメント部位への流出を抑制することによって改善することができる。
【0010】
また一般に、本発明によれば、リードフレームの一部、特にパドル縁部付近のパドルの一部またはリードの一部を、種々の形態で削って、封入成形体と、リードフレームとの間に、改善された相互結合を形成することができる。例えば、溝、スロット、波形形態(スカロップ形態)、凹部などを含む構成は、鋭敏なエッジの形成を回避するように(すなわち、先の尖ったエッジの形成を回避するように)、設計され、これは、封入成形体のクラック波及の抑制部位または当該封入成形体のリードフレームからの層間剥離波及の抑制部位として役立つ。このような本発明の種々の特徴によって、種々の機械的機能、例えばモールド固定機能、ダイ付着用エポキシ樹脂の流出防止機能および層間剥離波及の防止機能が得られる。封入成形体材料は、パッケージ組立ての間に、削り取った構成部分内に射出して、リードフレームおよびパッケージ本体を一緒に保持することに役立ち、また、パッケージのクラック形成および層間剥離に対する耐性を付与するのに役立つ。種々の削り取った機構部分のうち、ある種のものは、さらに、堰堤または掘りとして役立ち、これにより、ダイ付着過程の間に、ダウンボンドアタッチメント部位へのダイ付着用材料のオーバーフローを防止することができる。
【0011】
凹部形態ダイ付着部位を有する構成によって、リードフレームの機械的特性または取り扱い上の利点を実質的に損なうことなく、より薄い総厚みのパッケージを提供することができる。さらに、ダイ付着領域においてダイパドル全体を省略することなく、かかるダイパドルを薄くすることによって、ダイパドルを、アンダーレイ回路基板に直接ハンダ付けすることができ、これにより、ダイからの充分な放熱を達成することができる。
【0012】
本発明は、リードフレームの電気接続に関して改善された信頼性を提供できるため、より安いコストで、薄物(シンナー)の信頼性ある製造およびより信頼性あるパッケージを提供することができる。パドルおよびリード表面におけるスロットまたは凹部の構成によって、構造的一体性または電気接続の信頼性を損なうことなく、全体がより薄いパッケージ形状を提供することができる。
【0013】
本発明の種々のリードフレームは、いずれも、通常の製造方法、一般にエッチング法のような化学的方法に従い、通常の材料および処理機械を用いて製造することができる。採用しうる他の製造方法、例えば機械的方法(例えば、ドリル法またはスタンピング法)は、エッチング法よりもやや有効ではないようである。
【0014】
本発明は、ダイ付着パドルと、リードとを備える表面実装半導体チップパッケージ用のリードフレームを提供する。前記ダイ付着パドルは、ダウンボンドアタッチメント部位を、前記パドルの上面であって前記パドルの周辺縁部付近において有するような周辺縁部を備え、また、ダイ付着中央領域を前記パドル上面において有する。本発明の一具体例によれば、パドル上面の一部は、ダイ付着過程の間に、ダイ付着領域から任意のダウンボンドアタッチメント部位に流動しうるダイ付着用材料の堆積用の部位となるような、凹部形態を有する。
【0015】
好適な具体例によれば、パドル上面の凹部形態部分は、ダイ付着領域を備える。また好適な具体例によれば、パドル上面の凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位と、前記ダイ付着領域との間に、少なくとも部分的に位置する溝またはスロットを備える。また好適な具体例によれば、前記凹部形態部分は、前記パドルの周辺縁部に対し実質的に平行に配列した溝を含む。また好適な具体例によれば、前記凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位を少なくとも部分的に包囲する溝を含む。また好適な具体例によれば、前記パドル上面の凹部形態部分は、前記ダイ付着パドルの前記周辺縁部付近から前記ダイ付着領域に向かって内方に延在する複数の凹部を含む。また好適な具体例によれば、前記縁部付近から延在する前記凹部は、前記表面の非凹部形態部分と交互に配置され、前記非凹部形態部分の各々は、1またはそれ以上の前記ダウンボンドアタッチメント部位を備える。また好適な具体例によれば、前記表面の非凹部形態部分は、前記パドルの基礎縁部を越えて外方に延在し、これにより、片持ちばり部分を形成する。また好適な具体例によれば、前記ダウンボンドアタッチメント部位は、片持ちばり部分上に存在する。また凹部形態部分が溝を有する好適な具体例によれば、前記溝の深さは、前記パドルの厚みの少なくとも略半分である。また好適な具体例によれば、前記溝は、前記パドル厚みの全体を貫通するスロットである。
【0016】
本発明の別の態様によれば、本発明は、リードフレーム表面のダイ付着領域上に付着した第1ダイと、前記第1ダイ全体を覆うように積重ねた第2ダイとを備えることを特徴とする、ノンリード型成形パッケージを提供する。また好適な具体例によれば、前記積重ね体において前記第1ダイと、前記第2ダイとの間に、スペーサー、例えばシリコンスペーサーを挿入する。
【発明を実施するための最良の形態】
【0017】
次に、本発明の好適な実施形態を示す図面を参照しながら、本発明を更に詳しく説明する。これらの図面は、本発明の特徴およびこれに関連する他の特徴および構造を示すもので、実寸で表示していない。特に、所定の厚み寸法は、説明のために、誇張している。表示を簡略化するため、本発明の実施形態を示す図面では、他の図面に示した構成要素に対応する構成要素は、全て、特別に別の符号を付していなが、全ての図面において容易に同じであることがわかる。図面に示した種々の実施形態において共通する、同様な構成要素または類似の構成要素は、同様な符号で示している。したがって、例えば、図3Aにおいて符号340で示した構成要素は、図4Aにおいて符号440で示した構成要素と、同様または類似し、また例えば、図8において符号840で示した構成要素と同様または類似である。また、説明の簡略化のため、本発明の理解に不要な、多数の従来技術説明のための詳細は、図面から省略した。
【0018】
図1は、従来技術によるノンリード型パッケージを示す断面模式図
図2は、従来技術による、ダウンボンドを備えたノンリード型パッケージを示す断面模式図
図3Aは、ダイをリードフレームの凹部形態部分に取付けると共に、ダウンボンドを、リードフレームのパドルの非凹部形態部分におけるダウンボンドアタッチメント部位に付着した、本発明のパッケージの実施形態を示す断面模式図、
図3Bは、図3Aに示した本発明の実施形態のダイパドルを示す平面模式図
図3Cは、図3BのC-C線に沿って切欠したダイパドルの断面模式図
図4Aは、ダイ付着領域と、ダウンボンドアタッチメント部位との間に溝を挿入した、本発明の別の実施形態であるパッケージを示す断面模式図
図4Bは、図4Aに示した本発明の実施形態のダイパドルを示す平面模式図
図4Cは、図4BのC-C線に沿って切欠したダイパドルの断面模式図
図5Aは、ダイパドル上部エッジの略周辺部に形成した溝を有する(この溝の形成により、応力を低下させると共に、ダイパドルと封入成形体材料との相互結合が得られる。)、本発明の別の実施形態であるダイパドルを示す平面模式図
図5Bは、図5AのB-B線に沿って切欠したダイパドルの断面模式図
図5Cは、図5AのC-C線に沿って切欠したダイパドルの断面模式図
図5Dは、図5A〜図5Cに示したような溝を、ダイ付着領域の周辺部付近に向かって内方に延在させた、本発明の別の実施形態であるダイパドルを示す断面模式図
図5Eは、図5DのE-E線に沿って切欠したダイパドルの断面模式図,および
図5Fは、図5DのF-F線に沿って切欠したダイパドルの断面模式図である。
【0019】
図6Aは、波形形態のダイパドル(これにより、応力を減少させると共に、パッケージのより良好な信頼性が得られる。)を有する、本発明の別の実施形態であるダイパドルを示す断面模式図
図6Bは、図6AのB-B線に沿って切欠したダイパドルの断面模式図
図7Aは、ダウンボンド部位付近において別々の構成の分離溝を有する、本発明の別の実施形態であるダイパドルを示す平面模式図
図7Bは、図7AのB-B線に沿って切欠したダイパドルの断面模式図
図7Cは、図7AのC-C線に沿って切欠したダイパドルの断面模式図
図8は、図4Aに示すようにダイアタッチメント領域とダウンボンドアタッチメント部位との間のダイパドルエッジに対し略平行に走行する溝を有し、さらに、リード上面において凹部を有する、本発明の別の実施形態であるパッケージを示す平面模式図
図9は、図3Aに示すようにパドル上において凹部形態ダイ付着領域を有し、さらに、リードフレームのリード部分上面において溝を有する、本発明の別の実施形態であるパッケージを示す断面模式図
図10は、ダイアタッチメント領域と、ダウンボンドアタッチメント部位との間において、ダイパドルエッジに対し略平行に走行するダイパドル通過スロットを有する、本発明の別の実施形態であるパッケージを示す断面模式図
図11は、本発明の別の実施形態である、積重ね型パッケージを示す断面模式図、および
図12は、本発明の別の実施形態である、積重ね型パッケージを示す断面模式図である。
【0020】
図1および図2は、前記したように、従来技術による2つのタイプのノンリード型パッケージを示す、断面模式図である。
【0021】
図3Aは、本発明の実施形態であるパッケージ320を示す模式図である。パッケージ320において、ダイ340は、ダイ付着用材料350(例えば、エポキシ樹脂)を用いて、リードフレーム330のダイパドル334における凹部形態ダイ付着領域371に対し、取付けられている。また、パッケージ320において、ダウンボンド362は、ダイパドル334の非凹部形態周辺部372におけるダウンボンドアタッチメント部位337に対し、取付けられている。さらに図示するように、ワイヤーボンド360は、リード332に通じ、プラスチック封入成形体370によって封入されている。非凹部形態周辺部372は、ダイ付着過程の間に、ダウンボンドアタッチメント部位337へのダイ付着用エポキシ樹脂の外方漏れに対するバリヤーとして機能することができる。
【0022】
図3Bは、ダイ付着前の、図3Aに示したダイパドル334を示す平面模式図である。図3Cは、図3Aに示したダイパドル334に関し、図3BのC-C線に沿って切欠した断面模式図である。ダイパドル334の凹部371は、任意の種々の方法、特に化学的エッチング法によって形成することができる。凹部371は、非凹部形態部分372が、当該非凹部形態部分372の表面上へのダイ付着用材料の流出に対するバリヤーとなるのに充分な深さでもって、形成される。エポキシ樹脂流出のバリヤー機能に加え、凹部371は、ダイ下方のダイパドルを薄くする能を伴い、これにより、所定の厚みのダイを用いて、パッケージの総厚みをある程度、薄くすることに貢献することができる。
【0023】
図4Aは、本発明に関し、別の実施形態のパッケージ420を示す断面模式図である。パッケージ420において、スロットまたは溝474は、ダイ付着領域471と、ダウンボンド462用のアタッチメント部位437との間のダイパドル434の周辺部472付近において形成されている。この実施形態のダイパドルのダイ付着領域471は、凹部形態ではない。かかる溝474は、ダイ付着過程の間に、ダイ付着領域から流出しうるダイ付着用エポキシ樹脂450を収集する掘りとして役立ち、これにより、ダイパドルの縁部472の周辺部表面におけるダウンボンドアタッチメント部位437が、ダイ付着用エポキシ樹脂によって汚染されることを防止することができる。これに関し、少なくとも、ダウンボンドアタッチメント部位437と、ダイ付着領域471との間に位置する溝474は、当該ダウンボンドアタッチメント部位437を、当該ダイ付着領域471から分離させることができる。
【0024】
図4Bは、ダイの付着前の、図4Aのダイパドル434を示す平面模式図である。図4Cは、図4Aに示したダイパドル434に関し、図4BのC-C線に沿って切欠した断面模式図である。ダイパドル周辺部472付近の溝474は、任意の種々の方法、特に化学的エッチング法によって形成することができる。溝474は、任意の種々の方法を用いて形成でき、化学的エッチング法が特に有用である。溝474は、図4Cの実施形態では、略U字型の断面形態を有するように示されているが、他の種々の断面形態(三角形態、四辺形形態、特に直角四辺形形態など)のいずれも、本発明に従い採用できる。もっとも、ある種の形態は、他の形態よりも形成がより困難になりうる。溝474に関し、特定の寸法とすることは不要である。かかる溝は、そうでなければダウンボンドアタッチメント領域437に達して当該領域437を汚染しうる、漏れ出たダイ付着材料を有効に収集して収納するのに充分な幅および充分な体積のみが必要である。例えば、ある種の構成では、溝は、約0.15〜0.25 mm範囲の幅およびリードフレームの厚みの略半分の深さを有することができる。溝474は、例えば図10に記載のように、ダイパドルを貫通するスロット形態を実際に取ることができる。しかしながら、ダイパドルを貫通するような、非常に深い溝またはスロットは、ダイパドルの機械的一体性を損なうように作用しうるため、ある種の実施形態では、パッケージに課されうる応力の種類および程度に応じて、漏出ダイ付着用エポキシ樹脂を収納するのに必要な略最小限の溝寸法に制限するのが好ましい。
【0025】
図5Aは、本発明に関し、ダイ付着前の、別の実施形態のダイパドル534を示す平面模式図である。図5Bおよび図5Cは、各々、図5AのB-B線およびC-C線に沿って切欠したパドル534の断面図である。ダイパドル534は、縁部上凹部575を有し、この凹部575は、間隔をおいて形成され、また一般にダイパドル縁部572に対し略垂直に形成され、これらにより、応力を減少できると共にダイパドルと封入成形体材料の相互結合を形成ことができる。ある種の構成によれば、凹部575は、非凹部形態表面部分(これは、ダウンボンド部位、例えば537として機能する。)と交互に配置することができる。縁部上凹部には、封入成形処理の間に、封入成形体材料が充填され、これにより、ダイパドルと封入成形体との強固な相互結合を形成することができる。これにより、ダウンボンドアタッチメント部位付近のクラック形成および層間剥離の発生を低下でき、その結果、パッケージの一体性を改善することができる。加えて、凹部は、図5Aおよび図5Bに示した形態以外の形態でもって形成できるが、いずれの形態であっても、凹部のエッジは、好ましくは鋭角ではなく、これにより、クラック形成または層間剥離が当該エッジにおいて開始する傾向を減少させることができる。
【0026】
図5A、図5Bおよび図5Cの構成によれば、凹部は、ダイ付着領域571と、ダウンボンド部位537との間に位置しておらず、よって、例えば、図4A〜図4Cに示した実施形態の溝のような分離機能付きの掘りとしては機能しない。それにもかかわらず、凹部は、漏れ出たダイ付着用材料を捕捉することができ、これにより、ダイ付着過程の間、ダウンボンドアタッチメント部位の汚染防止に役立つ。この捕捉機能は、例えば、図5D、図5Eおよび図5Fに示すように、ダイ付着領域571に向かってさらに内方に延在するような、縁部上凹部(576)の形成によってより有効に発揮することができる。最大程度で内方に延在する凹部形態部分576は、ダイ付着領域のエッジに対し非常に接近した状態で形成でき、これにより、漏れ出たダイ付着用材料をより有効に捕捉することができる。したがって、図5A、図5Bおよび図5Cの構成において示すように、この構成の凹部は、ダイ付着領域と、ダウンボンド付着部位との間に存在しないため、ダウンボンド付着部位を分離できないが、かかる凹部は、漏出ダイ付着用材料による部位537の汚染から、有効に保護することができる。なぜなら、部位537は、凹部間の非凹部形・半島形表面の縁端部に位置しているからである。
【0027】
縁部上凹部間の半島形表面の縁端部におけるダイ付着領域から、ダウンボンドアタッチメント部位を離して位置させることによって、かかるダウンボンドアタッチメント部位を保護することは、図6Aおよび図6Bに示した構成によって、別の態様(または付加的な態様)として達成することができる。図6Aは、本発明の別の実施形態であるダイパドル634を示す平面模式図である。図6Bは、図6AのB-B線に沿って切欠したダイパドルの断面模式図である。この実施形態では、縁部上凹部、例えば677は、縁部付近のダイパドル表面における半島形表面と交互に配置することによって形成される。ダウンボンドアタッチメント部位637は、片持ちばり678上に位置し、この片持ちばり678は、パドル634のバルク縁部677を越えて延在する。
【0028】
図7Aは、付着前のダイパドル734を示す平面模式図である。このダイパドル734は、種々の異なる構成の溝780、781、782および783を有し、これら各溝は、前記したように、本発明のダウンボンド部位737を有効に分離するのに役立つ。図7Bおよび図7Cは、各々、図7AのB-B線およびC-C線に沿って切欠したダイパドルの一部を示す断面模式図である。この実施形態では、図4Aおよび図4Bに関して前記したように、溝は、種々の断面形態を有することができ、また、付着過程の間に、ダウンボンドアタッチメント部位に接近しうる漏出ダイ付着用材料を有効に収集しうるように選択された寸法を有することができる。
【0029】
図8〜図10は、本発明に関する組立て済みパッケージの種々の更なる実施形態を示す。この実施形態では、種々形態で削り取った構成を、リードフレーム上(ダイパドル上、リード上またはリードとパドルの両方の上)に設けて、ダイ付着用材料を捕捉し、これにより、ダウンボンドアタッチメント部位の汚染を防止するか、またはリードフレームの構成要素と、封入成形体材料との間の相互固定を改善してパッケージの一体性を改善するか、または以上の汚染防止による保護およびパッケージの一体性改善の両方を達成することができる。
【0030】
図8は、本発明の別の実施形態であるパッケージ820を示す断面模式図である。このパッケージ820は、ダイアタッチメント領域871と、ダウンボンドアタッチメント部位837との間において、ダイパドル834の縁部872に対し略平行に走行する溝874を有し、さらに、リード832の上面において凹部884を有する。この実施形態の溝874は、ダウンボンド部位837をダイ付着領域871から分離するのに役立ち、さらに、ダイパドル834と、封入成形体870との間の相互固定を改善することができる。
【0031】
図9は、本発明の別の実施形態であるパッケージ920を示す断面模式図である。このパッケージ920は、図3Aに図示したような、凹部形態ダイ付着領域971をパドル934上に有し、さらに、リードフレームのリード部分932の上面において溝986を有する。この実施形態の溝986は、リード部分932と、封入成形体970との間の相互固定の改善に役立つ。
【0032】
図10は、本発明の別の実施形態であるパッケージ1020を示す断面模式図である。このパッケージ1020は、ダイアタッチメント領域1071と、ダウンボンドアタッチメント部位1037との間において、ダイパドルエッジ1072に対し略平行に走行するダイパドル1034通過スロット1088を有する。このスロット1088は、ダイ付着過程の間に、ダイ付着用エポキシ樹脂を捕捉する掘りとして役立ち、かつ、ダイパドル1034と、封入成形体1070との間の相互固定を改善するのち役立つ。
【0033】
図11は、本発明の別の実施形態である積重ね型ダイパッケージ1120を示す断面模式図である。この構成によれば、第1ダイ1140を、凹部形態ダイ付着領域1171に付着し(これは、図3Aにおいてダイ340について図示し、説明したものと略同様である。)、第2ダイ1190を第1ダイ1140上に積重ねる。ダイ並びにそのリードへのワイヤーボンドおよびそのパドル縁部へのダウンボンドは、封入成形体1170内に収納される。
【0034】
図12は、本発明の別の実施形態である積重ね型ダイパッケージ1220を示す断面模式図である。第1ダイ1240を、図3Aにおいてダイ340について図示し、説明したものと略同様に取付け、第2ダイ1290を、第1ダイと第2ダイとの間に挿入したシリコンスペーサー1292上に配置する。
【0035】
明らかなように、積重ね型ダイ配置は、本発明に関する種々のダイパドル構成のいずれかまたは従来技術によるパドルにおける、ダイアタッチメント表面に付着した第1ダイへの第2ダイの積重ねによって製造することができる。
他の実施形態は、請求の範囲に記載されている。
【図面の簡単な説明】
【0036】
【図1】従来技術によるノンリード型パッケージを示す断面模式図
【図2】従来技術による、ダウンボンドを備えたノンリード型パッケージを示す断面模式図
【図3A】本発明のパッケージの実施形態を示す断面模式図
【図3B】図3Aに示した本発明の実施形態のダイパドルを示す平面模式図
【図3C】図3BのC−C線に沿って切欠したダイパドルの断面模式図
【図4A】ダイ付着領域と、ダウンボンドアタッチメント部位との間に溝を挿入した、本発明の別の実施形態であるパッケージを示す断面模式図
【図4B】図4Aに示した本発明の実施形態のダイパドルを示す平面模式図
【図4C】図4BのC−C線に沿って切欠したダイパドルの断面模式図
【図5A】ダイパドル上部エッジの略周辺部に形成した溝を有する、本発明の別の実施形態であるダイパドルを示す平面模式図
【図5B】図5AのB−B線に沿って切欠したダイパドルの断面模式図
【図5C】図5AのC−C線に沿って切欠したダイパドルの断面模式図
【図5D】図5A〜図5Cに示したような溝を、ダイ付着領域の周辺部付近に向かって内方に延在させた、本発明の別の実施形態であるダイパドルを示す断面模式図
【図5E】図5DのE−E線に沿って切欠したダイパドルの断面模式図
【図5F】図5DのF−F線に沿って切欠したダイパドルの断面模式図
【図6A】波形形態のダイパドルを有する、本発明の別の実施形態であるダイパドルを示す断面模式図
【図6B】図6AのB−B線に沿って切欠したダイパドルの断面模式図
【図7A】ダウンボンド部位付近において別々の構成の分離溝を有する、本発明の別の実施形態であるダイパドルを示す平面模式図
【図7B】図7AのB−B線に沿って切欠したダイパドルの断面模式図
【図7C】図7AのC−C線に沿って切欠したダイパドルの断面模式図
【図8】本発明の別の実施形態であるパッケージを示す平面模式図
【図9】本発明の別の実施形態であるパッケージを示す断面模式図
【図10】本発明の別の実施形態であるパッケージを示す断面模式図
【図11】本発明の別の実施形態である、積重ね型パッケージを示す断面模式図
【図12】本発明の別の実施形態である、積重ね型パッケージを示す断面模式図
【符号の説明】
【0037】
320:パッケージ、330:リードフレーム、334:ダイ付着パドル、337:ダウンボンドアタッチメント部位
Claims (15)
- ダイ付着パドルとリードとを備える、表面実装半導体チップパッケージ用のリードフレームであって、
前記ダイ付着パドルは、ダウンボンドアタッチメント部位を、前記パドルの上面であって前記パドルの周辺縁部付近において有すると共に、ダイ付着中央領域を前記パドル上面において有し、かつ、前記パドル上面の一部は、凹部形態であることを特徴とするリードフレーム。 - 前記パドル上面の前記凹部形態部分は、前記ダイ付着領域を備える請求項1記載のリードフレーム。
- 前記パドル上面の前記凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位と、前記ダイ付着領域との間に、少なくとも部分的に位置する溝を備える請求項1記載のリードフレーム。
- 前記凹部形態部分は、前記パドルの周辺縁部に対し実質的に平行に配列した溝を含む請求項3記載のリードフレーム。
- 前記凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位を少なくとも部分的に包囲する溝を含む請求項3記載のリードフレーム。
- 前記パドル上面の凹部形態部分は、前記ダイ付着パドルの前記周辺縁部付近から前記ダイ付着領域に向かって内方に延在する複数の凹部を含む請求項1記載のリードフレーム。
- 前記縁部付近から延在する前記凹部は、前記表面の非凹部形態部分と交互に配置され、前記非凹部形態部分の各々は、その上面において、1またはそれ以上の前記ダウンボンドアタッチメント部位を備える請求項6記載のリードフレーム。
- 前記表面の非凹部形態部分は、前記パドルの基礎縁部を越えて外方に延在し、これにより、片持ちばり部分を形成する請求項7記載のリードフレーム。
- 前記ダウンボンドアタッチメント部位は、片持ちばり部分上に存在する請求項8記載のリードフレーム。
- 前記溝の深さは、前記パドルの厚みの少なくとも略半分である請求項3記載のリードフレーム。
- 前記溝は、前記パドル厚みの全体を貫通するスロットである請求項3記載のリードフレーム。
- 請求項1記載のリードフレームを備えることを特徴とするリードフレーム表面実装パッケージ。
- リードフレーム表面のダイ付着領域上に付着した第1ダイと、前記第1ダイを覆うように積重ねた第2ダイとを備えることを特徴とする、ノンリード型成形パッケージ。
- 前記第1ダイと、前記第2ダイとの間に挿入したスペーサーを有する請求項13記載のパッケージ。
- 前記リードフレームは、請求項1記載のリードフレームを含んでなる請求項13記載のパッケージ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US27223901P | 2001-02-27 | 2001-02-27 | |
US10/081,490 US6661083B2 (en) | 2001-02-27 | 2002-02-22 | Plastic semiconductor package |
PCT/US2002/005695 WO2002069400A1 (en) | 2001-02-27 | 2002-02-25 | Plastic semiconductor package |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004522297A true JP2004522297A (ja) | 2004-07-22 |
JP2004522297A5 JP2004522297A5 (ja) | 2005-12-22 |
JP4024681B2 JP4024681B2 (ja) | 2007-12-19 |
Family
ID=26765631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002568424A Expired - Lifetime JP4024681B2 (ja) | 2001-02-27 | 2002-02-25 | プラスチック半導体パッケージ |
Country Status (6)
Country | Link |
---|---|
US (1) | US6661083B2 (ja) |
EP (1) | EP1378007A4 (ja) |
JP (1) | JP4024681B2 (ja) |
KR (1) | KR20040030514A (ja) |
TW (1) | TW550716B (ja) |
WO (1) | WO2002069400A1 (ja) |
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EP1378007A4 (en) | 2010-03-17 |
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WO2002069400A1 (en) | 2002-09-06 |
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EP1378007A1 (en) | 2004-01-07 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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