JP2004522297A - プラスチック半導体パッケージ - Google Patents

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Abstract

リードフレーム330は、ダイ付着パドル334と、リード332とを備え、パドル上面の一部は、凹部形態部分371または溝474を備えている。

Description

【技術分野】
【0001】
本発明は、半導体チップのパッケージングに関する。
【背景技術】
【0002】
従来から、種々の構成の表面実装パッケージが知られている。各タイプのパッケージは、集積回路チップまたはダイを支持し、不利な環境から保護され、また、ダイとプリント回路基板との間の相互接続を可能にしている。
【0003】
図1は、従来技術によるノンリード型(non-leaded)成形集積回路パッケージ(全体を符号10として表示)を示す。リードフレーム30は、他の構成要素が付設されている成形集積回路パッケージ10の支持構造である。リードフレーム30は、薄い金属片からエッチングまたはスタンピングによって製造され、ダイ付着パドル34の周囲にリード32のパターンを形成することができる。ダイ40は、ダイ付着用材料50(一般にエポキシ樹脂)を用い、ダイ支持用の上面35上に取付けられる。ダイ40は、ダイ付着用材料50に接触する下面42と、対向「上面」44とを有する。ダイ回路と、リード32との間の電気接続は、細い金製のワイヤー60によって得られ、このワイヤー60は、ワイヤー結合法を用い、ダイ上面44上においてダイ40のダイボンドパッド46に結合され、またリードフレーム30のリード32上においてワイヤーボンド表面36に結合している。リードフレーム30、ダイ40およびワイヤー60は、トランスファー成形法を用い、熱硬化性プラスチック封入成形体またはケーシング70によって被覆されている。
【0004】
図2は、別の従来技術によるノンリード型成形集積回路パッケージ(全体を符号20で表示)を示す。この構成によれば、図1に示したパッケージと同様に、リードフレーム30は、ダイ付着パドル34の周囲にリード32のパターンを含む。下面42および上面44を有するダイ40は、ダイ付着用材料50を用い、パドル34の支持表面35に固定されている。細い金製のワイヤー60は、ワイヤー結合法によって、ダイ上面44においてダイボンドパッド46に結合し、またリード32においてワイヤーボンド表面に結合している。この構成では、ダイ回路と、ダイパドル34との間の電気接続は、細い金製ワイヤーダウンボンド62によって、付加的に得られており、このダウンボンド62は、ダイ上面44のダイボンドパッド46に結合し、またダイパドル34の縁部37付近のダウンボンド表面38に結合している。リードフレーム30、ダイ40およびワイヤー60,62は、熱硬化性プラスチックケーシングによって被覆されている。
【0005】
集積回路のパッケージングに関する技術分野では、より信頼性があり、より小型であり、より薄く、より軽量となるようなパッケージの開発に対する要望が常に存在する。従来技術によるノンリード型パッケージのリードフレーム厚みは、パッケージングの厚み減少に対し制限を加え、また、従来技術によるノンリード型パッケージは、他のタイプのパッケージよりも信頼性に欠ける。パッケージの厚みを減少させる、1つの方法は、中央のダイ付着パドルを排除することである〔例えば、Mostafazadehらによる以下の特許文献1、参照〕。構造上の信頼性を改善する1つの方法は、ダイパッドのエッジにリップを付設することである〔例えば、Glennの以下の特許文献2、参照〕。リードフレームの厚みを減少させると、フレームの剛性が望ましくないほど低下する。プラスチック封入成形体の厚みを減少させると、パッケージの信頼性が低下しうる。リップをダイパッドエッジに形成すると、鋭敏なエッジ付きリップが、プラスチック封入成形体のクラックの波及開始地点または当該プラスチック封入成形体のリードフレームからの層間剥離の波及開始地点として作用し、これは、電気接続(特に、ダウンボンドまたはワイヤーボンドアタッチメント部位における電気接続)を遮断して、パッケージの信頼性を低下させうる。
【特許文献1】米国特許第5,894,108号
【特許文献2】米国特許第6,143,981号
【0006】
パッケージの総厚みを薄くするには、プラスチック封入成形体の厚みを薄くするか、ダイを薄く製造するか、より薄いリードフレームを使用すればよい。従来技術では、パッケージ厚みの減少は、製造の容易性(したがって、製造コスト)またはパッケージの信頼性のいずれかに関して、妥協する必要があった。一般に、より薄いダイは、ダイのクラック耐性がより乏しい。また、より薄いリードフレームは、一般に取り扱いがより困難である。
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の課題は、構造的一体性および電気的信頼性を改善したリードフレーム表面実装パッケージが得られるようなリードフレームの構成を提供することである。
【課題を解決するための手段】
【0008】
一般に本発明によれば、ダイ付着パドルの支持表面は、ダウンアタッチメント表面のレベルとは異なるレベルの平面上に存在するか、または、同じレベルの平面であるがスロット(これは、溝であってよい。)によって少なくとも部分的に分離されている平面上に存在することができる。ダイ支持表面は、ダウンボンドアタッチメント表面の平面よりも下方の凹部形態であってよく、またはダイ支持表面は、ダウンボンドアタッチメント表面の平面において存在しているが、当該平面においてスロットまたは凹部によって少なくとも部分的に分離されていてもよい。ダイ付着表面が異なるレベルの平面上に存在する構成によれば、ダイ付着領域と、ダウンボンド付着部位との間のバリヤーは、ダウンボンドアタッチメント表面のエッジによって得られるか(ダイ付着表面の平面がより低い場合)、またはダイ付着表面のエッジによって得られる(ダイ付着表面の平面がより高い場合)。このバリヤーは、ダイ付着過程の間に、ダイ付着領域からダウンボンド付着部位へのダイ付着用エポキシ樹脂の外方への流れを制限することができる。凹部またはスロットがパドル表面上においてダイ付着領域とダウンボンドアタッチメント部位との間に位置するように形成される、別の構成によれば、かかる凹部は、ダウンボンドアタッチメント部位における平面を、ダイ付着領域における平面から遮断して、ダイ付着過程の間に、ダイ付着領域から外方に流動しうるダイ付着用エポキシ樹脂収集用の掘りとして役立つ。
【0009】
本発明によれば、ダウンボンドの一体性および信頼性は、エポキシ樹脂のダウンボンドアタッチメント部位への流出を抑制することによって改善することができる。
【0010】
また一般に、本発明によれば、リードフレームの一部、特にパドル縁部付近のパドルの一部またはリードの一部を、種々の形態で削って、封入成形体と、リードフレームとの間に、改善された相互結合を形成することができる。例えば、溝、スロット、波形形態(スカロップ形態)、凹部などを含む構成は、鋭敏なエッジの形成を回避するように(すなわち、先の尖ったエッジの形成を回避するように)、設計され、これは、封入成形体のクラック波及の抑制部位または当該封入成形体のリードフレームからの層間剥離波及の抑制部位として役立つ。このような本発明の種々の特徴によって、種々の機械的機能、例えばモールド固定機能、ダイ付着用エポキシ樹脂の流出防止機能および層間剥離波及の防止機能が得られる。封入成形体材料は、パッケージ組立ての間に、削り取った構成部分内に射出して、リードフレームおよびパッケージ本体を一緒に保持することに役立ち、また、パッケージのクラック形成および層間剥離に対する耐性を付与するのに役立つ。種々の削り取った機構部分のうち、ある種のものは、さらに、堰堤または掘りとして役立ち、これにより、ダイ付着過程の間に、ダウンボンドアタッチメント部位へのダイ付着用材料のオーバーフローを防止することができる。
【0011】
凹部形態ダイ付着部位を有する構成によって、リードフレームの機械的特性または取り扱い上の利点を実質的に損なうことなく、より薄い総厚みのパッケージを提供することができる。さらに、ダイ付着領域においてダイパドル全体を省略することなく、かかるダイパドルを薄くすることによって、ダイパドルを、アンダーレイ回路基板に直接ハンダ付けすることができ、これにより、ダイからの充分な放熱を達成することができる。
【0012】
本発明は、リードフレームの電気接続に関して改善された信頼性を提供できるため、より安いコストで、薄物(シンナー)の信頼性ある製造およびより信頼性あるパッケージを提供することができる。パドルおよびリード表面におけるスロットまたは凹部の構成によって、構造的一体性または電気接続の信頼性を損なうことなく、全体がより薄いパッケージ形状を提供することができる。
【0013】
本発明の種々のリードフレームは、いずれも、通常の製造方法、一般にエッチング法のような化学的方法に従い、通常の材料および処理機械を用いて製造することができる。採用しうる他の製造方法、例えば機械的方法(例えば、ドリル法またはスタンピング法)は、エッチング法よりもやや有効ではないようである。
【0014】
本発明は、ダイ付着パドルと、リードとを備える表面実装半導体チップパッケージ用のリードフレームを提供する。前記ダイ付着パドルは、ダウンボンドアタッチメント部位を、前記パドルの上面であって前記パドルの周辺縁部付近において有するような周辺縁部を備え、また、ダイ付着中央領域を前記パドル上面において有する。本発明の一具体例によれば、パドル上面の一部は、ダイ付着過程の間に、ダイ付着領域から任意のダウンボンドアタッチメント部位に流動しうるダイ付着用材料の堆積用の部位となるような、凹部形態を有する。
【0015】
好適な具体例によれば、パドル上面の凹部形態部分は、ダイ付着領域を備える。また好適な具体例によれば、パドル上面の凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位と、前記ダイ付着領域との間に、少なくとも部分的に位置する溝またはスロットを備える。また好適な具体例によれば、前記凹部形態部分は、前記パドルの周辺縁部に対し実質的に平行に配列した溝を含む。また好適な具体例によれば、前記凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位を少なくとも部分的に包囲する溝を含む。また好適な具体例によれば、前記パドル上面の凹部形態部分は、前記ダイ付着パドルの前記周辺縁部付近から前記ダイ付着領域に向かって内方に延在する複数の凹部を含む。また好適な具体例によれば、前記縁部付近から延在する前記凹部は、前記表面の非凹部形態部分と交互に配置され、前記非凹部形態部分の各々は、1またはそれ以上の前記ダウンボンドアタッチメント部位を備える。また好適な具体例によれば、前記表面の非凹部形態部分は、前記パドルの基礎縁部を越えて外方に延在し、これにより、片持ちばり部分を形成する。また好適な具体例によれば、前記ダウンボンドアタッチメント部位は、片持ちばり部分上に存在する。また凹部形態部分が溝を有する好適な具体例によれば、前記溝の深さは、前記パドルの厚みの少なくとも略半分である。また好適な具体例によれば、前記溝は、前記パドル厚みの全体を貫通するスロットである。
【0016】
本発明の別の態様によれば、本発明は、リードフレーム表面のダイ付着領域上に付着した第1ダイと、前記第1ダイ全体を覆うように積重ねた第2ダイとを備えることを特徴とする、ノンリード型成形パッケージを提供する。また好適な具体例によれば、前記積重ね体において前記第1ダイと、前記第2ダイとの間に、スペーサー、例えばシリコンスペーサーを挿入する。
【発明を実施するための最良の形態】
【0017】
次に、本発明の好適な実施形態を示す図面を参照しながら、本発明を更に詳しく説明する。これらの図面は、本発明の特徴およびこれに関連する他の特徴および構造を示すもので、実寸で表示していない。特に、所定の厚み寸法は、説明のために、誇張している。表示を簡略化するため、本発明の実施形態を示す図面では、他の図面に示した構成要素に対応する構成要素は、全て、特別に別の符号を付していなが、全ての図面において容易に同じであることがわかる。図面に示した種々の実施形態において共通する、同様な構成要素または類似の構成要素は、同様な符号で示している。したがって、例えば、図3Aにおいて符号340で示した構成要素は、図4Aにおいて符号440で示した構成要素と、同様または類似し、また例えば、図8において符号840で示した構成要素と同様または類似である。また、説明の簡略化のため、本発明の理解に不要な、多数の従来技術説明のための詳細は、図面から省略した。
【0018】
図1は、従来技術によるノンリード型パッケージを示す断面模式図
図2は、従来技術による、ダウンボンドを備えたノンリード型パッケージを示す断面模式図
図3Aは、ダイをリードフレームの凹部形態部分に取付けると共に、ダウンボンドを、リードフレームのパドルの非凹部形態部分におけるダウンボンドアタッチメント部位に付着した、本発明のパッケージの実施形態を示す断面模式図、
図3Bは、図3Aに示した本発明の実施形態のダイパドルを示す平面模式図
図3Cは、図3BのC-C線に沿って切欠したダイパドルの断面模式図
図4Aは、ダイ付着領域と、ダウンボンドアタッチメント部位との間に溝を挿入した、本発明の別の実施形態であるパッケージを示す断面模式図
図4Bは、図4Aに示した本発明の実施形態のダイパドルを示す平面模式図
図4Cは、図4BのC-C線に沿って切欠したダイパドルの断面模式図
図5Aは、ダイパドル上部エッジの略周辺部に形成した溝を有する(この溝の形成により、応力を低下させると共に、ダイパドルと封入成形体材料との相互結合が得られる。)、本発明の別の実施形態であるダイパドルを示す平面模式図
図5Bは、図5AのB-B線に沿って切欠したダイパドルの断面模式図
図5Cは、図5AのC-C線に沿って切欠したダイパドルの断面模式図
図5Dは、図5A〜図5Cに示したような溝を、ダイ付着領域の周辺部付近に向かって内方に延在させた、本発明の別の実施形態であるダイパドルを示す断面模式図
図5Eは、図5DのE-E線に沿って切欠したダイパドルの断面模式図,および
図5Fは、図5DのF-F線に沿って切欠したダイパドルの断面模式図である。
【0019】
図6Aは、波形形態のダイパドル(これにより、応力を減少させると共に、パッケージのより良好な信頼性が得られる。)を有する、本発明の別の実施形態であるダイパドルを示す断面模式図
図6Bは、図6AのB-B線に沿って切欠したダイパドルの断面模式図
図7Aは、ダウンボンド部位付近において別々の構成の分離溝を有する、本発明の別の実施形態であるダイパドルを示す平面模式図
図7Bは、図7AのB-B線に沿って切欠したダイパドルの断面模式図
図7Cは、図7AのC-C線に沿って切欠したダイパドルの断面模式図
図8は、図4Aに示すようにダイアタッチメント領域とダウンボンドアタッチメント部位との間のダイパドルエッジに対し略平行に走行する溝を有し、さらに、リード上面において凹部を有する、本発明の別の実施形態であるパッケージを示す平面模式図
図9は、図3Aに示すようにパドル上において凹部形態ダイ付着領域を有し、さらに、リードフレームのリード部分上面において溝を有する、本発明の別の実施形態であるパッケージを示す断面模式図
図10は、ダイアタッチメント領域と、ダウンボンドアタッチメント部位との間において、ダイパドルエッジに対し略平行に走行するダイパドル通過スロットを有する、本発明の別の実施形態であるパッケージを示す断面模式図
図11は、本発明の別の実施形態である、積重ね型パッケージを示す断面模式図、および
図12は、本発明の別の実施形態である、積重ね型パッケージを示す断面模式図である。
【0020】
図1および図2は、前記したように、従来技術による2つのタイプのノンリード型パッケージを示す、断面模式図である。
【0021】
図3Aは、本発明の実施形態であるパッケージ320を示す模式図である。パッケージ320において、ダイ340は、ダイ付着用材料350(例えば、エポキシ樹脂)を用いて、リードフレーム330のダイパドル334における凹部形態ダイ付着領域371に対し、取付けられている。また、パッケージ320において、ダウンボンド362は、ダイパドル334の非凹部形態周辺部372におけるダウンボンドアタッチメント部位337に対し、取付けられている。さらに図示するように、ワイヤーボンド360は、リード332に通じ、プラスチック封入成形体370によって封入されている。非凹部形態周辺部372は、ダイ付着過程の間に、ダウンボンドアタッチメント部位337へのダイ付着用エポキシ樹脂の外方漏れに対するバリヤーとして機能することができる。
【0022】
図3Bは、ダイ付着前の、図3Aに示したダイパドル334を示す平面模式図である。図3Cは、図3Aに示したダイパドル334に関し、図3BのC-C線に沿って切欠した断面模式図である。ダイパドル334の凹部371は、任意の種々の方法、特に化学的エッチング法によって形成することができる。凹部371は、非凹部形態部分372が、当該非凹部形態部分372の表面上へのダイ付着用材料の流出に対するバリヤーとなるのに充分な深さでもって、形成される。エポキシ樹脂流出のバリヤー機能に加え、凹部371は、ダイ下方のダイパドルを薄くする能を伴い、これにより、所定の厚みのダイを用いて、パッケージの総厚みをある程度、薄くすることに貢献することができる。
【0023】
図4Aは、本発明に関し、別の実施形態のパッケージ420を示す断面模式図である。パッケージ420において、スロットまたは溝474は、ダイ付着領域471と、ダウンボンド462用のアタッチメント部位437との間のダイパドル434の周辺部472付近において形成されている。この実施形態のダイパドルのダイ付着領域471は、凹部形態ではない。かかる溝474は、ダイ付着過程の間に、ダイ付着領域から流出しうるダイ付着用エポキシ樹脂450を収集する掘りとして役立ち、これにより、ダイパドルの縁部472の周辺部表面におけるダウンボンドアタッチメント部位437が、ダイ付着用エポキシ樹脂によって汚染されることを防止することができる。これに関し、少なくとも、ダウンボンドアタッチメント部位437と、ダイ付着領域471との間に位置する溝474は、当該ダウンボンドアタッチメント部位437を、当該ダイ付着領域471から分離させることができる。
【0024】
図4Bは、ダイの付着前の、図4Aのダイパドル434を示す平面模式図である。図4Cは、図4Aに示したダイパドル434に関し、図4BのC-C線に沿って切欠した断面模式図である。ダイパドル周辺部472付近の溝474は、任意の種々の方法、特に化学的エッチング法によって形成することができる。溝474は、任意の種々の方法を用いて形成でき、化学的エッチング法が特に有用である。溝474は、図4Cの実施形態では、略U字型の断面形態を有するように示されているが、他の種々の断面形態(三角形態、四辺形形態、特に直角四辺形形態など)のいずれも、本発明に従い採用できる。もっとも、ある種の形態は、他の形態よりも形成がより困難になりうる。溝474に関し、特定の寸法とすることは不要である。かかる溝は、そうでなければダウンボンドアタッチメント領域437に達して当該領域437を汚染しうる、漏れ出たダイ付着材料を有効に収集して収納するのに充分な幅および充分な体積のみが必要である。例えば、ある種の構成では、溝は、約0.15〜0.25 mm範囲の幅およびリードフレームの厚みの略半分の深さを有することができる。溝474は、例えば図10に記載のように、ダイパドルを貫通するスロット形態を実際に取ることができる。しかしながら、ダイパドルを貫通するような、非常に深い溝またはスロットは、ダイパドルの機械的一体性を損なうように作用しうるため、ある種の実施形態では、パッケージに課されうる応力の種類および程度に応じて、漏出ダイ付着用エポキシ樹脂を収納するのに必要な略最小限の溝寸法に制限するのが好ましい。
【0025】
図5Aは、本発明に関し、ダイ付着前の、別の実施形態のダイパドル534を示す平面模式図である。図5Bおよび図5Cは、各々、図5AのB-B線およびC-C線に沿って切欠したパドル534の断面図である。ダイパドル534は、縁部上凹部575を有し、この凹部575は、間隔をおいて形成され、また一般にダイパドル縁部572に対し略垂直に形成され、これらにより、応力を減少できると共にダイパドルと封入成形体材料の相互結合を形成ことができる。ある種の構成によれば、凹部575は、非凹部形態表面部分(これは、ダウンボンド部位、例えば537として機能する。)と交互に配置することができる。縁部上凹部には、封入成形処理の間に、封入成形体材料が充填され、これにより、ダイパドルと封入成形体との強固な相互結合を形成することができる。これにより、ダウンボンドアタッチメント部位付近のクラック形成および層間剥離の発生を低下でき、その結果、パッケージの一体性を改善することができる。加えて、凹部は、図5Aおよび図5Bに示した形態以外の形態でもって形成できるが、いずれの形態であっても、凹部のエッジは、好ましくは鋭角ではなく、これにより、クラック形成または層間剥離が当該エッジにおいて開始する傾向を減少させることができる。
【0026】
図5A、図5Bおよび図5Cの構成によれば、凹部は、ダイ付着領域571と、ダウンボンド部位537との間に位置しておらず、よって、例えば、図4A〜図4Cに示した実施形態の溝のような分離機能付きの掘りとしては機能しない。それにもかかわらず、凹部は、漏れ出たダイ付着用材料を捕捉することができ、これにより、ダイ付着過程の間、ダウンボンドアタッチメント部位の汚染防止に役立つ。この捕捉機能は、例えば、図5D、図5Eおよび図5Fに示すように、ダイ付着領域571に向かってさらに内方に延在するような、縁部上凹部(576)の形成によってより有効に発揮することができる。最大程度で内方に延在する凹部形態部分576は、ダイ付着領域のエッジに対し非常に接近した状態で形成でき、これにより、漏れ出たダイ付着用材料をより有効に捕捉することができる。したがって、図5A、図5Bおよび図5Cの構成において示すように、この構成の凹部は、ダイ付着領域と、ダウンボンド付着部位との間に存在しないため、ダウンボンド付着部位を分離できないが、かかる凹部は、漏出ダイ付着用材料による部位537の汚染から、有効に保護することができる。なぜなら、部位537は、凹部間の非凹部形・半島形表面の縁端部に位置しているからである。
【0027】
縁部上凹部間の半島形表面の縁端部におけるダイ付着領域から、ダウンボンドアタッチメント部位を離して位置させることによって、かかるダウンボンドアタッチメント部位を保護することは、図6Aおよび図6Bに示した構成によって、別の態様(または付加的な態様)として達成することができる。図6Aは、本発明の別の実施形態であるダイパドル634を示す平面模式図である。図6Bは、図6AのB-B線に沿って切欠したダイパドルの断面模式図である。この実施形態では、縁部上凹部、例えば677は、縁部付近のダイパドル表面における半島形表面と交互に配置することによって形成される。ダウンボンドアタッチメント部位637は、片持ちばり678上に位置し、この片持ちばり678は、パドル634のバルク縁部677を越えて延在する。
【0028】
図7Aは、付着前のダイパドル734を示す平面模式図である。このダイパドル734は、種々の異なる構成の溝780、781、782および783を有し、これら各溝は、前記したように、本発明のダウンボンド部位737を有効に分離するのに役立つ。図7Bおよび図7Cは、各々、図7AのB-B線およびC-C線に沿って切欠したダイパドルの一部を示す断面模式図である。この実施形態では、図4Aおよび図4Bに関して前記したように、溝は、種々の断面形態を有することができ、また、付着過程の間に、ダウンボンドアタッチメント部位に接近しうる漏出ダイ付着用材料を有効に収集しうるように選択された寸法を有することができる。
【0029】
図8〜図10は、本発明に関する組立て済みパッケージの種々の更なる実施形態を示す。この実施形態では、種々形態で削り取った構成を、リードフレーム上(ダイパドル上、リード上またはリードとパドルの両方の上)に設けて、ダイ付着用材料を捕捉し、これにより、ダウンボンドアタッチメント部位の汚染を防止するか、またはリードフレームの構成要素と、封入成形体材料との間の相互固定を改善してパッケージの一体性を改善するか、または以上の汚染防止による保護およびパッケージの一体性改善の両方を達成することができる。
【0030】
図8は、本発明の別の実施形態であるパッケージ820を示す断面模式図である。このパッケージ820は、ダイアタッチメント領域871と、ダウンボンドアタッチメント部位837との間において、ダイパドル834の縁部872に対し略平行に走行する溝874を有し、さらに、リード832の上面において凹部884を有する。この実施形態の溝874は、ダウンボンド部位837をダイ付着領域871から分離するのに役立ち、さらに、ダイパドル834と、封入成形体870との間の相互固定を改善することができる。
【0031】
図9は、本発明の別の実施形態であるパッケージ920を示す断面模式図である。このパッケージ920は、図3Aに図示したような、凹部形態ダイ付着領域971をパドル934上に有し、さらに、リードフレームのリード部分932の上面において溝986を有する。この実施形態の溝986は、リード部分932と、封入成形体970との間の相互固定の改善に役立つ。
【0032】
図10は、本発明の別の実施形態であるパッケージ1020を示す断面模式図である。このパッケージ1020は、ダイアタッチメント領域1071と、ダウンボンドアタッチメント部位1037との間において、ダイパドルエッジ1072に対し略平行に走行するダイパドル1034通過スロット1088を有する。このスロット1088は、ダイ付着過程の間に、ダイ付着用エポキシ樹脂を捕捉する掘りとして役立ち、かつ、ダイパドル1034と、封入成形体1070との間の相互固定を改善するのち役立つ。
【0033】
図11は、本発明の別の実施形態である積重ね型ダイパッケージ1120を示す断面模式図である。この構成によれば、第1ダイ1140を、凹部形態ダイ付着領域1171に付着し(これは、図3Aにおいてダイ340について図示し、説明したものと略同様である。)、第2ダイ1190を第1ダイ1140上に積重ねる。ダイ並びにそのリードへのワイヤーボンドおよびそのパドル縁部へのダウンボンドは、封入成形体1170内に収納される。
【0034】
図12は、本発明の別の実施形態である積重ね型ダイパッケージ1220を示す断面模式図である。第1ダイ1240を、図3Aにおいてダイ340について図示し、説明したものと略同様に取付け、第2ダイ1290を、第1ダイと第2ダイとの間に挿入したシリコンスペーサー1292上に配置する。
【0035】
明らかなように、積重ね型ダイ配置は、本発明に関する種々のダイパドル構成のいずれかまたは従来技術によるパドルにおける、ダイアタッチメント表面に付着した第1ダイへの第2ダイの積重ねによって製造することができる。
他の実施形態は、請求の範囲に記載されている。
【図面の簡単な説明】
【0036】
【図1】従来技術によるノンリード型パッケージを示す断面模式図
【図2】従来技術による、ダウンボンドを備えたノンリード型パッケージを示す断面模式図
【図3A】本発明のパッケージの実施形態を示す断面模式図
【図3B】図3Aに示した本発明の実施形態のダイパドルを示す平面模式図
【図3C】図3BのC−C線に沿って切欠したダイパドルの断面模式図
【図4A】ダイ付着領域と、ダウンボンドアタッチメント部位との間に溝を挿入した、本発明の別の実施形態であるパッケージを示す断面模式図
【図4B】図4Aに示した本発明の実施形態のダイパドルを示す平面模式図
【図4C】図4BのC−C線に沿って切欠したダイパドルの断面模式図
【図5A】ダイパドル上部エッジの略周辺部に形成した溝を有する、本発明の別の実施形態であるダイパドルを示す平面模式図
【図5B】図5AのB−B線に沿って切欠したダイパドルの断面模式図
【図5C】図5AのC−C線に沿って切欠したダイパドルの断面模式図
【図5D】図5A〜図5Cに示したような溝を、ダイ付着領域の周辺部付近に向かって内方に延在させた、本発明の別の実施形態であるダイパドルを示す断面模式図
【図5E】図5DのE−E線に沿って切欠したダイパドルの断面模式図
【図5F】図5DのF−F線に沿って切欠したダイパドルの断面模式図
【図6A】波形形態のダイパドルを有する、本発明の別の実施形態であるダイパドルを示す断面模式図
【図6B】図6AのB−B線に沿って切欠したダイパドルの断面模式図
【図7A】ダウンボンド部位付近において別々の構成の分離溝を有する、本発明の別の実施形態であるダイパドルを示す平面模式図
【図7B】図7AのB−B線に沿って切欠したダイパドルの断面模式図
【図7C】図7AのC−C線に沿って切欠したダイパドルの断面模式図
【図8】本発明の別の実施形態であるパッケージを示す平面模式図
【図9】本発明の別の実施形態であるパッケージを示す断面模式図
【図10】本発明の別の実施形態であるパッケージを示す断面模式図
【図11】本発明の別の実施形態である、積重ね型パッケージを示す断面模式図
【図12】本発明の別の実施形態である、積重ね型パッケージを示す断面模式図
【符号の説明】
【0037】
320:パッケージ、330:リードフレーム、334:ダイ付着パドル、337:ダウンボンドアタッチメント部位

Claims (15)

  1. ダイ付着パドルとリードとを備える、表面実装半導体チップパッケージ用のリードフレームであって、
    前記ダイ付着パドルは、ダウンボンドアタッチメント部位を、前記パドルの上面であって前記パドルの周辺縁部付近において有すると共に、ダイ付着中央領域を前記パドル上面において有し、かつ、前記パドル上面の一部は、凹部形態であることを特徴とするリードフレーム。
  2. 前記パドル上面の前記凹部形態部分は、前記ダイ付着領域を備える請求項1記載のリードフレーム。
  3. 前記パドル上面の前記凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位と、前記ダイ付着領域との間に、少なくとも部分的に位置する溝を備える請求項1記載のリードフレーム。
  4. 前記凹部形態部分は、前記パドルの周辺縁部に対し実質的に平行に配列した溝を含む請求項3記載のリードフレーム。
  5. 前記凹部形態部分は、少なくとも1つの前記ダウンボンドアタッチメント部位を少なくとも部分的に包囲する溝を含む請求項3記載のリードフレーム。
  6. 前記パドル上面の凹部形態部分は、前記ダイ付着パドルの前記周辺縁部付近から前記ダイ付着領域に向かって内方に延在する複数の凹部を含む請求項1記載のリードフレーム。
  7. 前記縁部付近から延在する前記凹部は、前記表面の非凹部形態部分と交互に配置され、前記非凹部形態部分の各々は、その上面において、1またはそれ以上の前記ダウンボンドアタッチメント部位を備える請求項6記載のリードフレーム。
  8. 前記表面の非凹部形態部分は、前記パドルの基礎縁部を越えて外方に延在し、これにより、片持ちばり部分を形成する請求項7記載のリードフレーム。
  9. 前記ダウンボンドアタッチメント部位は、片持ちばり部分上に存在する請求項8記載のリードフレーム。
  10. 前記溝の深さは、前記パドルの厚みの少なくとも略半分である請求項3記載のリードフレーム。
  11. 前記溝は、前記パドル厚みの全体を貫通するスロットである請求項3記載のリードフレーム。
  12. 請求項1記載のリードフレームを備えることを特徴とするリードフレーム表面実装パッケージ。
  13. リードフレーム表面のダイ付着領域上に付着した第1ダイと、前記第1ダイを覆うように積重ねた第2ダイとを備えることを特徴とする、ノンリード型成形パッケージ。
  14. 前記第1ダイと、前記第2ダイとの間に挿入したスペーサーを有する請求項13記載のパッケージ。
  15. 前記リードフレームは、請求項1記載のリードフレームを含んでなる請求項13記載のパッケージ。
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2005197744A (ja) * 2004-01-08 2005-07-21 Internatl Business Mach Corp <Ibm> 電子パッケージ
JP2006294998A (ja) * 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
JP2009212542A (ja) * 2000-12-28 2009-09-17 Renesas Technology Corp 半導体装置
JP2009302209A (ja) * 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
JP2010087129A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2011517113A (ja) * 2008-04-08 2011-05-26 フリースケール セミコンダクター インコーポレイテッド 成形密着性を向上させたパッケージ化電子デバイス用リードフレーム
JP2013062491A (ja) * 2011-08-23 2013-04-04 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、および光半導体装置
JP2014506398A (ja) * 2011-03-07 2014-03-13 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング オプトエレクトロニクス部品のリードフレームとオプトエレクトロニクス部品の製造方法
JP2014099534A (ja) * 2012-11-15 2014-05-29 Dainippon Printing Co Ltd リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2015233114A (ja) * 2014-05-13 2015-12-24 株式会社デンソー 半導体装置
JP2016046488A (ja) * 2014-08-26 2016-04-04 Shマテリアル株式会社 リードフレーム及びその製造方法
JP2016058612A (ja) * 2014-09-11 2016-04-21 株式会社デンソー 半導体装置
JP2017120203A (ja) * 2015-12-28 2017-07-06 ローム株式会社 磁気センサモジュール
JP2018117049A (ja) * 2017-01-18 2018-07-26 株式会社ディスコ パッケージデバイスの製造方法
JP2019161238A (ja) * 2019-06-17 2019-09-19 マクセルホールディングス株式会社 半導体装置用基板およびその製造方法、半導体装置
JP2021121042A (ja) * 2020-03-13 2021-08-19 ローム株式会社 半導体装置
JP7499114B2 (ja) 2020-08-21 2024-06-13 新光電気工業株式会社 半導体装置及びその製造方法

Families Citing this family (145)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6639308B1 (en) 1999-12-16 2003-10-28 Amkor Technology, Inc. Near chip size semiconductor package
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US6838751B2 (en) * 2002-03-06 2005-01-04 Freescale Semiconductor Inc. Multi-row leadframe
US6818973B1 (en) * 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
SG157957A1 (en) * 2003-01-29 2010-01-29 Interplex Qlp Inc Package for integrated circuit die
US7217599B2 (en) * 2003-06-12 2007-05-15 St Assembly Test Services Ltd. Integrated circuit package with leadframe locked encapsulation and method of manufacture therefor
TWI257693B (en) * 2003-08-25 2006-07-01 Advanced Semiconductor Eng Leadless package
WO2005055320A1 (en) * 2003-12-03 2005-06-16 Koninklijke Philips Electronics N.V. Integrated circuit package and leadframe
US7122406B1 (en) * 2004-01-02 2006-10-17 Gem Services, Inc. Semiconductor device package diepad having features formed by electroplating
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
US20050242425A1 (en) * 2004-04-30 2005-11-03 Leal George R Semiconductor device with a protected active die region and method therefor
US8536688B2 (en) * 2004-05-25 2013-09-17 Stats Chippac Ltd. Integrated circuit leadframe and fabrication method therefor
US7091581B1 (en) * 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
JP4722415B2 (ja) * 2004-06-14 2011-07-13 三菱電機株式会社 半導体装置およびその製造方法
US7411289B1 (en) 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US20060006510A1 (en) * 2004-07-06 2006-01-12 Koduri Sreenivasan K Plastic encapsulated semiconductor device with reliable down bonds
CN100424864C (zh) * 2004-07-16 2008-10-08 矽品精密工业股份有限公司 提高封装可靠性的导线架及其封装结构
CN100349288C (zh) * 2004-09-22 2007-11-14 日月光半导体制造股份有限公司 无外引脚封装结构
US7119448B1 (en) * 2004-10-18 2006-10-10 National Semiconductor Corporation Main power inductance based on bond wires for a switching power converter
US7358617B2 (en) * 2004-11-29 2008-04-15 Texas Instruments Incorporated Bond pad for ball grid array package
US20060131708A1 (en) * 2004-12-16 2006-06-22 Ng Kee Y Packaged electronic devices, and method for making same
US7554179B2 (en) * 2005-02-08 2009-06-30 Stats Chippac Ltd. Multi-leadframe semiconductor package and method of manufacture
US20060181861A1 (en) * 2005-02-17 2006-08-17 Walker Harold Y Jr Etched leadframe for reducing metal gaps
US7994619B2 (en) * 2005-11-01 2011-08-09 Stats Chippac Ltd. Bridge stack integrated circuit package system
US8399968B2 (en) * 2005-11-18 2013-03-19 Stats Chippac Ltd. Non-leaded integrated circuit package system
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7768083B2 (en) 2006-01-20 2010-08-03 Allegro Microsystems, Inc. Arrangements for an integrated sensor
US8698294B2 (en) * 2006-01-24 2014-04-15 Stats Chippac Ltd. Integrated circuit package system including wide flange leadframe
US8003443B2 (en) * 2006-03-10 2011-08-23 Stats Chippac Ltd. Non-leaded integrated circuit package system with multiple ground sites
JP4705881B2 (ja) * 2006-05-09 2011-06-22 パナソニック株式会社 リードフレーム及びそれを用いた半導体装置
TW200744183A (en) * 2006-05-16 2007-12-01 Chipmos Technologies Inc Integrated circuit package and multi-layer leadframe utilized
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US8062934B2 (en) * 2006-06-22 2011-11-22 Stats Chippac Ltd. Integrated circuit package system with ground bonds
US20080029855A1 (en) * 2006-08-04 2008-02-07 Yi-Ling Chang Lead Frame and Fabrication Method thereof
US20080067639A1 (en) * 2006-09-15 2008-03-20 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
US8067271B2 (en) * 2006-09-15 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
US8093693B2 (en) 2006-09-15 2012-01-10 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock
JP2008085002A (ja) * 2006-09-27 2008-04-10 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8422243B2 (en) * 2006-12-13 2013-04-16 Stats Chippac Ltd. Integrated circuit package system employing a support structure with a recess
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
JP5122172B2 (ja) 2007-03-30 2013-01-16 ローム株式会社 半導体発光装置
TWI337387B (en) * 2007-04-20 2011-02-11 Chipmos Technologies Inc Leadframe for leadless package, package structure and manufacturing method using the same
TW200849521A (en) * 2007-06-06 2008-12-16 Advanced Semiconductor Eng Leadframe with die pad and leads corresponding there to
US8678271B2 (en) * 2007-06-26 2014-03-25 Globalfoundries Inc. Method for preventing void formation in a solder joint
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US8258611B2 (en) 2007-07-23 2012-09-04 Nxp B.V. Leadframe structure for electronic packages
US7919848B2 (en) * 2007-08-03 2011-04-05 Stats Chippac Ltd. Integrated circuit package system with multiple devices
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7595226B2 (en) * 2007-08-29 2009-09-29 Freescale Semiconductor, Inc. Method of packaging an integrated circuit die
US8067825B2 (en) * 2007-09-28 2011-11-29 Stats Chippac Ltd. Integrated circuit package system with multiple die
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7829379B2 (en) * 2007-10-17 2010-11-09 Analog Devices, Inc. Wafer level stacked die packaging
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US20090152683A1 (en) * 2007-12-18 2009-06-18 National Semiconductor Corporation Rounded die configuration for stress minimization and enhanced thermo-mechanical reliability
US7808089B2 (en) * 2007-12-18 2010-10-05 National Semiconductor Corporation Leadframe having die attach pad with delamination and crack-arresting features
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US7781899B2 (en) * 2008-02-27 2010-08-24 Infineon Technologies Ag Leadframe having mold lock vent
TWI364820B (en) * 2008-03-07 2012-05-21 Chipmos Technoligies Inc Chip structure
US8492883B2 (en) * 2008-03-14 2013-07-23 Advanced Semiconductor Engineering, Inc. Semiconductor package having a cavity structure
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
KR101438826B1 (ko) * 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치
US8455988B2 (en) * 2008-07-07 2013-06-04 Stats Chippac Ltd. Integrated circuit package system with bumped lead and nonbumped lead
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US20100044850A1 (en) 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8664038B2 (en) * 2008-12-04 2014-03-04 Stats Chippac Ltd. Integrated circuit packaging system with stacked paddle and method of manufacture thereof
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8093707B2 (en) * 2009-10-19 2012-01-10 National Semiconductor Corporation Leadframe packages having enhanced ground-bond reliability
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8492884B2 (en) 2010-06-07 2013-07-23 Linear Technology Corporation Stacked interposer leadframes
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8404524B2 (en) 2010-09-16 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with paddle molding and method of manufacture thereof
US8519518B2 (en) * 2010-09-24 2013-08-27 Stats Chippac Ltd. Integrated circuit packaging system with lead encapsulation and method of manufacture thereof
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US9142426B2 (en) * 2011-06-20 2015-09-22 Cyntec Co., Ltd. Stack frame for electrical connections and the method to fabricate thereof
TWI443785B (zh) * 2011-07-27 2014-07-01 矽品精密工業股份有限公司 半導體晶圓、晶片、具有該晶片之半導體封裝件及其製法
US8497165B2 (en) * 2011-10-20 2013-07-30 Intersil Americas Inc. Systems and methods for lead frame locking design features
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
DE102012101970A1 (de) * 2012-03-08 2013-09-12 Osram Opto Semiconductors Gmbh Leiterrahmeneinheit, Leiterrahmenverbund und elektronisches Bauelement mit Leiterrahmeneinheit
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
TWI480988B (zh) * 2012-06-12 2015-04-11 矽品精密工業股份有限公司 封裝基板板片結構、封裝基板、半導體封裝件及其製法
JP2014007363A (ja) 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US20140118978A1 (en) * 2012-10-25 2014-05-01 Po-Chun Lin Package substrate and chip package using the same
CN103972195A (zh) * 2013-01-28 2014-08-06 飞思卡尔半导体公司 半导体装置及其装配方法
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9496214B2 (en) * 2013-05-22 2016-11-15 Toyota Motor Engineering & Manufacturing North American, Inc. Power electronics devices having thermal stress reduction elements
US20150001697A1 (en) * 2013-06-28 2015-01-01 Stmicroelectronics Sdn Bhd Selective treatment of leadframe with anti-wetting agent
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
DE102014108916B4 (de) * 2014-06-25 2019-12-05 Heraeus Deutschland GmbH & Co. KG Bandförmiges Substrat zur Herstellung von Chipträgern, elektronisches Modul mit einem solchen Chipträger, elektronische Einrichtung mit einem solchen Modul und Verfahren zur Herstellung eines Substrates
WO2016011522A1 (en) * 2014-07-25 2016-01-28 Teledyne Dalsa, Inc. Bonding method with peripheral trench
US9728510B2 (en) 2015-04-10 2017-08-08 Analog Devices, Inc. Cavity package with composite substrate
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
DE102016105781A1 (de) * 2016-03-30 2017-10-19 Infineon Technologies Ag Ein Leadframe, eine Elektronikkomponente und ein Verfahren zum Ausbilden der Elektronikkomponente
JP6757274B2 (ja) 2017-02-17 2020-09-16 新光電気工業株式会社 リードフレーム及びその製造方法
US11430722B2 (en) * 2017-04-12 2022-08-30 Texas Instruments Incorporated Integration of a passive component in a cavity of an integrated circuit package
CN109637983B (zh) 2017-10-06 2021-10-08 财团法人工业技术研究院 芯片封装
US10607925B2 (en) * 2017-10-06 2020-03-31 Allegro Microsystems, Llc Integrated circuit package having a raised lead edge
JP6652117B2 (ja) * 2017-11-29 2020-02-19 日亜化学工業株式会社 樹脂パッケージおよび発光装置
US20190221502A1 (en) * 2018-01-17 2019-07-18 Microchip Technology Incorporated Down Bond in Semiconductor Devices
US10935612B2 (en) 2018-08-20 2021-03-02 Allegro Microsystems, Llc Current sensor having multiple sensitivity ranges
US11302611B2 (en) * 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC
US10770377B2 (en) * 2018-12-31 2020-09-08 Texas Instruments Incorporated Leadframe die pad with partially-etched groove between through-hole slots
TWI728318B (zh) 2019-02-27 2021-05-21 力成科技股份有限公司 系統級封裝結構
US11133241B2 (en) * 2019-06-28 2021-09-28 Stmicroelectronics, Inc. Semiconductor package with a cavity in a die pad for reducing voids in the solder
US11567108B2 (en) 2021-03-31 2023-01-31 Allegro Microsystems, Llc Multi-gain channels for multi-range sensor
CN117832096A (zh) * 2022-09-29 2024-04-05 恩智浦美国有限公司 具有树脂渗出控制结构的半导体装置及其方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5479563A (en) * 1977-12-07 1979-06-25 Kyushu Nippon Electric Lead frame for semiconductor
JPH02130864A (ja) * 1988-11-10 1990-05-18 Seiko Epson Corp リードフレームのダイパッド構造
JP2849100B2 (ja) * 1988-12-23 1999-01-20 旭化成工業株式会社 磁電変換素子およびその製造方法
JPH0536882A (ja) 1991-07-31 1993-02-12 Mitsubishi Electric Corp 半導体用フレーム
KR100552353B1 (ko) 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
JPH0621317A (ja) 1992-07-02 1994-01-28 Seiko Epson Corp 半導体パッケージの製造方法
US5278446A (en) * 1992-07-06 1994-01-11 Motorola, Inc. Reduced stress plastic package
US5497032A (en) 1993-03-17 1996-03-05 Fujitsu Limited Semiconductor device and lead frame therefore
US5594234A (en) 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
US5894108A (en) 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US5818103A (en) * 1997-03-28 1998-10-06 Nec Corporation Semiconductor device mounted on a grooved head frame
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
JP3062691B1 (ja) 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6198171B1 (en) * 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
JP3420153B2 (ja) * 2000-01-24 2003-06-23 Necエレクトロニクス株式会社 半導体装置及びその製造方法
JP2002076228A (ja) * 2000-09-04 2002-03-15 Dainippon Printing Co Ltd 樹脂封止型半導体装置

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261187A (ja) * 2000-12-28 2002-09-13 Hitachi Ltd 半導体装置
JP2009212542A (ja) * 2000-12-28 2009-09-17 Renesas Technology Corp 半導体装置
JP2005197744A (ja) * 2004-01-08 2005-07-21 Internatl Business Mach Corp <Ibm> 電子パッケージ
JP2006294998A (ja) * 2005-04-13 2006-10-26 Rohm Co Ltd 半導体装置及びリードフレーム
WO2006112332A1 (ja) * 2005-04-13 2006-10-26 Rohm Co., Ltd. 半導体装置及びリードフレーム
US7638860B2 (en) 2005-04-13 2009-12-29 Rohm Co., Ltd. Semiconductor device and lead frame
JP2011517113A (ja) * 2008-04-08 2011-05-26 フリースケール セミコンダクター インコーポレイテッド 成形密着性を向上させたパッケージ化電子デバイス用リードフレーム
JP2009302209A (ja) * 2008-06-11 2009-12-24 Nec Electronics Corp リードフレーム、半導体装置、リードフレームの製造方法および半導体装置の製造方法
JP2010087129A (ja) * 2008-09-30 2010-04-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
US9130136B2 (en) 2011-03-07 2015-09-08 Osram Opto Semiconductors Gmbh Leadframe for optoelectronic components and method for producing optoelectronic components
KR101562566B1 (ko) * 2011-03-07 2015-10-22 오스람 옵토 세미컨덕터스 게엠베하 광전자 컴포넌트들용 리드 프레임 및 광전자 컴포넌트들의 제조 방법
JP2014506398A (ja) * 2011-03-07 2014-03-13 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング オプトエレクトロニクス部品のリードフレームとオプトエレクトロニクス部品の製造方法
JP2016174171A (ja) * 2011-08-23 2016-09-29 大日本印刷株式会社 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、および光半導体装置
JP2013062491A (ja) * 2011-08-23 2013-04-04 Dainippon Printing Co Ltd 光半導体装置用リードフレーム、樹脂付き光半導体装置用リードフレーム、および光半導体装置
JP2014099534A (ja) * 2012-11-15 2014-05-29 Dainippon Printing Co Ltd リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2015233114A (ja) * 2014-05-13 2015-12-24 株式会社デンソー 半導体装置
JP2016046488A (ja) * 2014-08-26 2016-04-04 Shマテリアル株式会社 リードフレーム及びその製造方法
JP2016058612A (ja) * 2014-09-11 2016-04-21 株式会社デンソー 半導体装置
JP2017120203A (ja) * 2015-12-28 2017-07-06 ローム株式会社 磁気センサモジュール
JP2018117049A (ja) * 2017-01-18 2018-07-26 株式会社ディスコ パッケージデバイスの製造方法
JP2019161238A (ja) * 2019-06-17 2019-09-19 マクセルホールディングス株式会社 半導体装置用基板およびその製造方法、半導体装置
JP2021121042A (ja) * 2020-03-13 2021-08-19 ローム株式会社 半導体装置
JP7219790B2 (ja) 2020-03-13 2023-02-08 ローム株式会社 半導体装置
JP7499114B2 (ja) 2020-08-21 2024-06-13 新光電気工業株式会社 半導体装置及びその製造方法

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