JP2004342126A - 複数のデバイスへ同時書き込み操作を行うことにより高まるフラッシュメモリデバイスにおけるメモリ性能 - Google Patents
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Abstract
【解決手段】コントローラはセクタ単位に構成された情報を転送し、各セクタはホストと不揮発性メモリバンクとの間にユーザデータ部分およびオーバーヘッド部分を含み、2つの不揮発性メモリデバイス内の同じセクタに関連する2バイトのセクタの記憶および読み出しを同時に行う。各不揮発性メモリデバイスは、メモリロケーションの行によって規定され、ここで、少なくとも2つの半導体デバイスの対応する行が、その内部に2セクタの情報を、不揮発性メモリデバイスのメモリ行の1つに維持された2つのセクタに関連するオーバーヘッド情報と共に維持する。
【選択図】 図6
Description
(関連出願との相互参照)
本発明は、1997年10月7日に出願された「Moving Sequential Sectors Within a Block of Information In a Flash Memory Mass Storage Architecture」と題する本発明者らの先行出願である米国特許第08/946,331号の一部継続出願であり、これは1997年3月31日に出願された「Moving Sectors Within a Block of Information In a Flash Memory Mass Storage Architecture」と題する米国特許第08/831,266号の一部継続出願である。
本発明は、ハードディスク記憶または従来のフィルムに置き換えて用いる、非揮発性メモリを大容量記憶として採用する、パーソナルコンピュータおよびデジタルカメラのようなデジタルシステムの分野に関する。より詳細には、本発明は、そのようなデジタルシステムの性能を、デジタル情報が非揮発性メモリから読み出され、そこへ書き込まれる速度を上げることにより高めるアーキテクチャに関する。
フラッシュまたはEEPROMメモリのような、より高い容量のソリッドステート記憶デバイス(揮発性メモリ)の登場に伴い、多くのデジタルシステムは従来の大容量記憶デバイスをフラッシュおよび/またはEEPROMメモリデバイスに置き換えてきた。例えばパーソナルコンピュータ(PC)は、従来のハードディスクの代わりに大容量記憶を目的としてソリッドステート記憶装置を用いる。デジタルカメラは、従来のフィルムと置き換えて、カードにおいてソリッドステート記憶デバイスを採用する。
本発明の目的は、非揮発性メモリバンクへ情報を読み出し、書き込むことに伴う時間を短縮することにより、1つ以上の非揮発性メモリデバイス(フラッシュおよび/またはEEPROMチップ)を含む非揮発性メモリバンクを操作するホストに結合したコントローラを有するデジタルシステムの性能を高めることである。
図1は、単一のセクタの情報が、書き込み操作中に一度に2バイトずつ、2つのメモリユニットを含むメモリバンクへ書き込まれ、各メモリユニットは単一の行ロケーションにおける256バイトのユーザデータを記憶する容量を有する、従来技術のメモリシステムのブロック図であり、
図2は、単一のセクタの情報が、書き込み操作中に一度に1バイトずつ、少なくとも1つのメモリユニットを含むメモリバンクへ書き込まれ、メモリユニットは単一の行ロケーションにおける512バイトのユーザデータを記憶する容量を有する、従来技術のメモリシステムのブロック図であり、
図3は、セクタの情報を識別するホスト供給論理ブロックアドレス(LBA)から、メモリバンク内においてセクタのロケーションを識別する物理ブロックアドレス(PBA)へ変換する例示的なマップを示す表図であり、
図4は、メモリバンクにおいて維持されたセクタのデータを記憶するための例示的なフォーマットを示す表図であり、
図5は、2セクタの情報が、単一の書き込み操作中に一度に2バイトずつ、少なくとも2つのメモリユニットを含むメモリバンクへ書き込まれ、各ユニットは単一の行ロケーションにおける512バイトのユーザデータを記憶する容量を有する、本発明によるメモリシステムの一般化ブロック図であり、
図6は、図5のメモリシステムの詳細なブロック図であり、
図7は、1つの偶数セクタおよび1つの奇数セクタが、単一のメモリ行ロケーションにおいて記憶され、そして両セクタの偶数のデータバイトは第1のメモリユニットに位置する行部分に記憶され、両セクタの奇数のデータバイトは第2のメモリユニットに位置する第2の行ロケーションに記憶される、2つの非揮発性メモリユニットを含むメモリバンクにおいて、1つのブロックの情報(1ブロックは32セクタ含む)を記憶するメモリ記憶フォーマットを一般化して示す表図であり、
図8Aは、本発明に従って使用するための例示的なLBA−PBAマップの組織を示す表図であり、
図8Bは、本発明によるセクタの情報と付随したブロックの情報とを識別するアドレス情報のフォーマットを示すブロック図であり、
図9は、単一の書き込み操作中に、2セクタの情報が図7に示すメモリ記憶フォーマットを有するメモリバンクへ同時に読み出される、図6のメモリシステムにより行われる書き込み操作のための制御、アドレス、およびデータ信号のタイミングを示すタイミング図であり、
図10は、単一のセクタがメモリバンクの特定のメモリ行ロケーションに書き込まれる、図7に示すようなメモリ記憶フォーマットを有するメモリバンクを示す表図であり、
図11は、単一のセクタがメモリバンクの特定のメモリ行ロケーションに書き込まれる、図7に示すような他のメモリ記憶フォーマットを有するメモリバンクを示す表図であり、
図12は、本発明による単一の書き込み操作中に、2セクタの情報を2つのメモリユニットに同時に書き込むプロセスを示すフローチャートであり、
図12aは、図12の欠陥管理ルーチン(defect management routine)を行うにあたって行われる工程のフローチャートである。
図14は、本発明の原理に従って、メモリバンクのブロックを消去するプロセスのための制御、アドレスおよびデータ信号のタイミングを示すタイミング図であり、
図15は、本発明に従って、第1メモリユニット内に記憶された第1サブブロック、および第2メモリユニット内に記憶された第2サブブロックを含むブロックを消去するプロセスを示すフローチャートである。
図5は、本発明の原理に従うメモリシステムである500において、一般化したブロック図を示す。このシステムは、ホストシステム504に結合したメモリカード502を含む。1つの実施形態では、ホスト504はデジタルカメラであり、メモリカード502はデジタルフィルムカードであり、また別の実施形態では、ホスト504はパーソナルコンピュータシステムであり、メモリカード502はPCMCIAカードである。メモリカード502は、ブロックに組織された複数のセクタの情報を記憶するための複数の非揮発性メモリユニット508を含む非揮発性メモリバンク506と、メモリバス512を介してメモリバンクに結合され、ホストバス514を介してホスト504に結合されたメモリコントローラ510とを含む。メモリコントローラ510は、ホスト504とメモリバンク506との間でセクタ組織化情報の送信を制御する。各セクタの情報は、ユーザデータ部分およびオーバーヘッド部分を含む。メモリコントローラは、以下でさらに説明するように、本発明に従ってメモリバンクのメモリユニットへの書き込み操作、およびそこからの読み出し操作を行う。
Claims (34)
- セクタ情報を不揮発性メモリユニット内の記憶位置に書き込む動作の性能を増加させるメモリ記憶システムであって、該不揮発性メモリユニットは、1以上の不揮発性メモリデバイスを含み、該記憶位置はサブブロック単位に構成されており、各サブブロックは1セクタより多くのセクタを含み、各サブブロックは独立にアドレスされたり消去されることが可能であり、複数のサブブロックが1つのブロックを定義し、
該不揮発性メモリユニットに結合されたメモリ制御回路であって、ホストから受信されたセクタであって、各セクタがセクタ情報を含み、該受信されたセクタが所定の順序のセクタ番号によって識別される、セクタに応答して、該メモリ制御回路は、該ホストから受信されたセクタ情報を特定のブロックの特定のサブブロックの第1のセクタ位置に書き込み、該特定のブロックは同一の仮想物理ブロックアドレス(VPBA)によって識別され、かつ、該メモリユニット内で空いている位置の識別に基づいて割り当て可能であり、該メモリ制御回路は、該ホストから受信されたセクタ情報を該特定のブロックのサブブロックであって該特定のサブブロック以外のサブブロックの第1のセクタ位置に該受信されたセクタの該セクタ番号の該所定の順序にかかわりなくさらに書き込む、メモリ制御回路を備え、
セクタ情報を該特定のブロックの該特定のサブブロックの該第1のセクタ位置に書き込むことは実質的に同時に実行され、それにより、書き込み動作の性能を増加させる、メモリ記憶システム。 - 前記ブロックの各サブブロックは、異なる不揮発性メモリデバイスに配置されており、それにより、1より多くの不揮発性メモリデバイスにわたる前記特定のブロックの該サブブロックに対する書き込み動作が実質的に同時に実行されることを可能にする、請求項1に記載の不揮発性メモリシステム。
- 仮想物理ブロックアドレス(VPBA)が、前記特定のブロックのサブブロックを識別する、請求項1に記載の不揮発性メモリシステム。
- セクタ情報を不揮発性メモリユニット内の記憶位置に書き込む動作の性能を増加させるメモリ記憶システムであって、該不揮発性メモリユニットは、1以上の不揮発性メモリデバイスを含み、該記憶位置はサブブロック単位に構成されており、複数のサブブロックが1つのブロックを定義し、
該不揮発性メモリユニットに結合されたメモリ制御回路であって、該ホストから受信されたセクタであって、各セクタがセクタ情報を含み、該受信されたセクタが所定の順序のセクタ番号によって識別される、セクタに応答して、該メモリ制御回路は、該ホストから受信されたセクタ情報を特定のブロックの特定のサブブロックの第1のセクタ位置に書き込み、該メモリ制御回路は、該ホストから受信されたセクタ情報を該特定のブロックのサブブロックであって該特定のサブブロック以外のサブブロックの第1のセクタ位置に該受信されたセクタの該セクタ番号の該所定の順序にかかわりなくさらに書き込み、単一の仮想物理ブロックアドレス(VPBA)が該メモリユニット内で空いている位置の識別に基づいて割り当て可能であり、該特定のブロックの該サブブロックのセクタを識別する、メモリ制御回路を備え、
セクタ情報を該特定のブロックの該特定のサブブロックの該第1のセクタ位置に書き込むことは実質的に同時に実行され、それにより、書き込み動作の性能を増加させる、メモリ記憶システム。 - セクタ単位に構成された情報を不揮発性メモリデバイスの1以上の行にわたるセクタ記憶位置によって定義された不揮発性メモリバンクに記憶するメモリ記憶システムであって、各セクタはユーザデータ部分とオーバーヘッド部分とを含み、該セクタはブロック単位に構成されており、各ブロックは仮想ブロックアドレス(PBA)によって識別されるとともにサブブロックを含み、各サブブロックはメモリデバイスに配置されており、各セクタはホスト供給論理ブロックアドレス(LBA)と実際のPBAとによって識別され、該ホスト供給LBAはアクセスされるべき情報のセクタを識別するために該記憶デバイスによって該ホストから受信され、該実際のPBAは該メモリバンク内で空いている位置であって該アクセスされたセクタが記憶されるべき位置を識別するために該記憶デバイスによって展開され、該記憶システムは、
該ホストに結合されたメモリコントローラと、
メモリバスを介して該メモリコントローラに結合された不揮発性メモリバンクであって、該メモリバンクは不揮発性半導体メモリユニットに含まれており、該メモリバンクはサブブロックを含む記憶ブロックを有しており、1つのブロックに対応するサブブロックは同一の仮想PBAによって識別され、各ブロックは該メモリユニット内に配置された第1の行部分と該メモリユニットに配置された対応する第2の行部分とを含み、1つのブロックは情報を記憶するための位置であって該メモリバンク内で空いている位置の識別に基づいて割り当て可能であり、該メモリ行部分のそれぞれは該セクタの2つ以上の記憶空間を提供し、該セクタのそれぞれは該ホストから受信されたセクタ情報を含み、該受信されたセクタは所定の順序のセクタ番号によって識別され、該メモリコントローラは該ホストから受信されたセクタ情報を特定のブロックの特定のサブブロックの第1のセクタ位置に書き込み、該メモリコントローラは該ホストから受信されたセクタ情報を該特定のブロックのサブブロックであって該特定のサブブロック以外のサブブロックの第1のセクタ位置に該セクタ番号の該所定の順序にかかわりなくさらに書き込む、不揮発性メモリバンクと
を備え、
書き込み動作を実行する速度は、複数のセクタ情報を該メモリデバイスに同時に書き込むことによって増加される、メモリ記憶システム。 - 前記メモリコントローラは、
前記セクタ単位に構成された情報を一時的に記憶するデータバッファと、
マイクロプロセッサと、
空間マネージャーコントローラと空間マネージャーメモリとを含み、前記LBAを前記PBAに翻訳するマップを維持する空間マネージャーと、
該セクタ単位に構成された情報についてエラー符号化およびエラー訂正動作を実行するエラー訂正符号論理ユニットと
を含む、請求項5に記載のメモリ記憶システム。 - 前記第1の行部分のそれぞれは、
偶数セクタの偶数データバイトを記憶するための第1の偶数セクタ領域と、
奇数セクタの偶数データバイトを記憶するための第1の奇数セクタ領域と
を含み、
前記第2の行部分のそれぞれは、
該偶数セクタの奇数データバイトを記憶するための第2の偶数セクタ領域と、
該奇数セクタの奇数データバイトを記憶するための第2の奇数セクタ領域と
を含み、
前記メモリバスは、
前記メモリコントローラと前記メモリユニットとの間で該セクタの該偶数データバイトを伝送するように結合された第1のスプリットバスと、
該メモリコントローラと該メモリユニットとの間で該セクタの該奇数データバイトを伝送するように結合された第2のスプリットバスと
を含む、請求項5に記載のメモリ記憶システム。 - 前記第2の行部分のそれぞれは、
前記偶数セクタに対応するエラー訂正情報を記憶するための第1のエラー訂正領域と、
前記奇数セクタに対応するエラー訂正情報を記憶するための第2のエラー訂正領域と、
前記対応するブロックのアドレスを特定する前記PBAを記憶するためのブロックアドレス領域と、
該対応するブロックの状態を示す情報を記憶するためのフラグ領域と
をさらに含む、請求項7に記載のメモリ記憶システム。 - 前記コントローラは、
前記第1および第2のスプリットバスを介して前記メモリユニットの対応する行部分の前記第1および第2の偶数セクタ領域を同時にアクセスすることによって情報の偶数セクタをアクセスする手段と、
該第1および第2のスプリットバスを介して該メモリユニットの対応する行部分の前記第1および第2の奇数セクタ領域を同時にアクセスすることによって情報の奇数セクタをアクセスする手段と
を含む、請求項8に記載のメモリ記憶システム。 - 前記コントローラは、前記セクタ単位に構成された情報についてエラー符号化およびエラー訂正動作を実行するエラー訂正符号論理を含む、請求項9に記載のメモリ記憶システム。
- 前記対応するサブブロックのそれぞれは、単一のPBA値によって識別される、請求項10に記載のメモリ記憶システム。
- 前記不揮発性メモリユニットは、フラッシュメモリチップである、請求項10に記載のメモリ記憶システム。
- 前記第1の行部分のそれぞれは、第1のセクタのデータバイトを記憶するための第1のセクタ領域を含み、
前記第2の行部分のそれぞれは、第2のセクタのデータバイトを記憶するための第2のセクタ領域を含み、
前記メモリバスは、
前記メモリコントローラと前記メモリユニットとの間で前記セクタの最下位データバイトを伝送するように結合された第1のスプリットバスと、
該メモリコントローラと該メモリユニットとの間で該セクタの最上位データバイトを伝送するように結合された第2のスプリットバスと
を含む、請求項11に記載のメモリ記憶システム。 - 情報のセクタを転送するホストに結合されたメモリコントロール回路と、
セクタ単位に構成された情報を記憶する不揮発性メモリユニットであって、該不揮発性メモリユニットはメモリバスを介して該メモリコントロール回路に結合され、該ホストから情報の1以上のセクタを受信し、該メモリユニットはブロックを有し、各ブロックは仮想物理ブロックアドレス(PBA)によって識別され、かつ、サブブロックを含み、ブロックの対応するサブブロックは同一の仮想PBAによって識別され、ブロックは情報を記憶するための該メモリバンク内で空いている位置の識別に基づいて割り当て可能であり、各ブロックは複数の行を含み、各行は複数の行部分を含み、該メモリ行部分のそれぞれは該セクタの少なくとも1つのための記憶空間を提供し、該セクタのそれぞれは該ホストから受信されたセクタ情報を含み、該受信されたセクタは所定の順序のセクタ番号によって識別され、該メモリコントローラは該ホストから受信されたセクタ情報を特定のブロックの特定のサブブロックの第1のセクタ位置に書き込み、該メモリコントローラは該ホストから受信されたセクタ情報を該特定のブロックのサブブロックであって該特定のサブブロック以外のサブブロックの第1のセクタ位置に該セクタ番号の該所定の順序にかかわりなくさらに書き込む、不揮発性メモリユニットと
を備え、
書き込み動作を実行する速度は、2以上のセクタの情報を該不揮発性メモリユニットの1以上の行に同時に書き込むことによって増加される、メモリ記憶システム。 - 前記不揮発性メモリユニットは、1以上の不揮発性メモリデバイスを含み、ブロックの前記行は、1以上の不揮発性メモリデバイスにわたる、請求項14に記載のメモリ記憶システム。
- 前記行部分は、ユーザデータ部分とオーバーヘッド部分とを含む、請求項15に記載のメモリ記憶システム。
- ブロックの前記行は、第1の行部分と第2の行部分とを含む、請求項16に記載のメモリ記憶システム。
- 前記メモリコントロール回路は、コマンド、アドレスおよびデータ情報を通信するホストに結合されている、請求項17に記載のメモリ記憶システム。
- 前記メモリコントロール回路は、
前記セクタ単位に構成された情報を一時的に記憶するデータバッファと、
マイクロプロセッサと、
空間マネージャーコントローラと空間マネージャーメモリとを含み、論理ブロックアドレスを物理ブロックアドレスに翻訳するマップを維持する空間マネージャーと、
該セクタ単位に構成された情報についてエラー符号化およびエラー訂正動作を実行するエラー訂正符号論理ユニットと
を含む、請求項14に記載のメモリ記憶システム。 - 前記第1の行部分のそれぞれは、
第1のセクタの偶数データバイトを記憶するための第1の偶数セクタ領域と、
第2のセクタの偶数データバイトを記憶するための第1の奇数セクタ領域と
を含み、
前記第2の行部分のそれぞれは、
該第1のセクタの奇数データバイトを記憶するための第2の偶数セクタ領域と、
該第2のセクタの奇数データバイトを記憶するための第2の奇数セクタ領域と
を含み、
前記メモリバスは、
前記メモリコントロール回路と前記メモリユニットとの間で該セクタの該偶数データバイトを転送するように結合された第1のスプリットバスと、
該メモリコントロール回路と該メモリユニットとの間で該セクタの該奇数データバイトを転送するように結合された第2のスプリットバスと
を含む、請求項17に記載のメモリ記憶システム。 - 前記第2の行部分のそれぞれは、
前記第1のセクタに対応するエラー訂正情報を記憶するための第1のエラー訂正領域と、
前記第1のセクタに対応するエラー訂正情報を記憶するための第2のエラー訂正領域と、
前記対応するブロックのアドレスを識別する物理ブロックアドレスを記憶するためのブロックアドレス領域と、
該対応するブロックの状態を示す情報を記憶するためのフラグ領域と
をさらに含む、請求項20に記載のメモリ記憶システム。 - 前記第1の行部分のそれぞれは、
前記第1のセクタに対応するエラー訂正情報を記憶するための第1のエラー訂正領域と、
前記第2のセクタに対応するエラー訂正情報を記憶するための第2のエラー訂正領域と、
前記対応するブロックのアドレスを識別する物理ブロックアドレスを記憶するためのブロックアドレス領域と、
該対応するブロックの状態を示す情報を記憶するためのフラグ領域と
をさらに含む、請求項21に記載のメモリ記憶システム。 - 前記第1および第2の行部分のそれぞれは、512バイトの前記ユーザデータを記憶するための記憶空間と、前記オーバヘッド情報を記憶するための追加的な16バイトの記憶空間とを含み、
前記第1のスプリットバスおよび前記第2のスプリットバスのそれぞれは、8ビットラインを含む、請求項22に記載のメモリ記憶システム。 - 前記メモリコントロール回路は、
前記第1および第2のスプリットバスを介して前記メモリユニットの対応する行部分の前記第1および第2の偶数セクタ領域を同時にアクセスすることによって情報の第
1のセクタをアクセスする手段と、
該第1および第2のスプリットバスを介して該メモリユニットの対応する行部分の前記第1および第2の奇数セクタ領域を同時にアクセスすることによって情報の第2のセクタをアクセスする手段と
を含む、請求項19に記載のメモリ記憶システム。 - 前記メモリコントロール回路は、前記セクタ単位に構成された情報についてエラー符号化およびエラー訂正動作を実行するエラー訂正符号論理を含む、請求項24に記載のメモリ記憶システム。
- 前記フラグ領域は、
情報を記憶するために前記対応するブロックが現在使用されているかどうかを示す使用中/未使用ブロックフラグと、
該対応するブロックが欠陥であるかどうかを示す欠陥ブロックフラグと
を含む、請求項25に記載のメモリ記憶システム。 - 前記不揮発性メモリユニットは、1以上のフラッシュメモリチップを含む、請求項26に記載のメモリ記憶システム。
- 前記メモリバスは、
前記メモリコントロール回路と前記メモリユニットとの間で最下位データバイトを転送するように結合された第1のスプリットバスと、
該メモリコントロール回路と該メモリユニットとの間で最上位データバイトを転送するように結合された第2のスプリットバスと
を含む、請求項27に記載のメモリ記憶システム。 - メモリコントロール回路と、
セクタ単位に構成された情報を記憶する不揮発性メモリユニットであって、該不揮発性メモリユニットはメモリバスを介して該メモリコントロール回路に結合され、該メモリユニットはブロックを有し、各ブロックは仮想物理ブロックアドレス(PBA)によって識別され、かつ、サブブロックを含み、ブロックの対応するサブブロックは同一の仮想PBAによって識別され、ブロックは情報を記憶するための該メモリバンク内で空いている位置の識別に基づいて割り当て可能であり、各ブロックは複数の行を含み、各行は複数の行部分を含み、該メモリ行部分のそれぞれは該セクタの少なくとも1つのための記憶空間を提供し、該セクタのそれぞれは該ホストから受信されたセクタ情報を含み、該受信されたセクタは所定の順序のセクタ番号によって識別され、該メモリコントローラは該ホストから受信されたセクタ情報を特定のブロックの特定のサブブロックの第1のセクタ位置に書き込み、該メモリコントローラは該ホストから受信されたセクタ情報を該特定のブロックのサブブロックであって該特定のサブブロック以外のサブブロックの第1のセクタ位置に該セクタ番号の該所定の順序にかかわりなくさらに書き込む、不揮発性メモリユニットと
を備え、
書き込み動作を実行する速度は、2以上のセクタの情報を該不揮発性メモリユニットの1以上の行に同時に書き込むことによって増加される、メモリ記憶システム。 - 前記不揮発性メモリユニットは、1以上の不揮発性メモリデバイスを含み、ブロックの前記行は、1以上の不揮発性メモリデバイスにわたる、請求項29に記載のメモリ記憶システム。
- 前記行部分は、ユーザデータ部分とオーバーヘッド部分とを含む、請求項30に記載のメモリ記憶システム。
- ブロックの前記行は、第1の行部分と第2の行部分とを含む、請求項30に記載のメモリ記憶システム。
- 前記メモリコントロール回路は、コマンド、アドレスおよびデータ情報を通信するホストに結合されている、請求項32に記載のメモリ記憶システム。
- 前記メモリコントロール回路は、
前記セクタ単位に構成された情報を一時的に記憶するデータバッファと、
マイクロプロセッサと、
空間マネージャーコントローラと空間マネージャーメモリとを含み、論理ブロックアドレスを物理ブロックアドレスに翻訳するマップを維持する空間マネージャーと、
該セクタ単位に構成された情報についてエラー符号化およびエラー訂正動作を実行するエラー訂正符号論理ユニットと
を含む、請求項29に記載のメモリ記憶システム。
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