JP2004335072A - 不揮発性強誘電体メモリ及びその制御装置 - Google Patents
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Abstract
【解決手段】このため、本発明はブロックページアドレス領域及びカラムページアドレス領域を最下位ビットに配置し、ローアドレス領域を最上位ビットに配置し、ページアドレスバッファのアクセス時にセル動作が行われないようにすることにより、セルの信頼性を向上させて電力の消費を低減させることができるようにする。
【選択図】図3
Description
さらに、本発明に係る不揮発性強誘電体メモリは複数の単位ブロックを備え、複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、1つの単位ブロック内に備えられた複数のカラムページは1つの単位ブロックページを構成して同時に活性化されることを特徴とする。
20 ページアドレスラッチ部
21 ページアドレス制御部
30 ページディコーダ
40 ローアドレスラッチ部
41 ローアドレス制御部
42 ラッチ制御部
50 ローディコーダ
60 リセット信号遷移検出部
61 リセット信号感知部
62 入力制御部
63 駆動部
64 ラッチ部
65 パルス発生部
66 遅延部
70 アドレス遷移検出部
80 ライトイネーブル信号遷移検出部
90 合成部
100 チップ制御信号発生部
200 センスアンプバッファ部
210 PMOSラッチ増幅部
220 イコライジング部
230 NMOSラッチ増幅部
240 共通データバスプルアップ駆動部
250 共通データバススイッチング部
260 基準電圧制御部
270 ライト駆動スイッチング部
280 リード駆動スイッチング部
290 強誘電体キャパシタ部
300 カラム選択部
310、311 カラム選択スイッチ
350 共通データバス部
400 データバス部
500 データバスバッファ部
600 データ入/出力バッファ部
700 サブセルアレイ
710 メインビットラインロード制御部
Claims (28)
- ブロックページアドレス領域とカラムページアドレス領域に区分されたページアドレスを、チップイネーブル信号に応答しラッチしてディコーディングするページアドレスバッファ、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、及び
前記アドレス遷移検出信号に応答し、チップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。 - 前記ページアドレスバッファは、前記チップイネーブル信号に応答して前記ページアドレスをラッチし、ラッチされたページアドレスを出力するページアドレスラッチ部、
前記ラッチされたページアドレスをディコーディングするページディコーダを備えることを特徴とする請求項1に記載の不揮発性強誘電体メモリ制御装置。 - 前記ローアドレスは最上位ビット領域に配置され、前記ページアドレスのうちカラムページアドレスは最下位ビット領域に配置され、前記ページアドレスのうちブロックページアドレスは前記ローアドレス及び前記カラムページアドレスの間の領域に配置されることを特徴とする請求項1に記載の不揮発性強誘電体メモリ制御装置。
- ブロックページアドレス領域とカラムページアドレス領域に区分されたページアドレスを、チップイネーブル信号に応答しラッチしてディコーディングするページアドレスバッファ、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
前記チップイネーブル信号に応答し、リセット信号の遷移の可否を検出してリセット遷移検出信号を出力するリセット信号遷移検出部、
前記チップイネーブル信号に応答し、ライトイネーブル信号の遷移の可否を検出してライトイネーブル遷移検出信号を出力するライトイネーブル信号遷移検出部、
前記アドレス遷移検出信号、前記リセット遷移検出信号及び前記ライトイネーブル遷移検出信号に応答して遷移合成信号を出力する合成部、及び
前記遷移合成信号に応答し、チップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部を備えることを特徴とする不揮発性強誘電体メモリ制御装置。 - 前記ローアドレスは最上位ビット領域に配置され、前記ページアドレスのうちカラムページアドレスは最下位ビット領域に配置され、前記ページアドレスのうちブロックページアドレスは前記ローアドレス及び前記カラムページアドレスの間の領域に配置されることを特徴とする請求項4に記載の不揮発性強誘電体メモリ制御装置。
- 前記ページアドレスバッファは、前記チップイネーブル信号に応答してページアドレスをラッチし、ラッチされたページアドレスを出力するページアドレスラッチ部、
前記ラッチされたページアドレスをディコーディングするページディコーダを備えることを特徴とする請求項4に記載の不揮発性強誘電体メモリ制御装置。 - 前記ページアドレスラッチ部は、前記チップイネーブル信号の状態に従い前記ページアドレスをラッチして選択的に出力するページアドレス制御部、及び
前記ページアドレス制御部の出力を遅延して前記ラッチされたページアドレスを出力する第1の出力手段を備えることを特徴とする請求項6に記載の不揮発性強誘電体メモリ制御装置。 - 前記ローアドレスラッチ部は、前記チップイネーブル信号の状態に従い前記ローアドレスをラッチして選択的に出力するローアドレス制御部、
ラッチ制御信号の状態に従い前記ローアドレス制御部の出力をラッチして選択的に出力するラッチ制御部、及び
前記ラッチ制御部の出力を遅延して前記ラッチされたローアドレスを出力する第2の出力手段を備えることを特徴とする請求項4に記載の不揮発性強誘電体メモリ制御装置。 - 前記リセット信号遷移検出部は、メモリセルの動作初期に前記チップイネーブル信号がディスエーブルされた状態で前記リセット信号がローに遷移する前までハイ電圧レベルをラッチするリセット信号感知部、及び
前記ハイ電圧レベルに従い一定の遅延時間ほどのパルス幅を有する前記リセット遷移検出信号を発生するパルス発生部を備えることを特徴とする請求項4に記載の不揮発性強誘電体メモリ制御装置。 - 前記リセット信号感知部は、前記リセット信号及び前記チップイネーブル信号の遷移を感知する入力制御部、
前記入力制御部の出力に伴い駆動されて電源電圧又は接地電圧を選択的に出力する駆動部、及び
前記駆動部の出力を一定時間のあいだラッチするラッチ部を備えることを特徴とする請求項9に記載の不揮発性強誘電体メモリ制御装置。 - 前記パルス発生部は、前記リセット信号感知部の出力を一定時間のあいだ遅延する遅延部、及び
前記リセット信号感知部の出力と前記遅延部の出力の論理演算を行い、前記リセット遷移検出信号を発生する論理部を備えることを特徴とする請求項9に記載の不揮発性強誘電体メモリ制御装置。 - 複数の単位ブロックを備え、前記複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、1つの単位ブロック内に備えられた前記複数のカラムページは1つの単位ブロックページを構成して同時に活性化されることを特徴とする不揮発性強誘電体メモリ。
- 前記複数のカラムページのそれぞれは、センスアンプイネーブル信号により活性化の可否が制御され、複数のビットラインと一対一に対応して連結される複数のセンスアンプを備えるセンスアンプバッファ部、
前記複数のセンスアンプと一対一に対応して連結される複数のカラム選択スイッチを備えるカラム選択部、及び
前記複数のカラム選択スイッチと連結されてカラム選択信号の入/出力を制御するデータバス部を備えることを特徴とする請求項12に記載の不揮発性強誘電体メモリ。 - 前記複数のセンスアンプのそれぞれは、前記センスアンプイネーブル信号の活性化時にセンスアンプを駆動するための電源を供給する活性化調整スイッチ、
前記活性化調整スイッチの活性化時に前記センスアンプの両端ノードを増幅するラッチ増幅部、及び
イコライジング信号の活性化時に前記センスアンプの両端ノードを初期化させるイコライジング部を備えることを特徴とする請求項13に記載の不揮発性強誘電体メモリ。 - 前記複数のセンスアンプのそれぞれは、メインビットラインプルアップ信号の活性化時にメインビットラインをプルアップさせるプルアップ駆動部、
前記センスアンプの第1のノードと前記メインビットラインを選択的に連結するためのビットライン選択信号を制御するビットラインスイッチング部、
前記センスアンプの第2のノードに基準電圧を選択的に供給するための基準電圧選択信号を制御する基準電圧制御部、
前記センスアンプの両端ノードと前記データバス部を選択的に連結するためのカラム選択信号を制御するカラム選択スイッチ、
前記データバス部から印加されるライトデータを駆動して前記カラム選択スイッチに出力するライト駆動スイッチング部、
前記カラム選択スイッチから印加されるリードデータを駆動して前記メインビットラインに出力するリード駆動スイッチング部、及び
前記センスアンプの非活性化データを格納し、前記センスアンプの活性化時に以前のデータを復旧する強誘電体キャパシタ部を備えることを特徴とする請求項14に記載の不揮発性強誘電体メモリ。 - 前記複数のカラムページのデータアクセス時にローアドレス及びリセット信号の遷移検出が発生しない場合、センスアンプが活性化状態を維持して前記センスアンプに格納されたデータが直ちにアクセスされることを特徴とする請求項12に記載の不揮発性強誘電体メモリ。
- 前記1つの単位ブロックページは、前記複数のカラムページから出力されるデータをバッファリングする複数のデータバスバッファを備えるデータバスバッファ部、及び
前記データバスバッファ部の出力データ又は入力データをバッファリングするデータ入/出力バッファ部をさらに備えることを特徴とする請求項12に記載の不揮発性強誘電体メモリ。 - 複数のセルアレイを備える複数の単位ブロック、
前記複数の単位ブロックと互いに入/出力データを交換するための共通データバス部、
複数のカラムページを備える1つの単位ブロックページ、及び
前記1つの単位ブロックページと互いに入/出力データを交換するためのデータバス部を備え、
前記1つの単位ブロックページ内に備えられた前記複数のカラムページは同時に活性化されることを特徴とする不揮発性強誘電体メモリ。 - 前記複数の単位ブロックのそれぞれは前記複数のセルアレイ、1つのメインローディコーダ、複数のサブローディコーダ及び複数のチップ選択部を備えるが、前記複数のサブローディコーダは前記1つのメインローディコーダにより制御されることを特徴とする請求項18に記載の不揮発性強誘電体メモリ。
- 前記複数のカラムページのそれぞれは、センスアンプイネーブル信号により活性化の可否が制御され、複数の共通データバスと一対一に対応して連結される複数のセンスアンプを備えるセンスアンプバッファ部、及び
前記複数のセンスアンプと一対一に対応して連結され、前記データバス部にカラム選択信号を出力する複数のカラム選択スイッチを備えるカラム選択部を備えることを特徴とする請求項19に記載の不揮発性強誘電体メモリ。 - 前記複数のセンスアンプのそれぞれは、前記センスアンプイネーブル信号の活性化時にセンスアンプを駆動するための電源を供給する活性化調整スイッチ、
前記活性化調整スイッチの活性化時に前記センスアンプの両端ノードを増幅するラッチ増幅部、及び
イコライジング信号の活性化時に前記センスアンプの両端ノードを初期化させるイコライジング部を備えることを特徴とする請求項20に記載の不揮発性強誘電体メモリ。 - 前記複数のセンスアンプのそれぞれは、共通データバスプルアップ信号の活性化時に共通データバスをプルアップさせるプルアップ駆動部、
前記センスアンプの第1のノードと前記共通データバスを選択的に連結するための共通データバス選択信号を制御する共通データバススイッチング部、
前記センスアンプの第2のノードに基準電圧を選択的に供給するための基準電圧選択信号を制御する基準電圧制御部、
前記センスアンプの両端ノードと前記データバス部を選択的に連結するためのカラム選択信号を制御するカラム選択スイッチ、
前記データバス部から印加されるライトデータを駆動して前記カラム選択スイッチに出力するライト駆動スイッチング部、
前記カラム選択スイッチから印加されるリードデータを駆動して前記共通データバスに出力するリード駆動スイッチング部、及び
前記センスアンプの非活性化データを格納し、前記センスアンプの活性化時に以前のデータを復旧する強誘電体キャパシタ部を備えることを特徴とする請求項21に記載の不揮発性強誘電体メモリ。 - 前記複数のカラムページのデータアクセス時にローアドレス及びリセット信号の遷移検出が発生しない場合、センスアンプが活性化状態を維持して前記1つの上位ブロックページに格納されたデータが直ちにアクセスされることを特徴とする請求項18に記載の不揮発性強誘電体メモリ。
- 前記データバス部と連結されて前記複数のカラムページから出力されるデータをバッファリングする複数のデータバスバッファを備えるデータバスバッファ部、及び
前記データバスバッファ部の出力データ及び入力データをバッファリングするデータ入/出力バッファ部をさらに備えることを特徴とする請求項18に記載の不揮発性強誘電体メモリ。 - チップイネーブル信号に応答してページアドレスをラッチするページアドレスラッチ部、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
前記アドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部、及び
複数の単位ブロックを備え、前記複数の単位ブロックのそれぞれは複数のセルアレイ、複数のローディコーダ及び複数のカラムページを備えるが、1つの単位ブロック内に備えられた前記複数のカラムページは1つの単位ブロックページを構成して同時に活性化されることを特徴とする不揮発性強誘電体メモリ。 - 前記ページアドレスは、ブロックページアドレス領域とカラムページアドレス領域に区分されることを特徴とする請求項25に記載の不揮発性強誘電体メモリ。
- チップイネーブル信号に応答してページアドレスをラッチするページアドレスラッチ部、
前記チップイネーブル信号に応答してローアドレスをラッチし、ラッチされたローアドレスを出力するローアドレスラッチ部、
前記ラッチされたローアドレスの遷移の可否を検出してアドレス遷移検出信号を出力するアドレス遷移検出部、
前記アドレス遷移検出信号に応答してチップ動作を制御する制御信号を選択的に発生するチップ制御信号発生部、
複数のセルアレイを備える複数の単位ブロック、
前記複数の単位ブロックと互いに入/出力データを交換するための共通データバス部、
複数のカラムページを備える1つの単位ブロックページ、及び
前記1つの単位ブロックページと互いに入/出力データを交換するためのデータバス部を備え、
前記1つの単位ブロックページ内に備えられた前記複数のカラムページは同時に活性化されることを特徴とする不揮発性強誘電体メモリ。 - 前記ページアドレスは、ブロックページアドレス領域とカラムページアドレス領域に区分されることを特徴とする請求項27に記載の不揮発性強誘電体メモリ。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006236443A (ja) * | 2005-02-23 | 2006-09-07 | Seiko Epson Corp | 強誘電体メモリ装置 |
JP2010086634A (ja) * | 2008-10-02 | 2010-04-15 | Elpida Memory Inc | 半導体記憶装置及びこれを備えるデータ処理システム |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4421957B2 (ja) * | 2004-06-29 | 2010-02-24 | 日本電気株式会社 | 3次元半導体装置 |
KR100586558B1 (ko) * | 2005-04-07 | 2006-06-08 | 주식회사 하이닉스반도체 | 컬럼 경로회로 |
US20130260460A1 (en) | 2010-04-22 | 2013-10-03 | Isis Pharmaceuticals Inc | Conformationally restricted dinucleotide monomers and oligonucleotides |
WO2011133876A2 (en) | 2010-04-22 | 2011-10-27 | Alnylam Pharmaceuticals, Inc. | Oligonucleotides comprising acyclic and abasic nucleosides and analogs |
KR20120120759A (ko) * | 2011-04-25 | 2012-11-02 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그의 구동방법 |
US10586583B2 (en) | 2018-03-08 | 2020-03-10 | Cypress Semiconductor Corporation | Ferroelectric random access memory sensing scheme |
US10930326B2 (en) * | 2018-12-26 | 2021-02-23 | Micron Technology, Inc. | Sensing architecture |
CN113223571B (zh) * | 2021-06-03 | 2024-03-22 | 无锡舜铭存储科技有限公司 | 一种铁电存储器的读取方法及电路 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61145793A (ja) * | 1984-12-19 | 1986-07-03 | Toshiba Corp | ダイナミツク型メモリのペ−ジアクセス制御系 |
JPH05109280A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | 半導体記憶装置 |
JPH06325574A (ja) * | 1993-04-14 | 1994-11-25 | Samsung Electron Co Ltd | アドレス遷移検出回路を内蔵するメモリ装置 |
JPH10177797A (ja) * | 1996-12-17 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
JPH11154393A (ja) * | 1997-11-20 | 1999-06-08 | Toshiba Corp | 不揮発性半導体メモリ |
JP2002260387A (ja) * | 2001-03-01 | 2002-09-13 | Sharp Corp | 半導体記憶装置 |
US20030086312A1 (en) * | 2001-11-05 | 2003-05-08 | Hynix Semiconductor Inc. | Nonovolatile ferroelectric memory device and driving method thereof |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4195238A (en) * | 1975-06-04 | 1980-03-25 | Hitachi, Ltd. | Address buffer circuit in semiconductor memory |
US5530836A (en) * | 1994-08-12 | 1996-06-25 | International Business Machines Corporation | Method and apparatus for multiple memory bank selection |
DE19740695C2 (de) * | 1997-09-16 | 2002-11-21 | Infineon Technologies Ag | Datenspeicher mit Mehrebenenhierarchie |
US6067244A (en) | 1997-10-14 | 2000-05-23 | Yale University | Ferroelectric dynamic random access memory |
JPH11120797A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Microelectronics Corp | 強誘電体メモリ及びそのスクリーニング方法 |
US5880989A (en) * | 1997-11-14 | 1999-03-09 | Ramtron International Corporation | Sensing methodology for a 1T/1C ferroelectric memory |
JPH11162174A (ja) * | 1997-11-25 | 1999-06-18 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
US6272594B1 (en) | 1998-07-31 | 2001-08-07 | Hewlett-Packard Company | Method and apparatus for determining interleaving schemes in a computer system that supports multiple interleaving schemes |
JP3606543B2 (ja) | 1998-09-02 | 2005-01-05 | ローム株式会社 | 強誘電体を用いた順序回路およびこれを用いた半導体装置 |
US6363439B1 (en) | 1998-12-07 | 2002-03-26 | Compaq Computer Corporation | System and method for point-to-point serial communication between a system interface device and a bus interface device in a computer system |
JP3319437B2 (ja) | 1999-06-04 | 2002-09-03 | ソニー株式会社 | 強誘電体メモリおよびそのアクセス方法 |
JP3627647B2 (ja) * | 2000-10-27 | 2005-03-09 | セイコーエプソン株式会社 | 半導体メモリ装置内のワード線の活性化 |
KR100506448B1 (ko) | 2002-12-27 | 2005-08-08 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치 |
-
2003
- 2003-05-09 KR KR10-2003-0029375A patent/KR100527569B1/ko active IP Right Grant
- 2003-12-15 US US10/734,313 patent/US7057970B2/en not_active Expired - Lifetime
-
2004
- 2004-03-01 JP JP2004056589A patent/JP4750368B2/ja not_active Expired - Lifetime
-
2006
- 2006-04-13 US US11/403,010 patent/US7692947B2/en not_active Expired - Lifetime
-
2010
- 2010-04-05 US US12/754,280 patent/US8085574B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61145793A (ja) * | 1984-12-19 | 1986-07-03 | Toshiba Corp | ダイナミツク型メモリのペ−ジアクセス制御系 |
JPH05109280A (ja) * | 1991-10-18 | 1993-04-30 | Sharp Corp | 半導体記憶装置 |
JPH06325574A (ja) * | 1993-04-14 | 1994-11-25 | Samsung Electron Co Ltd | アドレス遷移検出回路を内蔵するメモリ装置 |
JPH10177797A (ja) * | 1996-12-17 | 1998-06-30 | Toshiba Corp | 半導体記憶装置 |
JPH11154393A (ja) * | 1997-11-20 | 1999-06-08 | Toshiba Corp | 不揮発性半導体メモリ |
JP2002260387A (ja) * | 2001-03-01 | 2002-09-13 | Sharp Corp | 半導体記憶装置 |
US20030086312A1 (en) * | 2001-11-05 | 2003-05-08 | Hynix Semiconductor Inc. | Nonovolatile ferroelectric memory device and driving method thereof |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006236443A (ja) * | 2005-02-23 | 2006-09-07 | Seiko Epson Corp | 強誘電体メモリ装置 |
JP2010086634A (ja) * | 2008-10-02 | 2010-04-15 | Elpida Memory Inc | 半導体記憶装置及びこれを備えるデータ処理システム |
Also Published As
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