JP2004319744A - 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 - Google Patents
強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 Download PDFInfo
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Abstract
【解決手段】板状部38aの主表面a上に、第1の凸部38bを形成して下地38とする。板状部の主表面及び第1の凸部の表面に沿ってイリジウム膜82を形成し、第2の凸部62bを形成する。第2の凸部の周囲のイリジウム膜上に、その表面が第2の凸部の頂面cと実質的に同一面位置となる厚みにシリコン酸化膜83を形成する。第2の凸部の頂面上からシリコン酸化膜上に亘って、強誘電体膜のタンタル酸ストロンチウムビスマス膜84を形成する。強誘電体膜上のうち、第2の凸部の頂面と対向する領域にイリジウム86を形成する。強誘電体膜に対してエッチングを行い、強誘電体膜のうち、第2の凸部の上側部分とシリコン酸化膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させる。
【選択図】 図5
Description
【発明の属する技術分野】
この発明は、強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法に関する。
【0002】
【従来の技術】
近年、強誘電体キャパシタを用いた強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)は、新たな不揮発性メモリとしてその要求が高まりつつある。
【0003】
強誘電体メモリは、トランジスタと、強誘電体膜を含む強誘電体キャパシタとを具えたセル構造を有し、電荷を蓄積記憶する強誘電体膜の自発分極による電界の反転ならびにその保持機能を利用したメモリである。
【0004】
強誘電体メモリでは、強誘電体膜の分極反転速度がナノ秒オーダーであること、また、分極反転に要する電圧を強誘電体膜の作製を最適化することによって2.0V程度に抑えることができる。
【0005】
このことから、強誘電体メモリは、EEPROM(ElectricallyErasable Programable Read−Only Memory)やフラッシュメモリ等の他の不揮発性メモリに比べて書き換え速度や動作電圧の点において著しく優れている。さらに、強誘電体メモリは、データの書き換え可能回数の点においても1012回以上と優れており、現在、強誘電体メモリはRAMとして実用化されている。
【0006】
現在、このような強誘電体メモリセルには、例えば、2つのトランジスタと2つの強誘電体キャパシタとで構成される2T2C(2Transistor&2Capacitor)型がある。2T2C型は、データの書き換え回数の増大によってキャパシタでの分極量が減少する、ファティーグ(Fatigue)耐性に優れており安定に動作する。一方、2T2C型よりも単純化された構成の1T1C型メモリセルもあるが、現状では、安定動作を確保するための課題も多い。
【0007】
強誘電体メモリの構造は、主に、プレーナ(Planar)型とスタック(stacked)型とに大別される。
【0008】
プレーナ型は、強誘電体キャパシタの上部電極が、当該上部電極に対応する選択トランジスタのソース電極と電気的に接続された構造を有している。
【0009】
一方、スタック型は、下部電極が、当該下部電極の下側に設けられたプラグを介して選択トランジスタのソース電極と電気的に接続された構造を有している。そのため、スタック型は、プレーナ型よりもセル面積を縮小できるため、より微細なデザインルールを適用することができる。
【0010】
そのため、近年、スタック型の強誘電体メモリセルの開発が大いに行われている。
【0011】
そのなかで、台座スタック型の強誘電体メモリが提案されている。
【0012】
台座スタック型は、先ず、下部電極膜を形成した後に、第1のエッチングを行って所定寸法の下部電極膜に加工する。その後、加工された下部電極膜上に強誘電体膜及び上部電極膜を順次形成した後、第2のエッチングを行って所定寸法の強誘電体膜及び上部電極膜に各々加工し、これにより強誘電体キャパシタを形成する(非特許文献1参照)。
【0013】
また、台座スタック型では、上部電極膜をプレート線として用いることができ、その結果、上部電極膜上にプレート線とのコンタクトが不要な構造である。
【0014】
【非特許文献1】
第18回強誘電体応用会議講演予稿集 p.205
【0015】
【発明が解決しようとする課題】
これまで、スタック型の強誘電体キャパシタを加工する場合には、板状の下部電極膜、強誘電体膜及び上部電極膜を順次成膜した後、これら膜に対してエッチングを一括して行っていた。
【0016】
そのため、微細なデザインルールを適用したスタック型強誘電体メモリを製造する場合には、以下に説明する種々の問題の発生によって、これまで実用化は困難とされていた。
【0017】
▲1▼ これまで、スタック型の場合、上部電極膜上に、上部電極膜と当該上部電極膜上方に形成されるプレート線とを電気的に接続するための、プレート線コンタクトを形成していた。ところが、強誘電体キャパシタの表面の寸法の縮小に伴って、当該表面に占めるコンタクト径が増大する。その結果、コンタクトを介して水素が上部電極膜に導入され、上部電極膜を劣化させる場合があった。
【0018】
▲2▼ エッチングによって加工された強誘電体膜の側壁に、ダメージ領域が形成される場合がある。このダメージ領域とは、エッチングの間に、強誘電体膜材料、上部電極及び下部電極材料が反応ガスと反応することによって形成される中間反応物等を含む変成領域である。また、ダメージ領域にはこのほかに、スパッタ法を用いて強誘電体キャパシタを絶縁膜中に埋設する際に、強誘電体膜の側壁で酸素解離が発生することによって形成されるものも含まれる。
【0019】
▲3▼ エッチングによって加工された強誘電体膜の側壁に、エッチング残渣が堆積して再付着することにより、上部電極膜及び下部電極膜間が短絡する場合がある。
【0020】
このような種々の問題により、強誘電体キャパシタの正常動作が妨げられ、よって、強誘電体キャパシタの信頼性が確保できない場合があった。
【0021】
しかし、上述した非特許文献1に記載の台座スタック型の強誘電体メモリによれば、以下の理由によって▲1▼〜▲3▼の問題を解消することができる。
【0022】
台座スタック型の強誘電体メモリでは、上部電極膜をプレート線として用いているため、プレート線コンタクトが不要であり、よって、▲1▼の問題が解消される。
【0023】
また、台座スタック型の強誘電体メモリによれば、強誘電体膜の側壁に形成されているダメージ領域が、強誘電体キャパシタが実効的に機能する有効領域内に存在しておらず、よって、▲2▼の問題が解消される。
【0024】
また、台座スタック型の強誘電体メモリによれば、あらかじめ下部電極膜を加工しておくので、エッチング残渣の発生量を抑制でき、よって、▲3▼の問題が解消される。
【0025】
ところが、通常、強誘電体膜を成膜するに当たり、強誘電体膜の結晶化を目的として、酸素雰囲気下での高温加熱処理を行わなくてはならない。
【0026】
しかし、上述した台座スタック型の場合には、下部電極膜を加工した後に強誘電体膜を成膜するため、下部電極膜の下側に形成されている絶縁層に、酸素が容易に拡散されてしまう。
【0027】
その結果、この絶縁層中に埋設されている、下部電極膜とソース電極との間を電気的に接続するプラグが酸化され、両者間の導通がとれなくなる場合がある。
【0028】
これまで、プラグの酸化を防止するために種々の方法が提案されてはいるが、いずれも有効な手段とは言い難い。また、強誘電体膜を成膜するに当たり、結晶化のための温度を、プラグ材料の酸化温度以下に設定して行う方法も提案されてはいるが、強誘電体膜の結晶化が不十分となり高信頼性な強誘電体膜が得れない。
【0029】
そこで、この発明の目的は、高い信頼性が確保された強誘電体キャパシタ、当該強誘電体キャパシタを具える半導体装置及びこれらの製造方法を提供することにある。
【0030】
【課題を解決するための手段】
そこで、この発明の強誘電体キャパシタの製造方法は、下記のような構成上の特徴を有する。
【0031】
すなわち、板状部の主表面上に、第1の凸部を形成して下地とする下地形成工程と、露出している板状部の主表面及び第1の凸部の表面に沿って下部電極膜を形成し、頂面を有する第2の凸部を形成する下部電極膜形成工程と、当該第2の凸部の周囲の下部電極膜上に、その表面が第2の凸部の頂面と実質的に同一面位置となる厚みで、常誘電体膜を形成する常誘電体膜形成工程と、第2の凸部の頂面上から常誘電体膜上に亘って、強誘電体膜を形成する強誘電体膜形成工程と、強誘電体膜上のうち、第2の凸部の頂面と対向する領域に上部電極膜を形成する上部電極膜形成工程と、強誘電体膜に対してエッチングを行って、強誘電体膜のうち、第2の凸部の上側部分と、常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程とを含んでいる。
【0032】
この構成によれば、強誘電体キャパシタのうち実効的に機能する有効領域にある強誘電体キャパシタは、下部電極膜のうち第2の凸部の頂面部分と、上部電極膜のうち当該凸部の頂面部分と強誘電体膜を挟んで対向、すなわち正対する部分(この領域を、対向領域もしくは正対領域とも称する。)と、第2の凸部の頂面部分と上部電極膜の対向領域との間に挟まれる強誘電体膜とで構成される。
【0033】
その結果、強誘電体膜の側壁は、上述した強誘電体キャパシタの有効領域外に存在しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる。
【0034】
また、強誘電体キャパシタのエッチング加工面には、下部電極膜と上部電極膜との間に、強誘電体膜に加えて常誘電体膜が設けられた構造である。そのため、エッチング残渣が、下部電極膜と上部電極膜との間を短絡させる高さに堆積するのを回避することができる。
【0035】
また、この発明では、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる。
【0036】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【0037】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、従って、この発明は図示例に限定されるものではない。また、平面図には、図示の構成成分のレイアウト関係を明らかにするために、上に重なった部材や構造により視界から隠れた輪郭線を実線や破線で示しているが、場合によっては、隠れた輪郭線の表示を省略した平面図もある。また、図を分かり易くするために、断面を示すハッチングは、一部分を除き省略してある。尚、以下の説明は、単なる好適例に過ぎず、また、例示した数値的条件は何らこれに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【0038】
<第1の実施の形態>
図1は、この実施の形態における強誘電体キャパシタ60を具える半導体装置10の主要部を示す概略断面図であるとともに、図2に示す、この半導体装置10の概略平面図のうち、強誘電体メモリセル(以下、単にメモリセルと称する場合もある。)50を、実線部分I−I’線に沿って切断して得られる切り口、すなわち断面を図2中の矢印方向から見た図である。
【0039】
先ず、図1に示す半導体装置10の説明に先立ち、図2を参照してこの実施の形態の半導体装置10について説明する。
【0040】
図2に示すように、この実施の形態の半導体装置10が有する強誘電体メモリセル50は、MOS(Metal Oxide Semiconductor)型電界効果トランジスタ(以下、単にトランジスタと称する場合もある。)20と、強誘電体キャパシタ60とを具えている。
【0041】
トランジスタ20は、第1主電極としてのソース電極(或いは、ソース領域とも称する。)24と、第2主電極としてのドレイン電極(或いは、ドレイン領域とも称する。)26とを具えている。ソース電極24及びドレイン電極26は、アクティブ領域30内に、ワード線である制御電極としてのゲート電極22を挟むような位置に、一対の不純物拡散領域として形成されている。また、ソース電極24は、キャパシタコンタクトであるプラグ34を介して強誘電体キャパシタ60を構成する下部電極膜62と電気的に接続されている。ドレイン電極26は、ビット線コンタクト(コンタクト)32を介してビット線55と電気的に接続されている。
【0042】
強誘電体キャパシタ60は、下部電極膜62上に、強誘電体膜64及び上部電極膜66が順次に積層された構成であり(詳細は後述する。)、上部電極膜66上には、プレート線57が形成されている。また、一例として、強誘電体キャパシタ60の、上方から基板面側を見た平面形状は、四角形とする。尚、ここでは、ビット線55が、ゲート電極(すなわち、ワード線)22及びプレート線57の各々に、直交して配設されている。
【0043】
続いて、この実施の形態の半導体装置10について、図1を参照して詳細に説明する。
【0044】
図1に示すように、この発明に係る強誘電体キャパシタ60は、下地38上に設けられている。この下地38は、主表面aを有する板状部38aと、主表面a上の第1の凸部38bとを具えている。強誘電体キャパシタ60は、第1の凸部38bを、当該第1の凸部38bを上方から見て覆うように設けられている。
【0045】
下地38は、主として、トランジスタ20が形成されている半導体基板であるシリコン基板12と、トランジスタ20とその一端が電気的に接続されるコンタクト等を具える第1の絶縁膜21(13、16及び18)とを含んでいる。以下に、その詳細につき説明する。
【0046】
トランジスタ20は、ゲート電極22、ソース電極24及びドレイン電極26を具えている。ゲート電極22は、シリコン基板12上に、ゲート絶縁膜(図示を省略してある。)を介して形成されている。ソース電極24及びドレイン電極26は、シリコン基板12の表面領域中の、ゲート電極22を挟む位置に形成されている。また、絶縁分離膜19は、隣り合うトランジスタ同士を絶縁分離している。尚、トランジスタ20は、nチャネル型又はpチャネル型のいずれかを任意好適に選択することができる。ここでのトランジスタ20の構造は従来公知であるので、その詳細な説明は省略する。
【0047】
ソース電極24及びドレイン電極26上には、タングステン(W)やポリシリコン(Poly−Si)からなる導電層15が形成されている。シリコン基板12上には、導電層15と実質同一高さとなるようにシリコン酸化(SiO2)膜13が形成されており、その表面は平坦である。ソース電極24側の導電層15上には、後述する下部電極膜62と電気的に接続される、キャパシタコンタクトであるプラグ34が形成されている。一方、ドレイン電極26側の導電層15上には、後述するビット線55と電気的に接続されるビット線コンタクト32が形成されている。また、シリコン酸化膜13上には、酸化防止膜であるシリコン窒化(SiN)膜18が形成されている。
【0048】
この実施の形態では、シリコン窒化膜18上に、シリコン酸化膜16が形成されている。このシリコン酸化膜16は、キャパシタコンタクトであるプラグ34の基板とは反対側の端面(或いは、頂面とも称する。)を露出させるとともに、ビット線コンタクト32の基板側の一部を埋め込んでいる。
【0049】
より詳細には、シリコン酸化膜16の表面の一部が、プラグ34の端面と実質的に同一面位置となる厚みで、突出して形成されており、第1の凸部38bを画成している。
【0050】
すなわち、主として、シリコン基板12、シリコン酸化膜13、シリコン窒化膜18、シリコン酸化膜16、及びプラグ34によって、板状部38aの主表面a上に、第1の凸部38bが設けられた下地38を構成している。
【0051】
また、強誘電体キャパシタ60は、主として、当該第1の凸部38b上に設けられており、下部電極膜62、常誘電体膜63、強誘電体膜64、及び上部電極膜66を具えている。
【0052】
この実施の形態の下部電極膜62は、板状部38aの主表面a及び第1の凸部38bの表面に沿って形成されている。そのため、下部電極膜62には、第1の凸部38bに対応して屈曲された第2の凸部62bが設けられている。この第2の凸部62bは、イリジウム(Ir)で形成されている。常誘電体膜63は、第2の凸部62bの周囲を埋め込むように、かつその表面が第2の凸部62bの頂面cと実質的に同一面位置となるように設けられている。この常誘電体膜63は、シリコン酸化膜又はシリコン窒化(SiNx)膜で形成されている。強誘電体膜64は、第2の凸部62bの頂面c上から、常誘電体膜63上に亘って形成されており、タンタル酸ストロンチウムビスマス(SrBi2Ta2O9)で形成されている。上部電極膜66は、強誘電体膜64上に、第2の凸部62bの頂面cと対向する領域から非対向な領域、すなわち正対する領域(正対領域)から当該正対領域から横方向にずれた領域(非正対領域)、に亘って設けられて、イリジウムで形成されている。尚、不図示ではあるが、金属材料の相互拡散を防止するために、プラグ34と下部電極膜62との間に、窒化チタン(TiN)膜や窒化アルミニウム(AlN)からなるバリアメタルや、イリジウムからなる酸化防止膜が、必要に応じて設けられていている。
【0053】
さらに、この構成例では、下部電極膜62、常誘電体膜63、強誘電体膜64及び上部電極膜66のそれぞれの側端面(e、f、g及びh)で構成される強誘電体キャパシタ60の側壁面Jは、実質的に非凹凸面となっている。
【0054】
また、この下部電極膜62の第2の凸部62bの頂面寸法は、強誘電体キャパシタ60が実効的に機能する領域、すなわち有効領域の寸法に相当している。また、常誘電体膜63は、上部電極膜66と下部電極膜62との間のスペーサとしてはもとより、常誘電体キャパシタンス(容量)を与える役割を果たす。これらについての詳細な説明は後述する。
【0055】
また、強誘電体キャパシタ60が設けられた下地38上には、強誘電体膜64と実質的に同一高さ、又は上部電極膜66の端面hの少なくとも一部を露出させる高さに、シリコン酸化膜42が形成されている。
【0056】
上部電極膜66上には、イリジウムからなるプレート線57が形成されている。また、シリコン酸化膜42及びプレート線57を覆い、かつビット線コンタクト32の端面と実質的に同一面位置となるように、シリコン酸化膜44が形成されている。ビット線コンタクト32上には、タングステンからなるビット線55が形成されている。
【0057】
続いて、図3から図8を参照して、この半導体装置10の製造方法につき説明する。
【0058】
先ず、トランジスタ形成工程として、任意好適な方法を用いて、シリコン基板12に、隣合うトランジスタ同士を絶縁分離するための絶縁分離膜19を形成する。そして、この絶縁分離膜19で囲まれたシリコン基板12の領域に、トランジスタ20を任意好適な方法を用いて形成する。このトランジスタ20の形成において、ゲート電極22の形成位置を挟む位置にある、シリコン基板12の表面領域に対して、一対の不純物拡散層であるソース電極24及びドレイン電極26を形成する。然る後、シリコン基板12上の、ソース電極24とドレイン電極26との間の位置に、ゲート電極22を形成する。
【0059】
続いて、配線形成工程を行う。先ず、露出しているシリコン基板12を覆うように、絶縁膜13を堆積させる。この絶縁膜13を、例えば、シリコン酸化膜として、これを化学的気相成長(CVD:chemical Vapor Deposition)法により膜厚1200nmで形成する。その後、シリコン酸化膜13に対して、フォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極24及びドレイン電極26に達するコンタクトホール52をそれぞれ開口する。その後、各コンタクトホール52内に、CVD法によってタングステンを埋め込んだ後、タングステンに対して、シリコン酸化膜13の表面と実質的に同一面位置となるまで化学機械的研磨(CMP:Chemical Mechanical Polishing)を行い、導電層15をそれぞれ形成する。
【0060】
続いて、シリコン酸化膜13及び導電層15上に、プラズマ(Plasma)CVD法により、酸化防止膜となるシリコン窒化膜18を膜厚100nmで形成する。その後、シリコン窒化膜18上に、オゾン(O3)−TEOS(tetraethylorthosilicate)を用いたプラズマCVD法によって、シリコン酸化膜(O3−TEOS酸化膜とも称する。)を形成した後、CMP法によって表面が平坦なシリコン酸化膜16を、300nmの膜厚で形成する。こうして、シリコン基板12上に、主として、シリコン酸化膜(13、16)及びシリコン窒化膜18が積層されてなる、第1絶縁膜21を得る(図3(A))。
【0061】
続いて、第1絶縁膜のうちのシリコン酸化膜16及びシリコン窒化膜18に対して、フォトリソグラフィ工程及びエッチング工程を順次行って、ソース電極24上の導電層15に達するコンタクトホール54を開口する。その後、コンタクトホール54内に埋め込むようにように、シリコン窒化膜をプラズマCVD法により膜厚100nmで形成した後、エッチバックを行ってコンタクトホール54の側壁に酸化防止膜となるシリコン窒化膜(不図示)を形成する。その後、コンタクトホール54内に、CVD法によってタングステンを埋め込む。その後、タングステンに対してシリコン酸化膜16の表面と実質的に同一面位置となるまでCMPを行って、キャパシタコンタクトであるプラグ34を形成するとともに、配線構造を得る(図3(B))。
【0062】
次に、下地形成工程として、シリコン酸化膜16に対してフォトリソグラフィ工程及びエッチング工程を順次行って、露出しているプラグ34を取り囲むシリコン酸化膜部分を残存させる。こうして、第1の凸部38bがパターニング形成されて、プラグ34の、基板側とは反対側の端面(或いは頂面とも称する。)が頂面bの一部として構成される。
【0063】
その結果、板状部38aの主表面a上に、第1の凸部38bによる段差が設けられた下地38を形成することができる(図3(C))。
【0064】
このとき、第1の凸部38bの基板面と平行な面内での、外形寸法(X方向及びY方向)を、強誘電体キャパシタの動作仕様等に基づいて、実際に、強誘電体キャパシタとして機能させたい有効領域の寸法に設定するのが好適である。また、第1の凸部38bのZ方向(X−Y面に直交する方向)の高さは、後工程で形成する強誘電体膜の膜厚と同程度とするのが好適である。しかし、この高さは、第1の凸部38bの加工精度やデザインルール等の設計基準によって、任意に設定することができる。
【0065】
次に、下部電極膜形成工程を行う。この構成例では、先ず、露出している板状部38aの主表面a及び第1の凸部38bの表面の凹凸に沿うように、窒化チタンによるバリアメタルとイリジウムによる酸化防止膜(ともに不図示)とを順次に形成する。窒化チタン膜は、板状部38aの主表面a及び第1の凸部38bの表面上に、スパッタ法でチタン(Ti)を膜厚15nmで形成した後、750℃で30秒間の急速加熱アニール(RTA:Rapid Thermal Anneal)を窒素(N2)雰囲気中で行って形成する。また、イリジウム膜は、窒化チタン膜上に、直流スパッタ法を用いて膜厚50nmで形成する。
【0066】
これら膜を形成した後、板状部38a及び第1の凸部38bの表面の凹凸に沿って、下部電極膜であるイリジウム膜82を、直流スパッタ法により膜厚250nmで形成する。こうして、凹凸面を有する下地38上に、第1の凸部38bの表面形状に対応して屈曲された、第2の凸部62bを有する下部電極膜をイリジウム膜82で形成することができる(図4(A))。このとき、第2の凸部62bの頂面cの寸法(X方向及びY方向)は、強誘電体キャパシタの有効領域の寸法に相当している(説明後述)。
【0067】
続いて、常誘電体膜形成工程を行う。先ず、下部電極膜62上に、常誘電体膜である高密度プラズマ(HDP:High Density Plasma)CVD法によって、シリコン酸化膜81を膜厚300nmで形成する(図4(B))。その後、シリコン酸化膜81に対し、第2の凸部62bの頂面cが露出するまでCMP及びエッチバックを行って、シリコン酸化膜83を形成する(図4(C))。尚、ここでのエッチバックを、第2の凸部62bの頂面cが露出するまで行う理由は、後工程を経て形成される強誘電体キャパシタ60の有効領域内に常誘電体容量が発生して強誘電体キャパシタの安定動作を妨げるのを回避するためである。そのため、第2の凸部62bの頂面cが多少オーバーエッチングされても良い。
【0068】
次に、強誘電体膜形成工程として、第2の凸部62bの頂面c上からシリコン酸化膜83上に亘って、スピンコート法を用いてタンタル酸ストロンチウムビスマス前駆体溶液を塗布する。この塗布液を150℃〜260℃の範囲内の温度で乾燥させた後、塗布液に対して700℃で1分間のRTAを酸素雰囲気中で行う。こうして、タンタル酸ストロンチウムビスマス膜を形成する。その後、この構成例では、塗布工程及びRTA工程を同様にして2回繰り返し行った後に、700℃で1時間のRTAを酸素雰囲気中で行い、最終的に膜厚が120nmのタンタル酸ストロンチウムビスマス膜84を形成する(図5(A))。
【0069】
次に、上部電極膜形成工程として、タンタル酸ストロンチウムビスマス膜84上に、スパッタ法によって上部電極膜86であるイリジウム膜を100nmの膜厚に形成する(図5(B))。このイリジウム膜86は、第2の凸部62bの頂面cと対向する領域(すなわち、正対領域)から非対向な領域(すなわち、非正対領域)に亘って、設けられている。
【0070】
次に、エッチング工程として、タンタル酸ストロンチウムビスマス膜84に対し、第2の凸部62bの上側部分を残存させるとともに、シリコン酸化膜83と接触しかつ当該上側部分を所定幅で取り囲む部分を残存させるようにエッチングを行う。
【0071】
具体的には、フォトリソグラフィ工程及びエッチング工程により、上部電極膜86、強誘電体膜84、常誘電体膜83及び下部電極膜82の4つの膜に対してエッチングを一括して行い、ビット毎に個別に分離された強誘電体キャパシタ60を形成する(図5(C))。尚、ここでのエッチングは、1ステップで行うことが好ましいが、エッチング条件の制約等によっては複数ステップであっても良い。
【0072】
次に、第2の絶縁膜形成工程を行う。先ず、下地38及び強誘電体キャパシタ60を覆うように、シリコン酸化膜45を高密度プラズマCVD法により、膜厚800nmで形成する(図6(A))。その後、シリコン酸化膜45に対し、上部電極膜66が露出するまでCMP及びエッチバックを行って、第2の絶縁膜であるシリコン酸化膜42を形成する(図6(B))。
【0073】
次に、プレート線形成工程として、先ず、露出している上部電極膜66を覆うように、スパッタ法によりイリジウム膜を膜厚100nmで形成する(不図示)。その後、イリジウム膜に対して、フォトリソグラフィ工程及びエッチング工程を行って、上部電極膜66上に、当該上部電極膜66と電気的に接続されるプレート線57をライン状に形成する(図6(C))。プレート線形成後に、上部電極膜66に対するダメージ回復のために、窒素雰囲気下において650℃で30分のアニールを行う。プレート線57は、上部電極膜66との密着性や電気抵抗等の電気的特性を考慮して、上部電極膜66と同じ材料で形成するのが好適である。
【0074】
次に、第3の絶縁膜形成工程として、シリコン酸化膜42及びプレート線57を覆うように、TEOSを用いたプラズマCVD法によりシリコン酸化膜を膜厚600nmで形成した後(不図示)、プレート線57上が所定膜厚となるまでCMPを行い、第3の絶縁膜であるシリコン酸化膜44を形成する(図7(A))。
【0075】
次に、コンタクト形成工程を行う。先ず、シリコン酸化膜(第3の絶縁膜)44及びシリコン酸化膜(第2の絶縁膜)42及びシリコン酸化膜(第1の絶縁膜)21に対してフォトリソグラフィ工程及びエッチング工程を順次行って、ドレイン電極26上の導電層15に達するコンタクトホール56を開口する。その後、コンタクトホール56の側壁に、エッチバックを行によってチタン膜及び窒化チタン膜を順次形成する(不図示)。その後、コンタクトホール56内に、CVD法によってタングステンを埋め込んだ後、タングステンに対して、シリコン酸化膜44の表面と実質的に同一面位置となるまでCMPを行う。こうして、ドレイン電極26とのコンタクトである、ビット線コンタクト32を形成する(図7(B))。
【0076】
次に、ビット線形成工程として、先ず、ビット線コンタクト32を覆うように、スパッタ法によって、タングステン膜を膜厚100nmで形成する(不図示)。その後、タングステン膜に対して、フォトリソグラフィ工程及びエッチング工程を行って、ビット線コンタクト32上に、ビット線55をライン状に形成する(図1参照)。
【0077】
この実施の形態では、上述した製造方法によって得られた強誘電体キャパシタ60の有効領域には、下部電極膜62の第2の凸部62bと、上部電極膜66のうち、当該第2の凸部62bと強誘電体膜64を挟んで対向すなわち正対する領域部分66a(対向領域或いは正対領域とも称する。)と、第2の凸部62bと上部電極膜の正対領域との間に挟まれた、強誘電体膜の領域部分64a(有効強誘電体膜とも称する。)とを具える強誘電体キャパシタが形成されている。
【0078】
この点につき、図8(A)及び(B)を参照してさらに説明する。図8(A)は、強誘電体キャパシタ60の主要部の概略断面図である。図8(B)は、図8(A)に示す強誘電体キャパシタ60をP−P’線に沿って切断して得られた断面を上方から見た図である。
【0079】
図8(A)及び(B)に示すように、先ず、強誘電体キャパシタ60は、領域A(後述する有効領域)におけるキャパシタと、領域B(後述する非有効領域)におけるキャパシタとに分けられる。
【0080】
領域Aにおけるキャパシタは、下部電極膜62のうち第2の凸部62bの頂面c部分と、上部電極膜66のうち頂面cと対向する正対領域66aと、これら膜に挟まれた有効強誘電体膜64aとを具えている。
【0081】
一方、領域Bにおけるキャパシタは、下部電極膜62のうち頂面領域621を取り囲む包囲領域622と、上部電極膜66のうち頂面cとは非対向(非正対)な部分66bと、これら膜に挟まれた、常誘電体膜63及び強誘電体膜64bとを具えている。
【0082】
いま、強誘電体キャパシタ60の両端、すなわち下部電極膜62及び上部電極膜66に電圧Vを印加する。このとき、領域Aにおける強誘電体内部の電界をEfとすると、領域Bにおける強誘電体内部の電界Ef’は、式(1)で与えられる。
【0083】
Ef’=Ef(1+εf/ε1)(d/t))−1・・・(1)
但し、εfは強誘電体膜64の誘電率、また、ε1は常誘電体膜63の誘電率である。また、tは強誘電体膜の膜厚であり、dはスペーサである常誘電体膜63の膜厚、すなわち下部電極膜62によって形成された段差である。
【0084】
ここで、例えば、d≒tとし、また、強誘電体膜64をタンタル酸ストロンチウムビスマス(εf≒200)、及び常誘電体膜63をシリコン酸化膜(ε1≒4)とした場合(すなわち、1≪(εf/ε1)である。)、式(1)を式(2)で近似することができる。
【0085】
Ef’≒Ef(εf/εf)・・・(2)
その結果、領域Bの強誘電体内部にはほとんど電界がかからないため、領域Bを非有効領域とみなすことができる。
【0086】
よって、強誘電体キャパシタ60が実効的に機能する有効領域は、主として領域Aで構成される強誘電体キャパシタであることが判る。
【0087】
上述したように、この実施の形態では、強誘電体膜の側壁に形成されるダメージ領域は、強誘電体キャパシタの非有効領域である領域Bに存在している。そのため、このダメージ領域によって、強誘電体キャパシタの強誘電体特性が劣化するのを抑制することができる(問題▲2▼解消)。
【0088】
また、強誘電体キャパシタが有するエッチング加工面には、下部電極膜と上部電極膜との間に、強誘電体膜に加えて常誘電体膜が設けられている。そのため、エッチング残渣が、下部電極膜と上部電極膜との間を短絡させる高さに堆積するのを回避することができる(問題▲3▼解消)。
【0089】
また、ここでの強誘電体キャパシタは、台座スタック型の強誘電体キャパシタと実質的同様に、プレート線コンタクトが不要な構造である(問題▲1▼解消)。
【0090】
さらに、この実施の形態では、強誘電体キャパシタを、下部電極膜、常誘電体膜、強誘電体膜及び上部電極膜に対して一括エッチングを行って形成する。
【0091】
すなわち、酸素雰囲気下において強誘電体膜を成膜する際に、耐酸化性の高い下部電極膜を、シリコン酸化膜上に充分な領域として残存させておくことができる。そのため、強誘電体膜の成膜時に、下部電極膜下の絶縁膜中に酸素が拡散されるのを抑制でき、よって、絶縁膜中に埋設されているプラグの酸化を回避することができる。
【0092】
従って、従来よりも高信頼性な強誘電体キャパシタを得ることができるので、よって、高信頼性な半導体装置を実現することができる。
【0093】
<第2の実施の形態>
図9及び図10を参照して、この発明の第2の実施の形態につき説明する。
【0094】
この実施の形態では、プレート線コンタクトが設けられている点が、第1の実施の形態との主な相違点である。
【0095】
図9は、この実施の形態における強誘電体キャパシタ60を具える半導体装置100の主要部を示す概略断面図であるとともに、図10に示す、この半導体装置100の概略平面図のうち、強誘電体メモリセル50を、実線部分K−K’線に沿って切断して得られる切り口を図中矢印方向から見た図である。
【0096】
先ず、図9に示す半導体装置100の説明に先立ち、図10を参照してこの実施の形態の半導体装置100について説明する。尚、第1の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する(以下の各実施の形態についても同様)。
【0097】
図10に示すように、この実施の形態の半導体装置100が有するメモリセル50は、第1の実施の形態と同様に、トランジスタ20と強誘電体キャパシタ60とを具えている。
【0098】
しかし、この実施の形態では、上部電極膜66は、プレート線コンタクト(第1のコンタクト)71を介して、プレート線74aと電気的に接続されている。また、ドレイン電極26は、コンタクト(第2のコンタクト)78、ビット線コンタクト(第3のコンタクト)72を介してビット線55と電気的に接続されている。
【0099】
続いて、この実施の形態の半導体装置100について、図9を参照して詳細に説明する。
【0100】
図9に示すように、この発明に係る強誘電体キャパシタ60は、第1の実施の形態と同様に、板状部38aの主表面a上に第1の凸部38bが設けられた下地38上の、主として第1の凸部38b上に設けられている。
【0101】
この実施の形態では、上部電極66上には、後述するプレート線74aと電気的に接続される、プレート線コンタクト71が形成されている。また、ドレイン電極26側の導電層15上には、後述する配線層74bと電気的に接続されるコンタクト78が形成されている。
【0102】
また、強誘電体キャパシタ60が設けられている下地38上には、シリコン酸化膜44が、プレート線コンタクト71及びコンタクト78の端面と実質的に同一面位置となる厚みで形成されている。プレート線コンタクト71及びコンタクト78上には、アルミ合金からなるプレート線74a及び配線層74bがそれぞれ形成されている。シリコン酸化膜44上には、プレート線74a及び配線層74bを覆い、かつビット線コンタクト72の端面と実質的に同一面位置となる厚みで、シリコン酸化膜49が形成されている。また、配線層74b上には、ビット線55と電気的に接続されるビット線コンタクト72が形成されている。また、ビット線コンタクト72上には、タングステンによるビット線55が形成されている。
【0103】
続いて、図11及び図12を参照して、この半導体装置100の製造方法につき説明する。
【0104】
先ず、第1の実施の形態で説明した方法と同様の方法で、トランジスタ形成工程からエッチング工程までを行う(図5(C)参照)。
【0105】
その後、この実施の形態では、第2の絶縁膜形成工程を以下の手順で行う。先ず、下地38及び強誘電体キャパシタ60を覆うように、TEOSを用いたプラズマCVD法によりシリコン酸化膜43を膜厚1000nmで形成する(図11(A))。その後、当該シリコン酸化膜43に対して、上部電極膜66上が所定膜厚となるまでCMPを行って、第2の絶縁膜であるシリコン酸化膜44を形成する(図11(B))。
【0106】
次に、第1のコンタクト形成工程として、先ず、シリコン酸化膜44に対して、フォトリソグラフィ工程及びエッチング工程を順次行って、上部電極膜66に達するコンタクトホール73を開口する。その後、コンタクトホール73内に、CVD法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜44の表面と実質的に同一面位置となるまでCMPを行い、第1のコンタクトであるプレート線コンタクト71を形成する(図11(C))。
【0107】
次に、第2のコンタクト形成工程を行う。先ず、第2の絶縁膜であるシリコン酸化膜44と、第1の絶縁膜21のうちのシリコン酸化膜16及びシリコン窒化膜18とに対して、フォトリソグラフィ工程及びエッチング工程を順次行い、ドレイン電極26上の導電層15に達するコンタクトホール79を開口する。その後、コンタクトホール79の側壁に、エッチバックを行によってチタン膜及び窒化チタン膜を順次形成する。その後、コンタクトホール79内にCVD法によってタングステンを埋め込んだ後、タングステンに対してシリコン酸化膜44の表面と実質的に同一面位置となるまでCMPを行う。こうして、ドレイン電極26と電気的に接続される第2のコンタクト78を形成する(図12(A))。尚、この構成例では、第1及び第2のコンタクト(71、78)の形成工程をそれぞれ別個に行っているが、これらコンタクトを同一材料かつ同一方法で形成可能な場合、同時に行っても良い。
【0108】
次に、プレート線形成工程を行う。先ず、シリコン酸化膜44上に、スパッタ法によって、露出している第1及び第2コンタクト(71、78)を覆うようにアルミ合金膜を形成する(不図示)。このアルミ合金膜を、例えば、シリコン酸化膜44側から、Ti膜/TiN膜/Al膜/TiN膜/Ti膜を順次積層させて形成する。その後、このアルミ合金膜に対して、フォトリソグラフィ工程及びエッチング工程を行って、プレート線コンタクト71上に、アルミ合金膜からなるプレート線74aをライン状に形成する。またこのとき、このアルミ合金膜に対して、配線層形成工程として、配線層74b形成のためのフォトリソグラフィ工程及びエッチング工程を同時に行って、コンタクト78上にアルミ合金膜からなる配線層74bを形成する(図12(B))。
【0109】
次に、第3の絶縁膜形成工程として、シリコン酸化膜44上に、プレート線74a及び配線層74bを覆うように、TEOSを用いたプラズマCVD法によりシリコン酸化膜を膜厚200nmで形成した後CMPを行って、第3の絶縁膜であるシリコン酸化膜49を形成する(図12(C))。
【0110】
次に、第3のコンタクト形成工程を行う。先ず、シリコン酸化膜49に対してフォトリソグラフィ工程及びエッチング工程を順次行って、配線層74bに達するコンタクトホール76を開口する。その後、コンタクトホール76内に、CVD法によってタングステンを埋め込む。そして、タングステンに対して、シリコン酸化膜49の表面と実質的に同一面位置となるまでCMPを行い、第3のコンタクトであるビット線コンタクト72を形成する。
【0111】
次に、ビット線形成工程として、先ず、ビット線コンタクト72を覆うように、スパッタ法によって、タングステン膜を膜厚100nmで形成する(不図示)。その後、タングステン膜に対して、フォトリソグラフィ工程及びエッチング工程を行い、ビット線コンタクト72上に、ドレイン電極26と電気的に接続されるビット線55をライン状に形成する(図9参照)。
【0112】
上述した説明から明らかように、この実施の形態では、第1の実施の形態と同様に、問題▲2▼及び▲3▼を解消することができる。
【0113】
さらに、この実施の形態では、問題▲1▼に対する懸念はあるものの、第1の実施の形態と同様に、強誘電体膜を形成する際に、下部電極膜62とソース電極24とを電気的に接続するためのプラグ34が酸化されるのを抑制できるメリットは大きい。
【0114】
以上、この発明の実施の形態における条件等は、上述の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせることで、この発明を適用させることができる。
【0115】
例えば、下部電極膜材料、常誘電体膜材料、強誘電体膜材料及び上部電極膜材料は上述した材料のみに限定されず、目的や設計に応じて任意好適な材料を選択することができる。例えば、上部電極及び下部電極膜(66、62)の材料としては、イリジウムのほかに、白金(Pt)或いはルテニウム(Ru)の耐酸化性金属や、酸化イリジウム(IrO2)や酸化ルテニウム(RuO2)等の導電性金属酸化物を任意好適に用いることができる。また、強誘電体膜64の材料としては、タンタル酸ストロンチウムビスマスのほかに、チタン酸ジルコン酸鉛(PbZrTiO3)、ランタン(La)をドープしたチタン酸ジルコン酸鉛、ニオブ(Nb)をドープしたタンタル酸ストロンチウムビスマス、チタン酸ビスマスランタン(RuBiTiO3)等を任意好適に用いることができる。
【0116】
【発明の効果】
上述した説明から明らかなように、この発明によれば、強誘電体キャパシタが有する強誘電体膜の側壁は、強誘電体キャパシタが実効的に機能する有効領域外に存在しているため、強誘電体膜の側壁に形成されているダメージ領域によって、強誘電体特性が劣化するのを抑制することができる。
【0117】
また、強誘電体キャパシタのエッチング加工面には、下部電極膜と上部電極膜との間に、強誘電体膜に加えて常誘電体膜が設けられた構造である。そのため、エッチング残渣が、下部電極膜と上部電極膜との間を短絡させる高さに堆積するのを回避することができる。
【0118】
さらに、この発明によれば、酸素雰囲気下において強誘電体膜を形成する際に、半導体基板上の広い領域に、耐酸化性の高い下部電極膜を残存させておくことができる。その結果、強誘電体膜の形成時に、下部電極膜の下側のプラグが酸化されるのを抑制することができる。
【0119】
従って、高信頼性な強誘電体キャパシタが得られ、よって、高信頼性な半導体装置を実現することができる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の半導体装置の主要部の概略断面図である。
【図2】この発明の第1の実施の形態の半導体装置の概略平面図である。
【図3】(A)から(C)は、この発明の第1の実施の形態の半導体装置の製造工程図(その1)である。
【図4】(A)から(C)は、この発明の第1の実施の形態の半導体装置の製造工程図(その2)である。
【図5】(A)から(C)は、この発明の第1の実施の形態の半導体装置の製造工程図(その3)である。
【図6】(A)から(C)は、この発明の第1の実施の形態の半導体装置の製造工程図(その4)である。
【図7】(A)及び(B)は、この発明の第1の実施の形態の半導体装置の製造工程図(その5)である。
【図8】(A)及び(B)は、この発明の第1の実施の形態の強誘電体キャパシタの説明に供する図である。
【図9】この発明の第2の実施の形態の半導体装置の主要部の概略断面図である。
【図10】この発明の第2の実施の形態の半導体装置の概略平面図である。
【図11】(A)から(C)は、この発明の第2の実施の形態の半導体装置の製造工程図(その1)である。
【図12】(A)から(C)は、この発明の第2の実施の形態の半導体装置の製造工程図(その2)である。
【図13】この発明の第2の実施の形態の半導体装置の製造工程図(その3)である。
【符号の説明】
10、100:半導体装置
12:シリコン基板(半導体基板)
13、16:シリコン酸化膜
15:導電層
18:シリコン窒化膜
19:絶縁分離膜
20:MOS型電界効果トランジスタ
21:第1の絶縁膜
22:ゲート電極(制御電極)
24:ソース電極(第1主電極)
26:ドレイン電極(第2主電極)
30:アクティブ領域
32:ビット線コンタクト
34:キャパシタコンタクト(プラグ)
38:下地
38a:板状部
38b:第1の凸部
42、43、44、45:シリコン酸化膜(第2の絶縁膜)
49:シリコン酸化膜(第3の絶縁膜)
50:強誘電体メモリセル
52、54、56、73、76、79:コンタクトホール
55:ビット線
57、74a:プレート線
60:強誘電体キャパシタ
62、82:イリジウム膜(下部電極膜)
62b:第2の凸部
63、81、83:シリコン酸化膜(常誘電体膜)
64、84:タンタル酸ストロンチウムビスマス膜(強誘電体膜)
64a:有効強誘電体膜
64b:強誘電体膜のうち常誘電体膜63と対向する部分
66、86:イリジウム膜(上部電極膜)
66a:上部電極膜のうち第2凸部62bと対向する部分
66b:上部電極膜のうち常誘電体膜63と対向する部分
71:プレート線コンタクト(第1のコンタクト)
72:ビット線コンタクト(第3のコンタクト)
74b:配線層
78:コンタクト(第2のコンタクト)
621:頂面領域
622:包囲領域
Claims (15)
- 板状部の主表面上に、第1の凸部を形成して下地とする下地形成工程と、
露出している前記板状部の主表面及び前記第1の凸部の表面に沿って下部電極膜を形成し、頂面を有する第2の凸部を形成する下部電極膜形成工程と、
前記第2の凸部の周囲の下部電極膜上に、その表面が前記第2の凸部の頂面と実質的に同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、前記第2の凸部の頂面上から前記常誘電体膜上に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
該強誘電体膜上のうち、前記第2の凸部の頂面と対向する領域に、上部電極膜を形成する上部電極膜形成工程と、
前記強誘電体膜に対してエッチングを行って、前記強誘電体膜のうち、前記第2の凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と
を含むことを特徴とする強誘電体キャパシタの製造方法。 - 請求項1に記載の強誘電体キャパシタの製造方法において、前記エッチング工程では、前記上部電極膜、前記強誘電体膜、前記常誘電体膜及び前記下部電極膜を一括してエッチング除去することを特徴とする強誘電体キャパシタの製造方法。
- 半導体基板上に制御電極を設けるとともに、前記半導体基板の、前記制御電極を挟む位置に第1主電極及び第2主電極を設けて、トランジスタを形成するトランジスタ形成工程と、
前記半導体基板及び前記トランジスタを覆いかつその表面が平坦な第1の絶縁膜と、該第1の絶縁膜を貫通するとともに、前記第1主電極または前記第2主電極のいずれか一方と電気的に接続されたプラグとを形成する配線形成工程と、
前記第1の絶縁膜に対してエッチングを行って、前記第1の絶縁膜のうち前記プラグを取り囲む部分を残存させて第1の凸部を形成し、板状部の主表面上に該第1の凸部を設けてなる下地とする下地形成工程と、
露出している前記板状部の主表面及び前記第1の凸部の表面に沿って下部電極膜を形成し、頂面を有する第2の凸部を形成する下部電極膜形成工程と、
前記下部電極膜上に、その表面が前記第2の凸部の頂面と実質的に同一面位置となる厚みで常誘電体膜を形成する常誘電体膜形成工程と、
前記第2の凸部の頂面上から前記常誘電体膜上に亘って、強誘電体膜を形成する強誘電体膜形成工程と、
該強誘電体膜上のうち、前記第2の凸部の頂面と対向する領域に、上部電極膜を形成する上部電極膜形成工程と、
前記強誘電体膜に対してエッチングを行って、前記強誘電体膜のうち、前記第2の凸部の上側部分と、前記常誘電体膜と接触しかつ該上側部分を所定幅で取り囲む部分とを残存させるエッチング工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、前記エッチング工程の後であって、露出している前記下地上に、前記上部電極膜が露出する厚みでかつその表面が平坦な、第2の絶縁膜を形成する第2の絶縁膜形成工程と、
前記露出している上部電極膜上に、該上部電極膜と電気的に接続されるプレート線を形成するプレート線形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項4に記載の半導体装置の製造方法において、前記第2の絶縁膜及び前記プレート線を覆い、かつその表面が平坦な、第3の絶縁膜を形成する第3の絶縁膜形成工程と、
前記第3の絶縁膜及び前記第2の絶縁膜を貫通して前記第1の絶縁膜に達するとともに、前記第1主電極または前記第2主電極のうちの他方と電気的に接続される、コンタクトを形成するコンタクト形成工程と、
前記コンタクト上に、該コンタクトと電気的に接続されるビット線を形成するビット線形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項4または5に記載の半導体装置の製造方法において、前記プレート線形成工程では、前記上部電極膜と同じ材料を用いて前記プレート線を形成することを特徴とする半導体装置の製造方法。
- 請求項3に記載の半導体装置の製造方法において、前記エッチング工程の後であって、前記上部電極膜上に所定膜厚を有し、かつその表面が平坦な第2の絶縁膜を形成する第2の絶縁膜形成工程と、
前記上部電極膜上に、その頂面が前記第2の絶縁膜の表面と実質的に同一面位置にある、第1のコンタクトを形成する第1のコンタクト形成工程と、
前記第1のコンタクト上に、該第1のコンタクトと電気的に接続されるプレート線を形成するプレート線形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 請求項7に記載の半導体装置の製造方法において、前記第2の絶縁膜を貫通して前記第1の絶縁膜に達するとともに、前記第1主電極及び前記第2主電極のうちの他方と電気的に接続される、第2のコンタクトを形成する第2のコンタクト形成工程と、
前記第2のコンタクト上に、該第2のコンタクトと電気的に接続される配線層を形成する配線層形成工程と、
前記配線層及び前記プレート線を覆い、かつその表面が平坦な第3の絶縁膜を形成する第3の絶縁膜形成工程と、
前記配線層上に、その頂面が前記第3の絶縁膜の表面と実質的に同一面位置にある、第3のコンタクトを形成する第3コンタクト形成工程と、
前記第3コンタクト上に、該第3コンタクトと電気的に接続されるビット線を形成するビット線形成工程と
を含むことを特徴とする半導体装置の製造方法。 - 主表面を有する板状部、及び該主表面上に設けられた、第1の凸部を有する下地と、
前記下地の主表面及び前記第1の凸部の表面に沿って設けられており、頂面を有する第2の凸部を有する下部電極膜と、
前記下部電極膜上に、その表面が前記第2の凸部の頂面と実質的に同一面となるように設けられている常誘電体膜と、
前記第2の凸部の頂面上から前記常誘電体膜上に亘って設けられている強誘電体膜と、
該強誘電体膜上のうち、前記第2の凸部の頂面と対向する領域に設けられている上部電極膜と
を具えることを特徴とする強誘電体キャパシタ。 - 請求項9に記載の強誘電体キャパシタにおいて、前記下部電極膜、前記常誘電体膜、前記強誘電体膜及び前記上部電極のそれぞれの端面で構成される、前記強誘電体キャパシタの側壁面は、実質的に非凹凸面であることを特徴とする強誘電体キャパシタ。
- 主表面を有する板状部、及び該主表面上に設けられた、第1の凸部を有する下地と、
前記下地の主表面及び前記第1の凸部の表面に沿って設けられており、頂面を有する第2の凸部を有する下部電極膜と、
前記下部電極膜上に、その表面が前記第2の凸部の頂面と実質的に同一面となるように設けられている常誘電体膜と、
前記第2の凸部の頂面上から前記常誘電体膜上に亘って設けられている強誘電体膜と、
該強誘電体膜上のうち、前記第2の凸部の頂面と対向する領域に設けられている上部電極膜と
を具えており、
前記下地は、半導体基板上に設けられた制御電極と、前記半導体基板の、該制御電極を挟む位置に形成された第1主電極及び第2主電極とを有するトランジスタ、
及び前記第1主電極または前記第2主電極のいずれか一方と前記下部電極膜とを電気的に接続するプラグ
を具えていることを特徴とする半導体装置。 - 請求項11に記載の半導体装置において、前記下地上に、前記上部電極膜が露出する厚みで設けられ、かつその表面が平坦である、第2の絶縁膜と、
前記上部電極膜上に設けられたプレート線と
を具えることを特徴とする半導体装置。 - 請求項12に記載の半導体装置において、第2の絶縁膜及び該プレート線を覆い、かつその表面が平坦である第3の絶縁膜と、
前記第3の絶縁膜及び前記第2の絶縁膜を貫通して前記第1の絶縁膜に達するとともに、前記第1主電極または前記第2主電極のうちの他方と電気的に接続されているコンタクトと、
該コンタクト上に、該コンタクトと電気的に接続されているビット線と
を具えることを特徴とする半導体装置。 - 請求項13に記載の半導体装置において、前記下地上に、前記上部電極膜上に所定膜厚を有し、かつその表面が平坦である、第2の絶縁膜と、
前記上部電極膜上に形成されており、その頂面が前記第2の絶縁膜の表面と実質的に同一面位置にある、第1のコンタクトと、
前記第1のコンタクト上に、該第1のコンタクトと電気的に接続されているプレート線と
を具えることを特徴とする半導体装置。 - 請求項14に記載の半導体装置において、前記第2の絶縁膜を貫通して前記第1の絶縁膜に達するとともに、前記第1主電極または前記第2主電極のうちの他方と電気的に接続されている第2のコンタクトと
前記第2のコンタクト上に、該第2のコンタクトと電気的に接続されている配線層と、
前記配線層及び前記プレート線を覆い、かつその表面が平坦な第3の絶縁膜と、
前記配線層上に形成されており、その頂面が前記第3の絶縁膜の表面と実質的に同一面位置にある、第3のコンタクトと、
該第3のコンタクト上に、該第3のコンタクトと電気的に接続されているビット線と
を具えることを特徴とする半導体装置。
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