JP2004311785A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004311785A JP2004311785A JP2003104488A JP2003104488A JP2004311785A JP 2004311785 A JP2004311785 A JP 2004311785A JP 2003104488 A JP2003104488 A JP 2003104488A JP 2003104488 A JP2003104488 A JP 2003104488A JP 2004311785 A JP2004311785 A JP 2004311785A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor device
- thickness
- semiconductor
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供すること。
【解決手段】半導体装置1は、配線層2aを設けた配線基板2と、第1半導体素子3と、第2半導体素子4とで主に構成される。配線基板2の所定位置には第2半導体素子4が配置される積層厚さ調整部となる開口部2bが形成されている。配線基板2の厚み寸法はAμm、第1半導体素子3の厚み寸法はBμm、第2半導体素子4の厚み寸法は例えば配線基板2の厚み寸法より薄いCμm、突起電極5の直径寸法はDμmに設定されている。半導体装置1では、厚み寸法がCμmの第2半導体素子4が配線基板2に形成された開口部2b内に配置される。このため、この第2半導体素子4の厚み寸法が、半導体装置1の積層位置における厚み寸法(X)に反映されない。つまり、X=(A+B+D)μmになる。
【選択図】図1
【解決手段】半導体装置1は、配線層2aを設けた配線基板2と、第1半導体素子3と、第2半導体素子4とで主に構成される。配線基板2の所定位置には第2半導体素子4が配置される積層厚さ調整部となる開口部2bが形成されている。配線基板2の厚み寸法はAμm、第1半導体素子3の厚み寸法はBμm、第2半導体素子4の厚み寸法は例えば配線基板2の厚み寸法より薄いCμm、突起電極5の直径寸法はDμmに設定されている。半導体装置1では、厚み寸法がCμmの第2半導体素子4が配線基板2に形成された開口部2b内に配置される。このため、この第2半導体素子4の厚み寸法が、半導体装置1の積層位置における厚み寸法(X)に反映されない。つまり、X=(A+B+D)μmになる。
【選択図】図1
Description
【0001】
【発明の属する技術分野】
本発明は、複数の半導体素子を配線基板に対して積層位置関係で実装した半導体装置に関する。
【0002】
【従来の技術】
近年、電子機器に使用される配線基板は、機器本体の小型化に伴い、半導体素子、各種電子部品の高密度実装化及び小型化が図られている。
【0003】
例えば、特許 第2841825号公報の混成集積回路には半導体素子の実装密度を高めるために、複数個の半導体素子が配線基板に搭載されてなる混成集積回路において、少なくとも1個の半導体素子がワイヤボンディング技術で配線基板の片面に搭載され、前記配線基板反対側の面に他の少なくとも1個の半導体素子がフリップチップ技術により搭載されている構造が示されている。
【0004】
【特許文献1】特許 第2841825号公報 (頁2、図1及び図2)
【0005】
【発明が解決しようとする課題】
しかしながら、前記特許 第2841825号公報の混成集積回路では、単位面積当たりの実装密度は向上するが、より高密度な積層を実現しようとした場合、配線基板自体の厚みや半導体素子の厚みが高密度化の障害になってしまう。
【0006】
本発明は上記事情に鑑みてなされたものであり、配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供することを目的にしている。
【0007】
【課題を解決するための手段】
第1の発明による半導体装置は、配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置であって、
積層位置関係で配置される半導体素子の1つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けている。
この構成によれば、積層厚さ調整部を設けて、配線基板上に複数の半導体素子を積層配置させることにより、この積層配置状態で構成された半導体装置の厚さ寸法が、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値より小さくなる。
【0008】
第2の発明による半導体装置は前記第1の発明による半導体装置において、前記積層厚さ調整部は、前記配線基板の所定位置に設けた開口部である。
この構成によれば、一半導体素子を前記配線基板の開口部を塞ぐようにこの配線基板の一面側に配置し、他半導体素子を前記開口部内に配置して、複数の半導体素子を配線基板に対して積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さい。
【0009】
第3の発明による半導体装置は前記第1の発明による半導体装置において、前記積層厚さ調整部は、一半導体素子に形成した所定深さ寸法の凹部である。
この構成によれば、一半導体素子の凹部内に他の半導体素子を配置した状態で、これら複数の半導体素子を配線基板に積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さい。
【0010】
第4の発明による半導体装置は、配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置であって、
積層位置関係で配置される半導体素子の1つに積層厚さ調整部となる凹部を形成している。
この構成によれば、一半導体素子の凹部内に他の半導体素子を配置した状態で、これら複数の半導体素子を配線層を設けた半導体素子上に積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくなる。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(第1実施形態)
図1ないし図3は本発明の第1実施形態に係り、図1は積層厚さ調整部として配線基板に開口部を形成した半導体装置を説明する図、図2は配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図、図3は半導体装置の他の構成例を説明する図である。
【0012】
なお、図3(a)は貫通スルーホールによる電気的接続部とフリップチップ接続とを組み合わせた半導体装置を示す図、図3(b)はフリップチップ接続とワイヤボンディングによる接続とを組み合わせた半導体装置を示す図、図3(c)は配線領域を設けてのフリップチップ接続とワイヤボンディング接続とを組み合わせた半導体装置を示す図、図3(d)は配線領域を設けてのフリップチップ接続による半導体装置を示す図、図3(e)はワイヤボンディングによる接続とフリップチップ接続とを組み合わせた半導体装置を示す図、図3(f)はワイヤボンディングによる接続を行った半導体装置を示す図、図3(g)は光学部材を配置した半導体装置を示す図、図3(h)は3つの半導体素子を備え、ワイヤボンディングによる接続とフリップチップ接続とを組み合わせた半導体装置を示す図である。
【0013】
図1に示すように本実施形態の半導体装置1は、例えば面部に図示しない配線パターンによる配線層2aを片面又は両面に設けた配線基板2と、この配線基板2の配線層2aに対して電気的に接続される第1半導体素子3と、この第1半導体素子3に対して電気的に接続される第2半導体素子4とで主に構成されている。前記配線基板2の所定位置には前記第2半導体素子4が配置される積層厚さ調整部となる所定形状の開口部2bが形成されている。
【0014】
前記配線基板2に設けられている配線層2aと前記第1半導体素子3との電気的接続及び前記第1半導体素子3と第2半導体素子4との電気的接続は、例えば、金、半田で形成した突起電極5を介したフリップチップ接続によって行われている。そして、前記フリップチップ接続部の固着を接着剤9で行っている。
【0015】
なお、前記配線基板2の厚み寸法はAμm、前記第1半導体素子3の厚み寸法はBμm、前記第2半導体素子4の厚み寸法は例えば前記配線基板2の厚み寸法より薄いCμm、前記突起電極5の直径寸法はDμmに設定されている。
【0016】
上述のように構成した半導体装置1の厚み寸法(X)について説明する。
図2に示すように積層厚さ調整部となる開口部を設けていない厚み寸法がAμmの配線基板2Aの両面側に積層位置関係で前記第1半導体素子3及び前記第2半導体素子4を配置して半導体装置20を構成した場合、積層位置における厚み寸法(Y)はそれぞれの部材の厚み寸法を合算した値になる。なお、符号6はワイヤボンディングのための金属細線で形成されたワイヤである。
つまり、Y=(A+B+C+D)μmになる。
【0017】
これに対して、本実施形態の前記図1に示した半導体装置1では、厚み寸法がCμmに設定されている第2半導体素子4が配線基板2に形成されている開口部2b内に配置される。このため、この第2半導体素子4の厚み寸法が、半導体装置1の積層位置における厚み寸法(X)に反映されない。
【0018】
つまり、X=(A+B+D)μmになる。
【0019】
したがって、本実施形態の半導体装置1の積層位置における厚み寸法(X)は、前記半導体装置20の積層位置の厚み寸法(Y)に比べて薄く形成される。
【0020】
このように、配線基板に積層厚さ調整部として開口部を設け、その開口部内に積層位置関係で配置される半導体素子の1つを配置させたことにより、積層配置して構成された半導体装置の厚さ寸法を、複数の半導体素子と配線基板とを合算した値よりも小さくすることができる。このことによって、配線基板の構造を複雑にすることなく、積層構造の半導体装置を小型、薄型にして高密度実装を図れる。
【0021】
なお、本実施形態においては、配線基板2と第1半導体素子3との電気的接続及び第1半導体素子3と第2半導体素子4との電気的接続を、突起電極5を介したフリップチップ接続としているが、電気的な接続はフリップチップ接続に限定されるものではなく、以下に示す電気的な接続を行って半導体装置を構成するようにしてもよい。このことによって、積層構造の半導体装置を小型、薄型にして高密度実装を図れる。
【0022】
図3(a)に示す半導体装置1Aでは、第1半導体素子3に、素子表面から素子裏面に至る貫通スルーホール3aを設け、突起電極5を介して前記貫通スルーホール3aと前記配線層2aとを電気的に接続する一方、第1半導体素子3と第2半導体素子4とを突起電極5を介したフリップチップ接続によって電気的に接続している。そして、フリップチップ接続部の固着を接着剤9で行っている。
【0023】
図3(b)に示す半導体装置1Bでは、第1半導体素子3に貫通スルーホール3aを設け、突起電極5を介して前記貫通スルーホール3aと前記配線層2aとを電気的に接続する一方、第2半導体素子4と配線基板2との電気的接続を金属細線であるワイヤ6を介したワイヤボンディングで行っている。
【0024】
なお、本図に示す半導体装置1Bでは突起電極5を介して貫通スルーホール3aと配線層2aとを接続する際、超音波、熱圧着、半田などを用いて電気的、機械的な接続を行っている。また、第1半導体素子3と第2半導体素子4とを背中合わせの関係にして、絶縁性、又は導電性の接着剤9でダイボンドしている。そして、第2半導体素子4のダイボンド及び第1半導体素子3と配線基板2との接着剤9による固着を同時に行い、その後、第2半導体素子4をワイヤーボンディングによって配線基板2に電気的に接続している。
【0025】
図3(c)に示す半導体装置1Cでは、第1半導体素子3に素子表面から素子側面を通過して素子裏面に至る配線領域3bを設けている。そして、突起電極5を介して前記配線領域3bと前記配線層2aとをフリップチップ接続する一方、第2半導体素子4と配線基板2とを前記ワイヤ6を介したワイヤボンディングによって電気的な接続を行っている。
【0026】
なお、図3(d)の半導体装置1Dに示すように前記配線領域3bを第2半導体素子4の配置位置まで延長させて、前記配線領域3bと前記配線層2aとの電気的接続及び前記第1半導体素子3と第2半導体素子4との電気的接続を、共に突起電極5を介したフリップチップ接続で行うようにしてもよい。
【0027】
図3(e)に示す半導体装置1Eでは、第1半導体素子3を配線基板2の配線層2aにワイヤ6を介したワイヤボンディングによって電気的に接続する一方、第2半導体素子4と第1半導体素子3との電気的接続をフリップチップ接続で行っている。
【0028】
図3(f)に示す半導体装置1Fでは、第1半導体素子3と配線基板2の配線層2aとの電気的接続及び第2半導体素子4と配線基板2の配線層2aとの電気的接続をワイヤ6を介したワイヤボンディングによって行っている。
【0029】
なお、本図の半導体装置1Fでは、配線基板2に対して第1半導体素子3を絶縁性、又は導電性の接着剤9でダイボンドした後、第2半導体素子4を開口部2bに落とし込み、前記第1半導体素子3の裏面に第2半導体素子4を絶縁性、又は導電性の接着剤9でダイボンドする。そして、第1半導体素子3及び第2半導体素子4をそれぞれワイヤ6を介したワイヤボンディングによって電気的に接続している。
【0030】
図3(g)に示す半導体装置1Gでは、第1半導体素子3上、又は前記配線基板2の少なくとも一方に、光学部材7を配置している。このとき、前記第1半導体素子3を具体的に撮像素子にした場合、光学部材7はガラスリッド、レンズ、フィルター、プリズムなどの光学部品となる。そして、本実施形態においては、第2半導体素子4と配線基板2の配線層2aとの電気的接続をワイヤ6を介したワイヤボンディングで行っているため、このワイヤ6が光学部材7に接触することを防止するため、配線基板2に接触防止用の所定高さ寸法の段部2cが設けている。
【0031】
図3(h)に示す半導体装置1Hでは、第1半導体素子3上に第3半導体素子8を配置し、段部2cを有する配線基板2に光学部材7を配置している。そして、第1半導体素子3と配線基板2の配線層2aとの電気的接続をフリップチップ接続で行い、第3半導体素子8と配線基板2の配線層2aとの電気的接続をワイヤ6を介したワイヤボンディングで行っている。
【0032】
なお、本図の半導体装置1Hでは半導体素子を3つ使用した3チップ構成であり、この3チップを配線基板表面からのスタック構造にしている。そして、前記配線基板2に第1半導体素子3をフリップチップ接続によって電気的に接続した後、この第1半導体素子3の裏面に第2半導体素子4を接着剤9でダイボンドする。このとき、第1半導体素子3のフリップチップ接続部の固着を前記接着剤9が兼用する。そして、前記第2半導体素子4と配線基板2とをワイヤ6を介したワイヤボンディングによって電気的に接続し、更に、第1半導体素子3の上面に第3半導体素子8をダイボンドによって積層配置した後、この第3半導体素子8を配線基板2にワイヤ6を介したワイヤボンディングによって電気的に接続する。
また、配線基板裏面からのスタック構造にして、3チップ構成をとるようにしてもよい。
【0033】
(第2実施形態)◎
図4ないし図7は本発明の第2実施形態にかかり、図4は積層厚さ調整部として半導体素子に凹部を設けた半導体装置を説明する図、図5は配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図、図6は他の構成の半導体装置を説明する図、図7は別の構成の半導体装置を説明する図である。
なお、図4(a)は配線基板に積層厚さ調整部である開口部を設けた半導体装置を示す図、図4(b)は積層厚さ調整部の形成されていない配線基板に複数の半導体素子を積層位置関係で配置した半導体装置を示す図である。
図4(a)に示すように本実施形態の半導体装置10は、例えば表面に図示しない配線パターンによる配線層2a及び開口部2bを設けた厚み寸法がAμmの配線基板2と、この配線基板2の配線層2aにワイヤ6を介したワイヤボンディングによって電気的に接続される厚み寸法がEμmの第1半導体素子11と、前記配線基板2の配線層2aにワイヤ6を介してのワイヤボンディングによって電気的に接続される厚み寸法がFμmの第2半導体素子12とで主に構成されている。
【0034】
前記第1半導体素子11の所定位置には前記第2半導体素子12が接着剤9によってダイボンドされる積層厚さ調整部となる深さ寸法を所定寸法bμmに設定した凹部11aが例えばエッチングによって形成されている。
【0035】
上述のように構成した半導体装置10の厚み寸法について説明する。
まず、図5に示すように積層厚さ調整部となる開口部及び凹部を設けていない厚み寸法がAμmの配線基板2Aの両面側に積層位置関係で前記第1半導体素子11及び前記第2半導体素子12を配置して半導体装置20Aを構成した場合、積層位置における厚み寸法(YA)はそれぞれの部材の厚み寸法を合算した値になる。
【0036】
つまり、YA=(A+E+F)μmになる。
【0037】
これに対して、本実施形態の半導体装置10では、前記図4(a)で示したように、厚み寸法がFμmの第2半導体素子12が第1半導体素子11に形成されている深さ寸法がbμmの凹部11aの底面に固着されるとともに、この状態で開口部2b内に配置されている。
【0038】
したがって、前記第1半導体素子11の凹部11aに固着された状態の第2半導体素子12が開口部2bから突出することなく配置される。このことによって、第2半導体素子12の厚み寸法が半導体装置10の積層位置関係の厚み寸法(以下、XAと表す)に反映されない。
つまり、XA=(A+E)μmになる。
このことによって、本実施形態の半導体装置10の積層位置における厚み寸法(XA)は、半導体装置20Aの積層位置における厚み寸法(YA)に比べて薄く形成される。
【0039】
このように、積層位置関係で構成される半導体素子の1つに積層厚さ調整部として所定深さ寸法の凹部を設け、その凹部の底面に他方の半導体素子を固着配置させることによって、積層配置状態で構成される半導体装置の厚さ寸法を、複数の半導体素子と配線基板とを合算した値よりも小さくすることができる。
【0040】
なお、図4(b)に示すように配線基板2に開口部2bを設けない構成の場合であっても、第1半導体素子11に所定深さ寸法の凹部11aを形成して、この凹部11a内に第2半導体素子12を配置して半導体装置10Aを構成することによって、この半導体装置10Aの積層位置における厚み寸法(XB)に、前記第2半導体素子12の厚み寸法Fが反映されないので、この半導体装置10Aの積層位置における厚み寸法(XB)を、複数の半導体素子と配線基板等を合算した値よりも小さくすることができる。
【0041】
また、配線基板に複数の半導体素子を搭載して半導体装置を構成する代わりに、図6に示すように第3半導体素子13の少なくとも一面側に、例えばポリイミド樹脂等を用いた絶縁樹脂層からなる再配線層14を設けておく。そして、前記第2半導体素子12と第3半導体素子13とを突起電極5を介して電気的、機械的に接続するとともに、この第2半導体素子12を第1半導体素子11の凹部11a内に配置させた状態にして、この第1半導体素子11を前記第3半導体素子13に突起電極5を介して電気的、機械的に接続して半導体装置10Bを構成する。
このことによって、この半導体装置10Bの積層位置における厚み寸法を、複数の半導体素子と配線基板等を合算した値よりも小さくすることができる。
【0042】
なお、前記第1半導体素子11と前記第3半導体素子13とを、前記第2半導体素子12を第3半導体素子13に搭載後に、ウエハー同士で接続するようにしてもよい。
【0043】
また、前記第1実施形態及び第2実施形態において、例えば、図7に示すように第2半導体素子4、12に再配線層14を予め形成して、この第2半導体素子4、12に対してセラミックコンデンサ、抵抗、インダクタ、発振子等の周辺回路部品15を搭載して半導体装置10Cを構成するようにしてもよい。このことによって、半導体装置の小型化、薄型化、組立工数の削減、部品点数の削減を図ることができる。
【0044】
尚、本発明は、以上述べた実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形実施可能である。
【0045】
[付記]
以上詳述したような本発明の上記実施形態によれば、以下の如き構成を得ることができる。
【0046】
(1)配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の1つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けた半導体装置。
【0047】
(2)前記積層厚さ調整部は前記配線基板の所定位置に設けた開口部である付記1に記載の半導体装置。
【0048】
(3)前記積層厚さ調整部は一半導体素子に形成した凹部である付記1に記載の半導体装置。
【0049】
(4)配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の1つに積層厚さ調整部となる凹部を形成した半導体装置。
【0050】
(5)前記半導体素子と前記配線基板との電気的接続又は前記半導体同士の電気的接続をリップチップ接続で行う付記1ないし付記4のいずれかに記載の半導体装置。
【0051】
(6)前記半導体素子と前記配線基板との電気的接続をワイヤボンディング接続で行う付記1ないし付記4のいずれかに記載の半導体装置。
【0052】
(7)前記半導体素子に、半導体素子表面から半導体素子裏面に至る貫通スルーホールを設け、前記配線基板と半導体素子との電気的接続を突起電極を介して行う付記1ないし付記5のいずれかに記載の半導体装置。
【0053】
(8)前記半導体素子に、半導体素子表面から半導体素子側面を通過して半導体素子裏面に至る配線領域を設け、前記配線基板と半導体素子との電気的接続を突起電極を介して行う付記1ないし付記5のいずれかに記載の半導体装置。
【0054】
(9)前記半導体素子又は前記配線基板に、光学部品又は周辺回路部品を搭載した付記5ないし付記8のいずれかに記載の半導体装置。
【0055】
【発明の効果】
以上説明したように本発明によれば、配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供することができる。
【図面の簡単な説明】
【図1】図1ないし図3は本発明の第1実施形態に係り、図1は積層厚さ調整部として配線基板に開口部を形成した半導体装置を説明する図
【図2】配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図
【図3】半導体装置の他の構成例を説明する図
【図4】図4ないし図7は本発明の第2実施形態にかかり、図4は積層厚さ調整部として半導体素子に凹部を設けた半導体装置を説明する図
【図5】配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図
【図6】他の構成の半導体装置を説明する図
【図7】別の構成の半導体装置を説明する図
【符号の説明】
1…半導体装置
2…配線基板
2a…配線層
2b…開口部
3…第1半導体素子
4…第2半導体素子
【発明の属する技術分野】
本発明は、複数の半導体素子を配線基板に対して積層位置関係で実装した半導体装置に関する。
【0002】
【従来の技術】
近年、電子機器に使用される配線基板は、機器本体の小型化に伴い、半導体素子、各種電子部品の高密度実装化及び小型化が図られている。
【0003】
例えば、特許 第2841825号公報の混成集積回路には半導体素子の実装密度を高めるために、複数個の半導体素子が配線基板に搭載されてなる混成集積回路において、少なくとも1個の半導体素子がワイヤボンディング技術で配線基板の片面に搭載され、前記配線基板反対側の面に他の少なくとも1個の半導体素子がフリップチップ技術により搭載されている構造が示されている。
【0004】
【特許文献1】特許 第2841825号公報 (頁2、図1及び図2)
【0005】
【発明が解決しようとする課題】
しかしながら、前記特許 第2841825号公報の混成集積回路では、単位面積当たりの実装密度は向上するが、より高密度な積層を実現しようとした場合、配線基板自体の厚みや半導体素子の厚みが高密度化の障害になってしまう。
【0006】
本発明は上記事情に鑑みてなされたものであり、配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供することを目的にしている。
【0007】
【課題を解決するための手段】
第1の発明による半導体装置は、配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置であって、
積層位置関係で配置される半導体素子の1つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けている。
この構成によれば、積層厚さ調整部を設けて、配線基板上に複数の半導体素子を積層配置させることにより、この積層配置状態で構成された半導体装置の厚さ寸法が、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値より小さくなる。
【0008】
第2の発明による半導体装置は前記第1の発明による半導体装置において、前記積層厚さ調整部は、前記配線基板の所定位置に設けた開口部である。
この構成によれば、一半導体素子を前記配線基板の開口部を塞ぐようにこの配線基板の一面側に配置し、他半導体素子を前記開口部内に配置して、複数の半導体素子を配線基板に対して積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さい。
【0009】
第3の発明による半導体装置は前記第1の発明による半導体装置において、前記積層厚さ調整部は、一半導体素子に形成した所定深さ寸法の凹部である。
この構成によれば、一半導体素子の凹部内に他の半導体素子を配置した状態で、これら複数の半導体素子を配線基板に積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さい。
【0010】
第4の発明による半導体装置は、配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置であって、
積層位置関係で配置される半導体素子の1つに積層厚さ調整部となる凹部を形成している。
この構成によれば、一半導体素子の凹部内に他の半導体素子を配置した状態で、これら複数の半導体素子を配線層を設けた半導体素子上に積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくなる。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
(第1実施形態)
図1ないし図3は本発明の第1実施形態に係り、図1は積層厚さ調整部として配線基板に開口部を形成した半導体装置を説明する図、図2は配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図、図3は半導体装置の他の構成例を説明する図である。
【0012】
なお、図3(a)は貫通スルーホールによる電気的接続部とフリップチップ接続とを組み合わせた半導体装置を示す図、図3(b)はフリップチップ接続とワイヤボンディングによる接続とを組み合わせた半導体装置を示す図、図3(c)は配線領域を設けてのフリップチップ接続とワイヤボンディング接続とを組み合わせた半導体装置を示す図、図3(d)は配線領域を設けてのフリップチップ接続による半導体装置を示す図、図3(e)はワイヤボンディングによる接続とフリップチップ接続とを組み合わせた半導体装置を示す図、図3(f)はワイヤボンディングによる接続を行った半導体装置を示す図、図3(g)は光学部材を配置した半導体装置を示す図、図3(h)は3つの半導体素子を備え、ワイヤボンディングによる接続とフリップチップ接続とを組み合わせた半導体装置を示す図である。
【0013】
図1に示すように本実施形態の半導体装置1は、例えば面部に図示しない配線パターンによる配線層2aを片面又は両面に設けた配線基板2と、この配線基板2の配線層2aに対して電気的に接続される第1半導体素子3と、この第1半導体素子3に対して電気的に接続される第2半導体素子4とで主に構成されている。前記配線基板2の所定位置には前記第2半導体素子4が配置される積層厚さ調整部となる所定形状の開口部2bが形成されている。
【0014】
前記配線基板2に設けられている配線層2aと前記第1半導体素子3との電気的接続及び前記第1半導体素子3と第2半導体素子4との電気的接続は、例えば、金、半田で形成した突起電極5を介したフリップチップ接続によって行われている。そして、前記フリップチップ接続部の固着を接着剤9で行っている。
【0015】
なお、前記配線基板2の厚み寸法はAμm、前記第1半導体素子3の厚み寸法はBμm、前記第2半導体素子4の厚み寸法は例えば前記配線基板2の厚み寸法より薄いCμm、前記突起電極5の直径寸法はDμmに設定されている。
【0016】
上述のように構成した半導体装置1の厚み寸法(X)について説明する。
図2に示すように積層厚さ調整部となる開口部を設けていない厚み寸法がAμmの配線基板2Aの両面側に積層位置関係で前記第1半導体素子3及び前記第2半導体素子4を配置して半導体装置20を構成した場合、積層位置における厚み寸法(Y)はそれぞれの部材の厚み寸法を合算した値になる。なお、符号6はワイヤボンディングのための金属細線で形成されたワイヤである。
つまり、Y=(A+B+C+D)μmになる。
【0017】
これに対して、本実施形態の前記図1に示した半導体装置1では、厚み寸法がCμmに設定されている第2半導体素子4が配線基板2に形成されている開口部2b内に配置される。このため、この第2半導体素子4の厚み寸法が、半導体装置1の積層位置における厚み寸法(X)に反映されない。
【0018】
つまり、X=(A+B+D)μmになる。
【0019】
したがって、本実施形態の半導体装置1の積層位置における厚み寸法(X)は、前記半導体装置20の積層位置の厚み寸法(Y)に比べて薄く形成される。
【0020】
このように、配線基板に積層厚さ調整部として開口部を設け、その開口部内に積層位置関係で配置される半導体素子の1つを配置させたことにより、積層配置して構成された半導体装置の厚さ寸法を、複数の半導体素子と配線基板とを合算した値よりも小さくすることができる。このことによって、配線基板の構造を複雑にすることなく、積層構造の半導体装置を小型、薄型にして高密度実装を図れる。
【0021】
なお、本実施形態においては、配線基板2と第1半導体素子3との電気的接続及び第1半導体素子3と第2半導体素子4との電気的接続を、突起電極5を介したフリップチップ接続としているが、電気的な接続はフリップチップ接続に限定されるものではなく、以下に示す電気的な接続を行って半導体装置を構成するようにしてもよい。このことによって、積層構造の半導体装置を小型、薄型にして高密度実装を図れる。
【0022】
図3(a)に示す半導体装置1Aでは、第1半導体素子3に、素子表面から素子裏面に至る貫通スルーホール3aを設け、突起電極5を介して前記貫通スルーホール3aと前記配線層2aとを電気的に接続する一方、第1半導体素子3と第2半導体素子4とを突起電極5を介したフリップチップ接続によって電気的に接続している。そして、フリップチップ接続部の固着を接着剤9で行っている。
【0023】
図3(b)に示す半導体装置1Bでは、第1半導体素子3に貫通スルーホール3aを設け、突起電極5を介して前記貫通スルーホール3aと前記配線層2aとを電気的に接続する一方、第2半導体素子4と配線基板2との電気的接続を金属細線であるワイヤ6を介したワイヤボンディングで行っている。
【0024】
なお、本図に示す半導体装置1Bでは突起電極5を介して貫通スルーホール3aと配線層2aとを接続する際、超音波、熱圧着、半田などを用いて電気的、機械的な接続を行っている。また、第1半導体素子3と第2半導体素子4とを背中合わせの関係にして、絶縁性、又は導電性の接着剤9でダイボンドしている。そして、第2半導体素子4のダイボンド及び第1半導体素子3と配線基板2との接着剤9による固着を同時に行い、その後、第2半導体素子4をワイヤーボンディングによって配線基板2に電気的に接続している。
【0025】
図3(c)に示す半導体装置1Cでは、第1半導体素子3に素子表面から素子側面を通過して素子裏面に至る配線領域3bを設けている。そして、突起電極5を介して前記配線領域3bと前記配線層2aとをフリップチップ接続する一方、第2半導体素子4と配線基板2とを前記ワイヤ6を介したワイヤボンディングによって電気的な接続を行っている。
【0026】
なお、図3(d)の半導体装置1Dに示すように前記配線領域3bを第2半導体素子4の配置位置まで延長させて、前記配線領域3bと前記配線層2aとの電気的接続及び前記第1半導体素子3と第2半導体素子4との電気的接続を、共に突起電極5を介したフリップチップ接続で行うようにしてもよい。
【0027】
図3(e)に示す半導体装置1Eでは、第1半導体素子3を配線基板2の配線層2aにワイヤ6を介したワイヤボンディングによって電気的に接続する一方、第2半導体素子4と第1半導体素子3との電気的接続をフリップチップ接続で行っている。
【0028】
図3(f)に示す半導体装置1Fでは、第1半導体素子3と配線基板2の配線層2aとの電気的接続及び第2半導体素子4と配線基板2の配線層2aとの電気的接続をワイヤ6を介したワイヤボンディングによって行っている。
【0029】
なお、本図の半導体装置1Fでは、配線基板2に対して第1半導体素子3を絶縁性、又は導電性の接着剤9でダイボンドした後、第2半導体素子4を開口部2bに落とし込み、前記第1半導体素子3の裏面に第2半導体素子4を絶縁性、又は導電性の接着剤9でダイボンドする。そして、第1半導体素子3及び第2半導体素子4をそれぞれワイヤ6を介したワイヤボンディングによって電気的に接続している。
【0030】
図3(g)に示す半導体装置1Gでは、第1半導体素子3上、又は前記配線基板2の少なくとも一方に、光学部材7を配置している。このとき、前記第1半導体素子3を具体的に撮像素子にした場合、光学部材7はガラスリッド、レンズ、フィルター、プリズムなどの光学部品となる。そして、本実施形態においては、第2半導体素子4と配線基板2の配線層2aとの電気的接続をワイヤ6を介したワイヤボンディングで行っているため、このワイヤ6が光学部材7に接触することを防止するため、配線基板2に接触防止用の所定高さ寸法の段部2cが設けている。
【0031】
図3(h)に示す半導体装置1Hでは、第1半導体素子3上に第3半導体素子8を配置し、段部2cを有する配線基板2に光学部材7を配置している。そして、第1半導体素子3と配線基板2の配線層2aとの電気的接続をフリップチップ接続で行い、第3半導体素子8と配線基板2の配線層2aとの電気的接続をワイヤ6を介したワイヤボンディングで行っている。
【0032】
なお、本図の半導体装置1Hでは半導体素子を3つ使用した3チップ構成であり、この3チップを配線基板表面からのスタック構造にしている。そして、前記配線基板2に第1半導体素子3をフリップチップ接続によって電気的に接続した後、この第1半導体素子3の裏面に第2半導体素子4を接着剤9でダイボンドする。このとき、第1半導体素子3のフリップチップ接続部の固着を前記接着剤9が兼用する。そして、前記第2半導体素子4と配線基板2とをワイヤ6を介したワイヤボンディングによって電気的に接続し、更に、第1半導体素子3の上面に第3半導体素子8をダイボンドによって積層配置した後、この第3半導体素子8を配線基板2にワイヤ6を介したワイヤボンディングによって電気的に接続する。
また、配線基板裏面からのスタック構造にして、3チップ構成をとるようにしてもよい。
【0033】
(第2実施形態)◎
図4ないし図7は本発明の第2実施形態にかかり、図4は積層厚さ調整部として半導体素子に凹部を設けた半導体装置を説明する図、図5は配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図、図6は他の構成の半導体装置を説明する図、図7は別の構成の半導体装置を説明する図である。
なお、図4(a)は配線基板に積層厚さ調整部である開口部を設けた半導体装置を示す図、図4(b)は積層厚さ調整部の形成されていない配線基板に複数の半導体素子を積層位置関係で配置した半導体装置を示す図である。
図4(a)に示すように本実施形態の半導体装置10は、例えば表面に図示しない配線パターンによる配線層2a及び開口部2bを設けた厚み寸法がAμmの配線基板2と、この配線基板2の配線層2aにワイヤ6を介したワイヤボンディングによって電気的に接続される厚み寸法がEμmの第1半導体素子11と、前記配線基板2の配線層2aにワイヤ6を介してのワイヤボンディングによって電気的に接続される厚み寸法がFμmの第2半導体素子12とで主に構成されている。
【0034】
前記第1半導体素子11の所定位置には前記第2半導体素子12が接着剤9によってダイボンドされる積層厚さ調整部となる深さ寸法を所定寸法bμmに設定した凹部11aが例えばエッチングによって形成されている。
【0035】
上述のように構成した半導体装置10の厚み寸法について説明する。
まず、図5に示すように積層厚さ調整部となる開口部及び凹部を設けていない厚み寸法がAμmの配線基板2Aの両面側に積層位置関係で前記第1半導体素子11及び前記第2半導体素子12を配置して半導体装置20Aを構成した場合、積層位置における厚み寸法(YA)はそれぞれの部材の厚み寸法を合算した値になる。
【0036】
つまり、YA=(A+E+F)μmになる。
【0037】
これに対して、本実施形態の半導体装置10では、前記図4(a)で示したように、厚み寸法がFμmの第2半導体素子12が第1半導体素子11に形成されている深さ寸法がbμmの凹部11aの底面に固着されるとともに、この状態で開口部2b内に配置されている。
【0038】
したがって、前記第1半導体素子11の凹部11aに固着された状態の第2半導体素子12が開口部2bから突出することなく配置される。このことによって、第2半導体素子12の厚み寸法が半導体装置10の積層位置関係の厚み寸法(以下、XAと表す)に反映されない。
つまり、XA=(A+E)μmになる。
このことによって、本実施形態の半導体装置10の積層位置における厚み寸法(XA)は、半導体装置20Aの積層位置における厚み寸法(YA)に比べて薄く形成される。
【0039】
このように、積層位置関係で構成される半導体素子の1つに積層厚さ調整部として所定深さ寸法の凹部を設け、その凹部の底面に他方の半導体素子を固着配置させることによって、積層配置状態で構成される半導体装置の厚さ寸法を、複数の半導体素子と配線基板とを合算した値よりも小さくすることができる。
【0040】
なお、図4(b)に示すように配線基板2に開口部2bを設けない構成の場合であっても、第1半導体素子11に所定深さ寸法の凹部11aを形成して、この凹部11a内に第2半導体素子12を配置して半導体装置10Aを構成することによって、この半導体装置10Aの積層位置における厚み寸法(XB)に、前記第2半導体素子12の厚み寸法Fが反映されないので、この半導体装置10Aの積層位置における厚み寸法(XB)を、複数の半導体素子と配線基板等を合算した値よりも小さくすることができる。
【0041】
また、配線基板に複数の半導体素子を搭載して半導体装置を構成する代わりに、図6に示すように第3半導体素子13の少なくとも一面側に、例えばポリイミド樹脂等を用いた絶縁樹脂層からなる再配線層14を設けておく。そして、前記第2半導体素子12と第3半導体素子13とを突起電極5を介して電気的、機械的に接続するとともに、この第2半導体素子12を第1半導体素子11の凹部11a内に配置させた状態にして、この第1半導体素子11を前記第3半導体素子13に突起電極5を介して電気的、機械的に接続して半導体装置10Bを構成する。
このことによって、この半導体装置10Bの積層位置における厚み寸法を、複数の半導体素子と配線基板等を合算した値よりも小さくすることができる。
【0042】
なお、前記第1半導体素子11と前記第3半導体素子13とを、前記第2半導体素子12を第3半導体素子13に搭載後に、ウエハー同士で接続するようにしてもよい。
【0043】
また、前記第1実施形態及び第2実施形態において、例えば、図7に示すように第2半導体素子4、12に再配線層14を予め形成して、この第2半導体素子4、12に対してセラミックコンデンサ、抵抗、インダクタ、発振子等の周辺回路部品15を搭載して半導体装置10Cを構成するようにしてもよい。このことによって、半導体装置の小型化、薄型化、組立工数の削減、部品点数の削減を図ることができる。
【0044】
尚、本発明は、以上述べた実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形実施可能である。
【0045】
[付記]
以上詳述したような本発明の上記実施形態によれば、以下の如き構成を得ることができる。
【0046】
(1)配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の1つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けた半導体装置。
【0047】
(2)前記積層厚さ調整部は前記配線基板の所定位置に設けた開口部である付記1に記載の半導体装置。
【0048】
(3)前記積層厚さ調整部は一半導体素子に形成した凹部である付記1に記載の半導体装置。
【0049】
(4)配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の1つに積層厚さ調整部となる凹部を形成した半導体装置。
【0050】
(5)前記半導体素子と前記配線基板との電気的接続又は前記半導体同士の電気的接続をリップチップ接続で行う付記1ないし付記4のいずれかに記載の半導体装置。
【0051】
(6)前記半導体素子と前記配線基板との電気的接続をワイヤボンディング接続で行う付記1ないし付記4のいずれかに記載の半導体装置。
【0052】
(7)前記半導体素子に、半導体素子表面から半導体素子裏面に至る貫通スルーホールを設け、前記配線基板と半導体素子との電気的接続を突起電極を介して行う付記1ないし付記5のいずれかに記載の半導体装置。
【0053】
(8)前記半導体素子に、半導体素子表面から半導体素子側面を通過して半導体素子裏面に至る配線領域を設け、前記配線基板と半導体素子との電気的接続を突起電極を介して行う付記1ないし付記5のいずれかに記載の半導体装置。
【0054】
(9)前記半導体素子又は前記配線基板に、光学部品又は周辺回路部品を搭載した付記5ないし付記8のいずれかに記載の半導体装置。
【0055】
【発明の効果】
以上説明したように本発明によれば、配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供することができる。
【図面の簡単な説明】
【図1】図1ないし図3は本発明の第1実施形態に係り、図1は積層厚さ調整部として配線基板に開口部を形成した半導体装置を説明する図
【図2】配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図
【図3】半導体装置の他の構成例を説明する図
【図4】図4ないし図7は本発明の第2実施形態にかかり、図4は積層厚さ調整部として半導体素子に凹部を設けた半導体装置を説明する図
【図5】配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図
【図6】他の構成の半導体装置を説明する図
【図7】別の構成の半導体装置を説明する図
【符号の説明】
1…半導体装置
2…配線基板
2a…配線層
2b…開口部
3…第1半導体素子
4…第2半導体素子
Claims (4)
- 配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の1つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けたことを特徴とする半導体装置。 - 前記積層厚さ調整部は、前記配線基板の所定位置に設けた開口部であることを特徴とする請求項1に記載の半導体装置。
- 前記積層厚さ調整部は、一半導体素子に形成した所定深さ寸法の凹部であることを特徴とする請求項1に記載の半導体装置。
- 配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の1つに積層厚さ調整部となる凹部を形成したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003104488A JP2004311785A (ja) | 2003-04-08 | 2003-04-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003104488A JP2004311785A (ja) | 2003-04-08 | 2003-04-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004311785A true JP2004311785A (ja) | 2004-11-04 |
Family
ID=33467300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003104488A Pending JP2004311785A (ja) | 2003-04-08 | 2003-04-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004311785A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007103680A (ja) * | 2005-10-05 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP2009229349A (ja) * | 2008-03-25 | 2009-10-08 | Oki Semiconductor Co Ltd | 加速度センサパッケージ |
-
2003
- 2003-04-08 JP JP2003104488A patent/JP2004311785A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007103680A (ja) * | 2005-10-05 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置 |
JP4716836B2 (ja) * | 2005-10-05 | 2011-07-06 | パナソニック株式会社 | 半導体装置 |
JP2009229349A (ja) * | 2008-03-25 | 2009-10-08 | Oki Semiconductor Co Ltd | 加速度センサパッケージ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100298162B1 (ko) | 수지봉지형반도체장치 | |
US7626211B2 (en) | LED reflecting plate and LED device | |
JP3879351B2 (ja) | 半導体チップの製造方法 | |
WO2011102561A1 (ja) | 多層プリント配線基板およびその製造方法 | |
US7800224B2 (en) | Power device package | |
JP2001217337A (ja) | 半導体装置及びその製造方法 | |
JP2001118877A (ja) | 半導体装置及びその製造方法 | |
JPH07169796A (ja) | 半導体装置とその製造方法 | |
JP2005150748A (ja) | デカップリングコンデンサを有する半導体チップパッケージ及びその製造方法 | |
KR100606295B1 (ko) | 회로 모듈 | |
JP2002198463A (ja) | チップサイズパッケージおよびその製造方法 | |
JP5173758B2 (ja) | 半導体パッケージの製造方法 | |
JP2004158595A (ja) | 回路装置、回路モジュールおよび回路装置の製造方法 | |
JP2002217354A (ja) | 半導体装置 | |
JP2002299462A (ja) | 半導体装置 | |
CN114695144A (zh) | 板级***级封装方法及封装结构 | |
JP3320932B2 (ja) | チップパッケージ実装体、及びチップパッケージが実装される回路基板、並びに回路基板の形成方法 | |
JP2008103725A (ja) | 可撓性フィルム、並びにこれを用いた半導体パッケージ及び製造方法 | |
JP2004311785A (ja) | 半導体装置 | |
WO2017038264A1 (ja) | モジュール及びその製造方法 | |
JP2004063804A (ja) | 半導体装置、積層型半導体装置およびそれらの製造方法 | |
CN114823372A (zh) | 板级***级封装方法及封装结构 | |
JP2003110945A (ja) | カメラモジュール | |
JP2004228142A (ja) | 半導体素子およびマルチチップパッケージ | |
JP4166097B2 (ja) | 混成集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060317 |
|
A977 | Report on retrieval |
Effective date: 20071211 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20071218 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Effective date: 20080415 Free format text: JAPANESE INTERMEDIATE CODE: A02 |