JP2004228142A - 半導体素子およびマルチチップパッケージ - Google Patents
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Abstract
【課題】機能の異なる半導体素子を複数組み合わせて、新しい機能を有するマルチチップのデバイスを構成しようとする場合、個々の半導体素子を平面的に配置して実装基板とワイヤーボンディングしたり、フリップチップボンディングすると、面積が大きくなったり、面積を小さくするために積層しようとすると、マルチチップデバイスの高さが高くなるなどの問題があった。
【解決手段】半導体素子の周縁部に基板厚さの約半分の段差を形成し、半導体素子内の配線を延設する導電層を形成して、半導体素子同士を対面接続することによって、マルチチップデバイスの面積小さくそして高さを低く纏めることができる。
【選択図】 図１
【解決手段】半導体素子の周縁部に基板厚さの約半分の段差を形成し、半導体素子内の配線を延設する導電層を形成して、半導体素子同士を対面接続することによって、マルチチップデバイスの面積小さくそして高さを低く纏めることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
複数の半導体素子を接続して構成するマルチチップパッケージに係わり、特に半導体素子およびマルチチップパッケージの構造に関する。
【０００２】
【従来の技術】
電子機器の高性能化、小型化に伴い一つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージとすることにより、半導体装置の高性能化と小型化とが図れている。そして、マルチチップパッケージには、複数の半導体素子を実装基板上に平面に並べたタイプ（例えば、特許文献１参照。）、複数の半導体素子を厚み方向（実装基板に対して垂直方向）に積層するタイプがある。
【０００３】
平面に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与には限界がある。
垂直方向に積層したマルチチップパッケージには、複数の半導体素子の外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによつて接続する構造や、同一形状の半導体素子の表裏を配線して素子間をバンプ接続する構造のものがある。
【０００４】
【特許文献１】特開平８−８３９２号公報
【０００５】
【発明が解決しようとする課題】
ところが、従来構造のマルチチップパッケージでは、積層する順位がチップサイズにより規制されてしまい、積層の自由度が少なく、また、チップ間の端子電極の接合にワイヤボンディングを利用して行うため端子間の距離が一定せず、ボンディング長さに起因する電気特性の劣化が生じる問題がある（図１１参照。図中、１は半導体素子、１３は実装基板、１４はボンディングワイヤを示す。）。
【０００６】
また、積層型のマルチチップパッケージでは、横方向（水平方向）への展開が困難であった（図１２参照。図中、１は半導体素子、１１はハンダバンプ、１３は実装基板、１５はコンタクト用のスルーホールを示す。）。
【０００７】
【課題を解決するための手段】
第一の発明は、半導体素子の周縁部を素子部の基板厚さよりも薄く加工し、前記周縁部上に接続端子を形成し、素子部と配線する。
異なる半導体素子の前記接続端子同士を対面接続すると、接続端子は素子部の基板厚さよりも薄く形成されているので、貼り合わせ後の厚さは素子部の基板厚さの２倍より薄くなる。例えば、周縁部の基板厚さを素子部の基板の略半分に形成した場合、貼り合わせ後の厚さは略素子部の基板厚さと同じになる。
【０００８】
第二の発明は、前記半導体素子を複数用い、実装基板上で互いに対面するように接続する。
複数の半導体素子を前記接続端子で次々と貼り合わせて、水平方向に１列で半導体素子が貼り合わされて行き、貼り合わせ後のマルチチップパッケージの厚みは半導体素子の厚さである。
【０００９】
第三の発明は、半導体素子が、素子部と同一平面上に設けられた第１の接続端子と、周縁部の表面に設けられた第２の接続端子と、周縁部の裏面に設けられた第３の接続端子からなり、第２の接続端子と第３の接続端子が半導体基板の側面を経由して配線されたものである。
接続端子を３箇所有することにより、横隣、上、下の各半導体素子と接続が可能となる。
【００１０】
第四の発明は、半導体素子が、素子部と同一平面上に設けられた第１の接続端子と、周縁部の表面に設けられた第２の接続端子と、周縁部の裏面に設けられた第３の接続端子からなり、第２の接続端子と第３の接続端子が周縁部の半導体基板を貫通するスルーホールで配線されたものである。
接続端子を３箇所有することにより、横隣、上、下の各半導体素子と接続が可能となる。
【００１１】
第五の発明は、前記第２の接続端子同士を対面接続して、横隣の半導体素子と貼り合わせ、上下の半導体素子との貼り合わせには、第１の接続端子あるいは第３の接続端子同士を対面接続あるいは背面接続する。
前記第２の接続端子同士を対面接続すると、第二の発明の様に、水平方向１列に半導体素子を並べられる。水平方向に並んだ１つの半導体素子の列と、上下を逆にして貼り合わせた別の一つの半導体の列を作り、これを先に作った一つの半導体素子の列の上に重ねて貼り合わせる。この時、第３の接続端子同士、あるいは第１の接続端子同士が背面あるいは対面で接続することになる。同様にして水平方向に並んだ一つの半導体素子の列を積み上げて行くと、水平方向の列と垂直方向の列からなる、半導体素子の垂直二次元配列からなるマルチチップパッケージが得られる。
【００１２】
【発明の実施の形態】
（実施例１）
本発明の第一の実施形態を示す。図１は、半導体素子の構造を示す図である。上図は半導体素子の斜視図、下図は断面図である。図中、１は半導体素子、２は素子部、３は周縁部、４は接続端子、５は絶縁膜、６は配線、７はコンタクトホール、８は内部配線パッドである。
【００１３】
以下に、本発明の半導体素子の作製方法について述べる。半導体素子１の内部配線パッド８および素子部２に回路機能を作り込んだ厚さ約７００μｍのウェハを用い、
１−１）厚さ４００μｍまで裏面研削する。（必要に応じて、バックコンタクトを形成する。）
１−２）先端断面が台形形状のブレードを有するダイサで、半導体素子の周縁部３を深さ２００μｍ切削する。
１−３）ウェハ全面にポリイミド樹脂を塗布し、キュアする。
１−４）内部配線パッド部８のポリイミド（絶縁膜５）にコンタクトホール７を形成する。
１−５）Ａｌを蒸着して、周縁部３の接続端子４−２と配線６を形成する。
１−６）周縁部３の接続端子４−２に（必要に応じ、コンタクトホール上の接続端子にも）ハンダ層９を形成する。（ボンディング用の端子とする場合は、ハンダ層を形成しない。）
１−７）ダイサでチップ切断する。
【００１４】
図２は、図１に示す半導体素子Ａ，Ｂ，Ｃの３つを平面的に配置したものである。図中、１１はハンダバンプ、１２はメタルパターン、１３は実装基板、１４はボンディングワイヤである。上図は実装基板にボンディングする場合を示している。半導体素子Ａ，Ｃの素子部面を上向きに、半導体素子Ｂの素子部面を下向きにし、各半導体素子の周縁部の接続端子４−２同士をその上に設けたハンダ層９で接続して実装基板上に接着剤で固定する。そして、半導体素子Ａ，Ｃの接続端子４−２と実装基板のメタルパターンをボンディングする。
【００１５】
下図は、上述したと同様に半導体素子Ａ，Ｂ，Ｃを各々その周縁部の接続端子４−２で互いに接続する。半導体素子Ａの左側、Ｃの右側のコンタクトホール７の上に設けた接続端子４−１に周縁部３の接続端子４−２に設けたハンダ層より融点の低いハンダ層を設ける。接続を完了した半導体素子Ａ，Ｂ，Ｃが一体化したものを上下逆にして、接続端子４−１を実装基板上１３に設けた融点の低いハンダバンプ上に合わせて載せ、融着してマルチチップパッケージとする。
（実施例２）
次に、本発明の第二の実施形態を示す。図３は半導体素子の構造を示す。周縁部が略２００μｍ素子部よりも低く形成された一つの半導体素子１に対し、
２−１）素子全面にポリイミド樹脂５を塗布し、キュアする。
２−２）内部配線パッド部のポリイミドにコンタクトホール７を形成する。
２−３）全面にＡｌを蒸着する。
２−４）内部配線パッド部の上の接続端子４−１、周縁部の表面の接続端子４−２、その裏面の接続端子４−３と配線をエッチングで形成する。
２−５）各接続端子上にハンダ層９を形成する。
２−６）ダイサでチップ切断する。
【００１６】
本半導体素子を用いて、立体的に複数の半導体素子を実装する例を図４に示す。図中、番号および名称は図２で用いたものと同じである。第一の実施形態で示したように、平面的に複数の半導体素子Ａ，Ｂ，Ｃを接続する。そして、この平面的に配列されたものを、上下反転して積み上げ、さらに、もう一度上下反転したものを積み上げるようにして、多段に積層することが可能である。図４から判るように、水平方向にはＡ，Ｂ，Ｃの半導体素子が、垂直方向には４段半導体素子を積み重ねた立体的に配置されたマルチチップパッケージを作製できる。
（実施例３）
次に、本発明の第三の実施形態を示す。図５は半導体素子の構造を示す。第一の実施形態で述べたのと同様に、１−２）の工程まで進め、次に、
３−３）周縁部の接続端子４−２を形成する位置に異方性のドライエッチングによりシリコン基板に約８０μｍのスルーホール１５を形成する。
３−４）ウェハの表裏の全面にポリイミド樹脂５を塗布する。（スルーホールはポリイミド樹脂で埋め込まれる。）
３−５）埋め込まれたポリイミド樹脂をレーザで焼き切り、側壁にポリイミドを残し、中央に再びスルーホールを形成する。
３−６）スルーホールを埋め込み、スルーホールの周囲を銅メッキする。
３−７）表裏面にＡｌを蒸着する。
３−８）コンタクトホール上の接続端子４−１、周縁部の接続端子４−２、配線パターンのエッチングを行なう。また、裏面の接続端子４−３のパターンをエッチング形成する。
３−９）各接続端子上にハンダ層９を形成する。
３−１０）ダイサでチップ切断する。
【００１７】
本半導体素子を用いて、立体的に複数の半導体素子を実装する例を図６に示す。図中の番号および名称は図２で用いたものと同じである。組み上げ方法は実施例２と同様である。
（変形例１）
本発明の請求項３に記載する半導体素子は、素子部に隣接した周縁部を掘り下げた構造となっているが、逆に裏面側から掘り下げる構造としても良い。図７にその構造を示す。この構造により、半導体素子面積に対する素子部の面積比率を大きくできる。
（変形例２）
半導体素子の周辺部の４辺に段差を設け、更に、半導体素子の４隅を切断する。具体的には、図８に示す様な形状となる。
（変形例３）
図８に示す半導体素子を用いて、平面上に複数の半導体素子を配置する。その実装例を図９に示す。
（変形例４）
図９に示す平面的に配列した複数の半導体素子と、前記複数の半導体素子を上下反転して配置した複数の半導体素子とを上下に重ね合わせる。更に、同様の上下反転して配置した複数の半導体素子を重ね合わせることによって三次元的に配列のマルチチップパッケージが得られる。その構造を図１０に示す。
【００１８】
以上、本発明の内容をまとめると、
（付記１）回路機能を形成した素子部と外部接続のための接続端子を形成した周縁部を有する半導体素子において、周縁部が素子部の基板厚さよりも薄く形成され、かつ素子部と接続端子を配線したことを特徴とする半導体素子。
（付記２）実装基板上に、付記１記載の半導体素子を対面接続して水平方向に一列に配置したことを特徴とするマルチチップパッケージ。
【００１９】
（付記３）半導体素子の素子部と同一平面上に第１の接続端子を設け、周縁部に第２の接続端子を設け、前記第１および第２の接続端子を経由して前記半導体素子の側面から裏面に設けた第３の接続端子へ配線されていることを特徴とする付記１記載の半導体素子。
（付記４）半導体素子の素子部と同一平面上に第１の接続端子を設け、周縁部に第２の接続端子を設け、前記第１および第２の接続端子を経由して前記半導体素子の基板に設けたスルーホールから裏面に設けた第３の接続端子へ配線されていることを特徴とする付記１記載の半導体素子。
【００２０】
（付記５）付記３または４記載の複数の半導体素子を表面に設けた第２の接続端子同士で対面接続して平面的に配置し、さらに裏面に設けた第３および表面の第１の接続端子同士で背面および対面接続して、前記半導体素子を水平方向の列と垂直方向の列からなる垂直二次元配置したことを特徴とするマルチチップパッケージ。
【００２１】
（付記６）半導体素子の周辺部の４辺の基板厚さを素子部の基板厚さよりも薄く形成し、かつ、半導体素子の４隅を素子部の外側でかつ段差部より内側で切断したことを特徴とする付記３または４記載の半導体素子。
（付記７）付記６記載の半導体素子を複数用い、交互に上下逆転して前記第２の接続端子で貼り合わせ、二次元平面に配列したことを特徴とするマルチチップパッケージ。
【００２２】
（付記８）付記６記載の二次元平面に配列された半導体素子と、上下が逆転して二次元平面に配列された半導体素子を積み重ね、前記第１の接続端子または第３の接続端子で貼り合わせて三次元に配列したことを特徴とするマルチチップパッケージ。
（付記９）半導体素子の接続端子にはハンダ層が設けられ、前記第２の接続端子のハンダの融点が、前記第１および３の接続端子のハンダ融点よりも高いことを特徴とする付記３、４、６記載の半導体素子。
【００２３】
【発明の効果】
本発明の半導体素子を平面的に配列したマルチチップパッケージは、半導体素子の基板厚さよりも薄く形成した段差部の接続端子同士で貼り合わせるため、半導体素子２つ分のより薄く実装できる。
半導体素子の４辺に段差を設け、４隅を切断したことによって、二次元平面に半導体素子を配置でき、さらに、それを積み重ねることで、三次元的な配置も可能である。
【００２４】
この結果、従来には無い実装密度の高いマルチチップパッケージを作製できる。
【図面の簡単な説明】
【図１】本発明の半導体素子の構造を示す図
【図２】半導体素子を水平一列に配列したマルチチップパッケージを示す図
【図３】３つの接続端子を有し、半導体素子の側面を配線した本発明の半導体素子の構造を示す図
【図４】半導体素子を水平方向と垂直方向の垂直二次元に配置したマルチチップパッケージの構造を示す図
【図５】３つの接続端子を有し、半導体素子の基板に設けたスルーホールを経由して配線した本発明の半導体素子の構造を示す図
【図６】半導体素子を水平方向と垂直方向の垂直二次元に配置したマルチチップパッケージの構造を示す図
【図７】半導体素子の裏面側に段差を設けた本発明の半導体素子の変形例を示す図
【図８】四辺に段差を設け、４隅を切り取った半導体素子の構造を示す図
【図９】半導体素子を二次元平面に配列したマルチチップパッケージの構造を示す図
【図１０】半導体素子を三次元配列したマルチチップパッケージの構造を示す図
【図１１】異種半導体素子を積み上げ実装した従来例
【図１２】同種半導体素子を積み上げ実装した従来例
【符号の説明】
１ 半導体素子
２ 素子部
３ 周縁部
４ 接続端子
５ 絶縁膜
６ 配線
７ コンタクトホール
８ 内部配線パッド
９ ハンダ層
１１ ハンダバンプ
１２ メタルパターン
１３ 実装基板
１４ ボンディングワイヤ
１５ コンタクト用のスルーホール
【発明の属する技術分野】
複数の半導体素子を接続して構成するマルチチップパッケージに係わり、特に半導体素子およびマルチチップパッケージの構造に関する。
【０００２】
【従来の技術】
電子機器の高性能化、小型化に伴い一つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージとすることにより、半導体装置の高性能化と小型化とが図れている。そして、マルチチップパッケージには、複数の半導体素子を実装基板上に平面に並べたタイプ（例えば、特許文献１参照。）、複数の半導体素子を厚み方向（実装基板に対して垂直方向）に積層するタイプがある。
【０００３】
平面に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与には限界がある。
垂直方向に積層したマルチチップパッケージには、複数の半導体素子の外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによつて接続する構造や、同一形状の半導体素子の表裏を配線して素子間をバンプ接続する構造のものがある。
【０００４】
【特許文献１】特開平８−８３９２号公報
【０００５】
【発明が解決しようとする課題】
ところが、従来構造のマルチチップパッケージでは、積層する順位がチップサイズにより規制されてしまい、積層の自由度が少なく、また、チップ間の端子電極の接合にワイヤボンディングを利用して行うため端子間の距離が一定せず、ボンディング長さに起因する電気特性の劣化が生じる問題がある（図１１参照。図中、１は半導体素子、１３は実装基板、１４はボンディングワイヤを示す。）。
【０００６】
また、積層型のマルチチップパッケージでは、横方向（水平方向）への展開が困難であった（図１２参照。図中、１は半導体素子、１１はハンダバンプ、１３は実装基板、１５はコンタクト用のスルーホールを示す。）。
【０００７】
【課題を解決するための手段】
第一の発明は、半導体素子の周縁部を素子部の基板厚さよりも薄く加工し、前記周縁部上に接続端子を形成し、素子部と配線する。
異なる半導体素子の前記接続端子同士を対面接続すると、接続端子は素子部の基板厚さよりも薄く形成されているので、貼り合わせ後の厚さは素子部の基板厚さの２倍より薄くなる。例えば、周縁部の基板厚さを素子部の基板の略半分に形成した場合、貼り合わせ後の厚さは略素子部の基板厚さと同じになる。
【０００８】
第二の発明は、前記半導体素子を複数用い、実装基板上で互いに対面するように接続する。
複数の半導体素子を前記接続端子で次々と貼り合わせて、水平方向に１列で半導体素子が貼り合わされて行き、貼り合わせ後のマルチチップパッケージの厚みは半導体素子の厚さである。
【０００９】
第三の発明は、半導体素子が、素子部と同一平面上に設けられた第１の接続端子と、周縁部の表面に設けられた第２の接続端子と、周縁部の裏面に設けられた第３の接続端子からなり、第２の接続端子と第３の接続端子が半導体基板の側面を経由して配線されたものである。
接続端子を３箇所有することにより、横隣、上、下の各半導体素子と接続が可能となる。
【００１０】
第四の発明は、半導体素子が、素子部と同一平面上に設けられた第１の接続端子と、周縁部の表面に設けられた第２の接続端子と、周縁部の裏面に設けられた第３の接続端子からなり、第２の接続端子と第３の接続端子が周縁部の半導体基板を貫通するスルーホールで配線されたものである。
接続端子を３箇所有することにより、横隣、上、下の各半導体素子と接続が可能となる。
【００１１】
第五の発明は、前記第２の接続端子同士を対面接続して、横隣の半導体素子と貼り合わせ、上下の半導体素子との貼り合わせには、第１の接続端子あるいは第３の接続端子同士を対面接続あるいは背面接続する。
前記第２の接続端子同士を対面接続すると、第二の発明の様に、水平方向１列に半導体素子を並べられる。水平方向に並んだ１つの半導体素子の列と、上下を逆にして貼り合わせた別の一つの半導体の列を作り、これを先に作った一つの半導体素子の列の上に重ねて貼り合わせる。この時、第３の接続端子同士、あるいは第１の接続端子同士が背面あるいは対面で接続することになる。同様にして水平方向に並んだ一つの半導体素子の列を積み上げて行くと、水平方向の列と垂直方向の列からなる、半導体素子の垂直二次元配列からなるマルチチップパッケージが得られる。
【００１２】
【発明の実施の形態】
（実施例１）
本発明の第一の実施形態を示す。図１は、半導体素子の構造を示す図である。上図は半導体素子の斜視図、下図は断面図である。図中、１は半導体素子、２は素子部、３は周縁部、４は接続端子、５は絶縁膜、６は配線、７はコンタクトホール、８は内部配線パッドである。
【００１３】
以下に、本発明の半導体素子の作製方法について述べる。半導体素子１の内部配線パッド８および素子部２に回路機能を作り込んだ厚さ約７００μｍのウェハを用い、
１−１）厚さ４００μｍまで裏面研削する。（必要に応じて、バックコンタクトを形成する。）
１−２）先端断面が台形形状のブレードを有するダイサで、半導体素子の周縁部３を深さ２００μｍ切削する。
１−３）ウェハ全面にポリイミド樹脂を塗布し、キュアする。
１−４）内部配線パッド部８のポリイミド（絶縁膜５）にコンタクトホール７を形成する。
１−５）Ａｌを蒸着して、周縁部３の接続端子４−２と配線６を形成する。
１−６）周縁部３の接続端子４−２に（必要に応じ、コンタクトホール上の接続端子にも）ハンダ層９を形成する。（ボンディング用の端子とする場合は、ハンダ層を形成しない。）
１−７）ダイサでチップ切断する。
【００１４】
図２は、図１に示す半導体素子Ａ，Ｂ，Ｃの３つを平面的に配置したものである。図中、１１はハンダバンプ、１２はメタルパターン、１３は実装基板、１４はボンディングワイヤである。上図は実装基板にボンディングする場合を示している。半導体素子Ａ，Ｃの素子部面を上向きに、半導体素子Ｂの素子部面を下向きにし、各半導体素子の周縁部の接続端子４−２同士をその上に設けたハンダ層９で接続して実装基板上に接着剤で固定する。そして、半導体素子Ａ，Ｃの接続端子４−２と実装基板のメタルパターンをボンディングする。
【００１５】
下図は、上述したと同様に半導体素子Ａ，Ｂ，Ｃを各々その周縁部の接続端子４−２で互いに接続する。半導体素子Ａの左側、Ｃの右側のコンタクトホール７の上に設けた接続端子４−１に周縁部３の接続端子４−２に設けたハンダ層より融点の低いハンダ層を設ける。接続を完了した半導体素子Ａ，Ｂ，Ｃが一体化したものを上下逆にして、接続端子４−１を実装基板上１３に設けた融点の低いハンダバンプ上に合わせて載せ、融着してマルチチップパッケージとする。
（実施例２）
次に、本発明の第二の実施形態を示す。図３は半導体素子の構造を示す。周縁部が略２００μｍ素子部よりも低く形成された一つの半導体素子１に対し、
２−１）素子全面にポリイミド樹脂５を塗布し、キュアする。
２−２）内部配線パッド部のポリイミドにコンタクトホール７を形成する。
２−３）全面にＡｌを蒸着する。
２−４）内部配線パッド部の上の接続端子４−１、周縁部の表面の接続端子４−２、その裏面の接続端子４−３と配線をエッチングで形成する。
２−５）各接続端子上にハンダ層９を形成する。
２−６）ダイサでチップ切断する。
【００１６】
本半導体素子を用いて、立体的に複数の半導体素子を実装する例を図４に示す。図中、番号および名称は図２で用いたものと同じである。第一の実施形態で示したように、平面的に複数の半導体素子Ａ，Ｂ，Ｃを接続する。そして、この平面的に配列されたものを、上下反転して積み上げ、さらに、もう一度上下反転したものを積み上げるようにして、多段に積層することが可能である。図４から判るように、水平方向にはＡ，Ｂ，Ｃの半導体素子が、垂直方向には４段半導体素子を積み重ねた立体的に配置されたマルチチップパッケージを作製できる。
（実施例３）
次に、本発明の第三の実施形態を示す。図５は半導体素子の構造を示す。第一の実施形態で述べたのと同様に、１−２）の工程まで進め、次に、
３−３）周縁部の接続端子４−２を形成する位置に異方性のドライエッチングによりシリコン基板に約８０μｍのスルーホール１５を形成する。
３−４）ウェハの表裏の全面にポリイミド樹脂５を塗布する。（スルーホールはポリイミド樹脂で埋め込まれる。）
３−５）埋め込まれたポリイミド樹脂をレーザで焼き切り、側壁にポリイミドを残し、中央に再びスルーホールを形成する。
３−６）スルーホールを埋め込み、スルーホールの周囲を銅メッキする。
３−７）表裏面にＡｌを蒸着する。
３−８）コンタクトホール上の接続端子４−１、周縁部の接続端子４−２、配線パターンのエッチングを行なう。また、裏面の接続端子４−３のパターンをエッチング形成する。
３−９）各接続端子上にハンダ層９を形成する。
３−１０）ダイサでチップ切断する。
【００１７】
本半導体素子を用いて、立体的に複数の半導体素子を実装する例を図６に示す。図中の番号および名称は図２で用いたものと同じである。組み上げ方法は実施例２と同様である。
（変形例１）
本発明の請求項３に記載する半導体素子は、素子部に隣接した周縁部を掘り下げた構造となっているが、逆に裏面側から掘り下げる構造としても良い。図７にその構造を示す。この構造により、半導体素子面積に対する素子部の面積比率を大きくできる。
（変形例２）
半導体素子の周辺部の４辺に段差を設け、更に、半導体素子の４隅を切断する。具体的には、図８に示す様な形状となる。
（変形例３）
図８に示す半導体素子を用いて、平面上に複数の半導体素子を配置する。その実装例を図９に示す。
（変形例４）
図９に示す平面的に配列した複数の半導体素子と、前記複数の半導体素子を上下反転して配置した複数の半導体素子とを上下に重ね合わせる。更に、同様の上下反転して配置した複数の半導体素子を重ね合わせることによって三次元的に配列のマルチチップパッケージが得られる。その構造を図１０に示す。
【００１８】
以上、本発明の内容をまとめると、
（付記１）回路機能を形成した素子部と外部接続のための接続端子を形成した周縁部を有する半導体素子において、周縁部が素子部の基板厚さよりも薄く形成され、かつ素子部と接続端子を配線したことを特徴とする半導体素子。
（付記２）実装基板上に、付記１記載の半導体素子を対面接続して水平方向に一列に配置したことを特徴とするマルチチップパッケージ。
【００１９】
（付記３）半導体素子の素子部と同一平面上に第１の接続端子を設け、周縁部に第２の接続端子を設け、前記第１および第２の接続端子を経由して前記半導体素子の側面から裏面に設けた第３の接続端子へ配線されていることを特徴とする付記１記載の半導体素子。
（付記４）半導体素子の素子部と同一平面上に第１の接続端子を設け、周縁部に第２の接続端子を設け、前記第１および第２の接続端子を経由して前記半導体素子の基板に設けたスルーホールから裏面に設けた第３の接続端子へ配線されていることを特徴とする付記１記載の半導体素子。
【００２０】
（付記５）付記３または４記載の複数の半導体素子を表面に設けた第２の接続端子同士で対面接続して平面的に配置し、さらに裏面に設けた第３および表面の第１の接続端子同士で背面および対面接続して、前記半導体素子を水平方向の列と垂直方向の列からなる垂直二次元配置したことを特徴とするマルチチップパッケージ。
【００２１】
（付記６）半導体素子の周辺部の４辺の基板厚さを素子部の基板厚さよりも薄く形成し、かつ、半導体素子の４隅を素子部の外側でかつ段差部より内側で切断したことを特徴とする付記３または４記載の半導体素子。
（付記７）付記６記載の半導体素子を複数用い、交互に上下逆転して前記第２の接続端子で貼り合わせ、二次元平面に配列したことを特徴とするマルチチップパッケージ。
【００２２】
（付記８）付記６記載の二次元平面に配列された半導体素子と、上下が逆転して二次元平面に配列された半導体素子を積み重ね、前記第１の接続端子または第３の接続端子で貼り合わせて三次元に配列したことを特徴とするマルチチップパッケージ。
（付記９）半導体素子の接続端子にはハンダ層が設けられ、前記第２の接続端子のハンダの融点が、前記第１および３の接続端子のハンダ融点よりも高いことを特徴とする付記３、４、６記載の半導体素子。
【００２３】
【発明の効果】
本発明の半導体素子を平面的に配列したマルチチップパッケージは、半導体素子の基板厚さよりも薄く形成した段差部の接続端子同士で貼り合わせるため、半導体素子２つ分のより薄く実装できる。
半導体素子の４辺に段差を設け、４隅を切断したことによって、二次元平面に半導体素子を配置でき、さらに、それを積み重ねることで、三次元的な配置も可能である。
【００２４】
この結果、従来には無い実装密度の高いマルチチップパッケージを作製できる。
【図面の簡単な説明】
【図１】本発明の半導体素子の構造を示す図
【図２】半導体素子を水平一列に配列したマルチチップパッケージを示す図
【図３】３つの接続端子を有し、半導体素子の側面を配線した本発明の半導体素子の構造を示す図
【図４】半導体素子を水平方向と垂直方向の垂直二次元に配置したマルチチップパッケージの構造を示す図
【図５】３つの接続端子を有し、半導体素子の基板に設けたスルーホールを経由して配線した本発明の半導体素子の構造を示す図
【図６】半導体素子を水平方向と垂直方向の垂直二次元に配置したマルチチップパッケージの構造を示す図
【図７】半導体素子の裏面側に段差を設けた本発明の半導体素子の変形例を示す図
【図８】四辺に段差を設け、４隅を切り取った半導体素子の構造を示す図
【図９】半導体素子を二次元平面に配列したマルチチップパッケージの構造を示す図
【図１０】半導体素子を三次元配列したマルチチップパッケージの構造を示す図
【図１１】異種半導体素子を積み上げ実装した従来例
【図１２】同種半導体素子を積み上げ実装した従来例
【符号の説明】
１ 半導体素子
２ 素子部
３ 周縁部
４ 接続端子
５ 絶縁膜
６ 配線
７ コンタクトホール
８ 内部配線パッド
９ ハンダ層
１１ ハンダバンプ
１２ メタルパターン
１３ 実装基板
１４ ボンディングワイヤ
１５ コンタクト用のスルーホール
Claims (5)
- 回路機能を形成した素子部と外部接続のための接続端子を形成した周縁部を有する半導体素子において、周縁部が素子部の基板厚さよりも薄く形成され、かつ素子部と接続端子を配線したことを特徴とする半導体素子。
- 実装基板上に、請求項１記載の半導体素子を対面接続して水平方向に一列に配置したことを特徴とするマルチチップパッケージ。
- 半導体素子の素子部と同一平面上に第１の接続端子を設け、周縁部に第２の接続端子を設け、前記第１および第２の接続端子を経由して前記半導体素子の側面から裏面に設けた第３の接続端子へ配線されていることを特徴とする請求項１記載の半導体素子。
- 半導体素子の素子部と同一平面上に第１の接続端子を設け、周縁部に第２の接続端子を設け、前記第１および第２の接続端子を経由して前記半導体素子の基板に設けたスルーホールから裏面に設けた第３の接続端子へ配線されていることを特徴とする請求項１記載の半導体素子。
- 請求項３または４記載の複数の半導体素子を表面に設けた第２の接続端子同士で対面接続して平面的に配置し、さらに裏面に設けた第３および表面の第１の接続端子同士で背面および対面接続して、前記半導体素子を水平方向の列と垂直方向の列からなる垂直二次元配置したことを特徴とするマルチチップパッケージ。
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| JP2009010312A (ja) * | 2007-06-26 | 2009-01-15 | Hynix Semiconductor Inc | スタックパッケージ及びその製造方法 |
| JP2009026884A (ja) * | 2007-07-18 | 2009-02-05 | Elpida Memory Inc | 回路モジュール及び電気部品 |
| US7652367B2 (en) | 2006-12-22 | 2010-01-26 | Samsung Electronics Co., Ltd. | Semiconductor package on package having plug-socket type wire connection between packages |
| JP2018517593A (ja) * | 2015-10-12 | 2018-07-05 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | プリントヘッド |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652367B2 (en) | 2006-12-22 | 2010-01-26 | Samsung Electronics Co., Ltd. | Semiconductor package on package having plug-socket type wire connection between packages |
| JP2008300559A (ja) * | 2007-05-30 | 2008-12-11 | Sony Corp | 半導体装置とその製造方法 |
| JP2009010312A (ja) * | 2007-06-26 | 2009-01-15 | Hynix Semiconductor Inc | スタックパッケージ及びその製造方法 |
| JP2009026884A (ja) * | 2007-07-18 | 2009-02-05 | Elpida Memory Inc | 回路モジュール及び電気部品 |
| JP2018517593A (ja) * | 2015-10-12 | 2018-07-05 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | プリントヘッド |
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