JP2007012190A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】 集積回路装置は、複数の走査線及び複数のデータ線を有する表示パネルに表示される画像情報のうち、少なくとも1画面分の画像情報を格納する表示メモリを含み、表示メモリは、その各々が第1及び第2のRAMブロック領域200A、200B及びワード線制御回路242をそれぞれ含む複数のRAMブロックを含み、ワード線制御回路242は、第1のRAMブロック領域200Aと第2のRAMブロック領域200Bとの間に配置され、第1及び第2のRAMブロック領域200A、200Bは第1のY方向に沿って配置され、第1及び第2のRAMブロック領域200A、200Bにそれぞれ設けられた複数のワード線WLは、第1のY方向に沿って延在形成されている。
【選択図】 図25
Description
図1(A)は、表示ドライバ20(広義には集積回路装置)が実装された表示パネル10を示す。本実施形態では、表示ドライバ20や、表示ドライバ20が実装された表示パネル10を小型電子機器(図示せず)に搭載することができる。小型電子機器には例えば携帯電話、PDA、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル10は例えばガラス基板上に複数の表示画素が形成される。その表示画素に対応して、Y方向に伸びる複数のデータ線(図示せず)及びX方向に伸びる走査線(図示せず)が表示パネル10に形成される。本実施形態の表示パネル10に形成される表示画素は液晶素子であるが、これに限定されず、EL(Electro-Luminescence)素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域12にアクティブ型が適用された場合、液晶画素はアモルファスTFTであっても良いし、低温ポリシリコンTFTであっても良い。
2.1.データ線ドライバの構成
図6(A)は、データ線ドライバ100を示す図である。データ線ドライバ100は出力回路104、DAC120及びラッチ回路130を含む。DAC120はラッチ回路130にラッチされているデータに基づいて階調電圧を出力回路104に供給する。ラッチ回路130には、例えばRAM200から供給されたデータが格納される。例えば階調度がGビットに設定されている場合には、各ラッチ回路130にはGビットのデータが格納される。階調電圧は、階調度に応じて複数種類生成され、階調電圧発生回路500からデータ線ドライバ100に供給される。例えば、データ線ドライバ100に供給された複数の階調電圧は各DAC120に供給される。各DAC120はラッチ回路130にラッチされているGビットのデータに基づいて、階調電圧発生回路500から供給された複数種類の階調電圧から対応する階調電圧を選択し、出力回路104に出力する。
図8に本実施形態に係る比較例の表示ドライバ24を示す。この表示ドライバ24は、表示ドライバ24の一辺DLLが表示パネル10の表示領域12側の一辺PL1と対向するように実装される。表示ドライバ24には、Y方向の長さよりもX方向の長さの方が長く設定されているRAM205及びデータ線ドライバ105が設けられている。RAM205及びデータ線ドライバ105のX方向の長さは、表示パネル10のピクセル数PXが増加するに従って、長くなる。RAM205には複数のワード線WL及びビット線BLが設けられている。RAM205のワード線WLはX方向に沿って延在形成され、ビット線BLはY方向に沿って延在形成されている。即ち、ワード線WLはビット線BLよりも非常に長く形成される。また、ビット線BLはY方向に沿って延在形成されているため、表示パネル10のデータ線と平行であり、表示パネル10の一辺PL1と直交する。
本実施形態では、図4のRAM200の長さRYを短くするために、一水平走査期間でのN回読み出し、例えば2回読み出しを前提として、データ線ドライバ100が、図11(A)に示すように第1のデータ線ドライバ100A(広義には第1の分割データ線ドライバ)及び第2のデータ線ドライバ100B(広義には第2の分割データ線ドライバ)と、N(2)分割されている。図11(A)に示すMは、1回のワード線選択によってRAM200から読み出されるデータのビット数である。
図13は、1ピクセルを構成する各サブピクセルのうち、一例としてR用サブピクセルについてRAM200とデータ線ドライバ100の関係を説明するための図である。
3.1.メモリセルの構成
各メモリセルMCは例えばSRAM(Static-Random-Access-Memory)で構成することができる。図17(A)にメモリセルMCの回路の一例を示す。また、図17(B)にメモリセルMCのレイアウトの一例を示す。
図18(A)に示すようにセンスアンプ211のY方向の長さSAY3は、メモリセルMCの長さMCYよりも十分に大きい。このため、ワード線WLを選択する際に、一つのセンスアンプ211に対して一つのメモリセルMCを対応させるレイアウトは、効率が悪い。
次に図19に示すRAM200の動作を説明する。このRAM200に対する読み出しの制御方法は例えば2つあり、まずその一つを図21(A)、図21(B)のタイミングチャートを用いて説明する。
本実施形態では、RAM200のY方向に沿って配列されたメモリセルの数がM×2個である場合、図25に示すようにローデコーダ(広義にはワード線制御回路)242をY方向において、およそ真ん中に設けることができる。ローデコーダ242は、X方向の長さROXがY方向の長さROYよりも十分長く設定されている。また、ローデコーダ242は、長さROXで示される長手方向が表示パネル10のデータ線と直交するようにRAM200に設けられている。
図3(A)のようにRAM200が配置された場合、図27に示すようにカラムデコーダ272Aを、RAM200−1側のRAM200A−1とRAM200−2側の200A−2に共用させ、カラムデコーダ272Bを、RAM200−1側の200B−1と、RAM200−2側の200B−2とに共用させて設計することができるので、重複する部品の省略などが可能となる。これにより、図25のカラムデコーダ270A及び270BをX方向に各二つ並べる場合よりも小さく、図27のカラムデコーダ272A、272BのX方向のサイズを設計することができる。
図28に本実施形態に係る変形例を示す。例えば図11(A)では、データ線ドライバ100A及び100BがX方向に分割されている。そして、各データ線ドライバ100A、100Bにはそれぞれ、カラー表示の場合、R用サブピクセルのデータ線駆動セル、G用サブピクセルのデータ線駆動セル、B用サブピクセルのデータ線駆動セルが設けられている。
5.1.ローデコーダの配置による効果
図8に示す比較例の表示ドライバ24では、上述したようにホスト側からのデータ書き込みやデータ読みだしの際にX方向に長いワード線が選択されることになる。
上述のように本実施形態では、1H期間に複数回の読み出しをRAM200に対して行う。そのため、上述されたように、1ワード線あたりのメモリセルMCの数を少なくすることや、データ線ドライバ100の分割化が可能となる。例えば1H期間の読み出し回数を調整することで1ワード線に対応するメモリセルMCの配列数を調整できるので、RAM200のX方向の長さRX及びY方向の長さRYを適宜に調整することができる。また、1H期間の読み出し回数を調整することでデータ線ドライバ100の分割数も変更できる。
100 データ線ドライバブロック、200 RAMブロック、
200A 第1のRAMブロック領域、200B 第2のRAMブロック領域、
240、242 ワード線制御回路、242−1 一致検出回路、
242−2 第1論理積回路、242−3 第2論理積回路、
260A、260B センスアンプブロック、
BL ビット線、DL データ線、MC メモリセル、ND 出力ノード、
SSA センスアンプ、R0 第2のRAMブロック領域選択信号、
/R0 第1のRAMブロック領域選択信号、WAD ワード線アドレス、
WL ワード線
Claims (16)
- 複数の走査線及び複数のデータ線を有する表示パネルに表示される画像情報のうち、少なくとも1画面分の画像情報を格納する表示メモリを含む集積回路装置であって、
前記表示メモリは、その各々が第1及び第2のRAMブロック領域をそれぞれ含む複数のRAMブロックを含み、
前記複数のRAMブロックの各々は、前記第1及び第2のRAMブロック領域にそれぞれ設けられた複数のワード線を制御するワード線制御回路を含み、
前記ワード線制御回路は、前記第1のRAMブロック領域と前記第2のRAMブロック領域との間に配置され、
前記第1及び第2のRAMブロック領域は第1の方向に沿って配置され、
前記第1及び第2のRAMブロック領域にそれぞれ設けられた前記複数のワード線は、前記第1の方向に沿って延在形成されていることを特徴とする集積回路装置。 - 請求項1において、
前記ワード線制御回路は、
前記表示パネルの前記複数のデータ線を駆動する場合には、前記第1のRAMブロック領域側のワード線及び前記第2のRAMブロック領域側のワード線の双方を選択し、
ホスト側からのアクセスの際に、前記第1及び第2のRAMブロック領域のうちのいずれかのアクセス対象となるRAMブロック領域のワード線を選択し、前記第1及び第2のRAMブロック領域のうちの非アクセス対象のRAMブロック領域のワード線を非選択状態に設定することを特徴とする集積回路装置。 - 請求項2において、
ホスト側からのアクセスの際には、
前記複数のRAMブロックのうちの非アクセス対象のRAMブロックでは、前記ワード線制御回路は、前記第1及び第2のRAMブロック領域のワード線を非選択状態に設定することを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記第1及び第2のRAMブロック領域には、複数のビット線が前記第1の方向に垂直な第2の方向に沿って延在形成され、
前記複数のRAMブロックは、前記第2の方向に沿って配置されていることを特徴とする集積回路装置。 - 請求項1乃至4のいずれかにおいて、
前記第1のRAMブロック領域には、前記複数のワード線が延びる方向に沿ってL(Lは1以上の正の整数)個のメモリセルが配列され、
前記第2のRAMブロック領域には、前記複数のワード線が延びる方向に沿って(L+α(αは正の整数))個のメモリセルが配列されていることを特徴とする集積回路装置。 - 請求項5において、
前記複数のRAMブロックの各々は、複数のセンスアンプで構成されるセンスアンプ回路を含み、
前記センスアンプ回路は、前記表示パネルの前記複数のデータ線を駆動する場合に、1回のワード線選択により前記第1のRAMブロックのL個のメモリセル及び前記第2のRAMブロック領域の(L+α)個のメモリセルの合計(2L+α)個のメモリセルに格納されている(2L+α)ビットのデータを受け、(2L+α)ビットのデータのうちのM(M≦2L、Mは正の整数)ビットのデータを選択して前記複数のデータ線を駆動するためのデータとして出力することを特徴とする集積回路装置。 - 請求項6において、
前記複数のRAMブロックの数と等しい数の複数のデータ線ドライバブロックをさらに含み、前記複数のデータ線ドライバブロックの各々は、前記複数のデータ線の一部を駆動し、
前記複数のRAMブロックの各々は、1回のワード線の選択によって読み出された(2L+α)ビットのデータのうちのMビットのデータを対応するデータ線ドライバブロックに供給することを特徴とする集積回路装置。 - 請求項7において、
前記ワード線制御回路は、前記表示パネルを水平走査駆動する一水平走査期間において、少なくとも1本のワード線をN(Nは2以上の整数)回選択し、
前記複数のデータ線ドライバブロックの各々は、前記一水平走査期間において、N×Mビットのデータをラッチすることを特徴とする集積回路装置。 - 請求項6乃至8のいずれかにおいて、
(2L+α)=2Mであることを特徴とする集積回路装置。 - 請求項1乃至9のいずれかにおいて、
前記ワード線制御回路は、ワード線を選択するためのワード線アドレスを受けてその一致検出を行う複数の一致検出回路と、その各々が前記第1のRAMブロック領域の前記複数のワード線と前記複数の一致検出回路の出力ノードとの間に設けられた複数の第1論理積回路と、その各々が前記第2のRAMブロック領域の前記複数のワード線と前記複数の一致検出回路の出力ノードとの間に設けられた複数の第2論理積回路と、を含み、
前記複数の第1及び第2論理積回路の一方の入力には、前記複数の一致検出回路の出力ノードからの出力信号が供給され、
前記複数の第1論理積回路の他方の入力には、前記第1のRAMブロック領域を選択するための第1のRAMブロック領域選択信号が供給され、
前記複数の第2論理積回路の他方の入力には、前記第2のRAMブロック領域を選択するための第2のRAMブロック領域選択信号が供給されることを特徴とする集積回路装置。 - 請求項10において、
前記表示パネルの前記複数のデータ線を駆動する場合には、
前記第1及び第2のRAMブロック領域選択信号がアクティブに設定され、
前記複数の第1及び第2論理回路のうち、前記ワード線アドレスの一致を検出した一致検出回路からの信号を受ける第1及び第2論理回路は、前記第1及び第2のRAMブロック領域のワード線を選択することを特徴とする集積回路装置。 - 請求項10又は11において、
ホスト側からのアクセスの場合には、
ホスト側からのアクセスの対象となるRAMブロックに設けられたワード線制御回路に供給される第1及び第2のRAMブロック領域選択信号は、それらの一方がアクティブに、それらの他方がノンアクティブになるように排他的に制御され、
ホスト側からのアクセスの対象となるRAMブロック領域が前記第1のRAMブロック領域である場合には、前記第1のRAMブロック領域選択信号はアクティブに設定され、
ホスト側からのアクセスの対象となるRAMブロック領域が前記第2のRAMブロック領域である場合には、前記第2のRAMブロック領域選択信号はアクティブに設定され、
前記第1のRAMブロック領域選択信号がアクティブに設定されている場合には、前記複数の第1論理回路のうち、前記ワード線アドレスの一致を検出した一致検出回路からの信号を受ける第1論理回路が、前記第1のRAMブロック領域のワード線を選択し
前記第2のRAMブロック領域選択信号がアクティブに設定されている場合には、前記複数の第2論理回路のうち、前記ワード線アドレスの一致を検出した一致検出回路からの信号を受ける第2論理回路が、前記第2のRAMブロック領域のワード線を選択することを特徴とする集積回路装置。 - 請求項10乃至12のいずれかにおいて、
ホスト側からのアクセスの際には、
前記複数のRAMブロックのうちのホスト側からのアクセスの対象とならないRAMブロックの前記ワード線制御回路には、ノンアクティブに設定された第1及び第2のRAMブロック領域選択信号が供給されることを特徴とする集積回路装置。 - 請求項1乃至13のいずれかにおいて、
前記複数のワード線は、前記表示パネルに設けられた前記複数のデータ線が延びる方向と平行になるように形成されていることを特徴とする集積回路装置。 - 請求項1乃至14のいずれかに記載の集積回路装置と、表示パネルと、を含むことを特徴とする電子機器。
- 請求項15において、
前記集積回路装置は、前記表示パネルを形成する基板に実装されていることを特徴とする電子機器。
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