JP2004260139A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2004260139A
JP2004260139A JP2003429799A JP2003429799A JP2004260139A JP 2004260139 A JP2004260139 A JP 2004260139A JP 2003429799 A JP2003429799 A JP 2003429799A JP 2003429799 A JP2003429799 A JP 2003429799A JP 2004260139 A JP2004260139 A JP 2004260139A
Authority
JP
Japan
Prior art keywords
region
electrode
semiconductor device
concentration impurity
current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2003429799A
Other languages
English (en)
Inventor
Tetsuo Asano
哲郎 浅野
Mikito Sakakibara
幹人 榊原
Toshikazu Hirai
利和 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2003429799A priority Critical patent/JP2004260139A/ja
Priority to TW093101520A priority patent/TWI236215B/zh
Priority to KR1020040006208A priority patent/KR100582624B1/ko
Priority to CNB2004100040109A priority patent/CN1326240C/zh
Priority to US10/772,585 priority patent/US7262470B2/en
Publication of JP2004260139A publication Critical patent/JP2004260139A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R31/00—Coupling parts supported only by co-operation with counterpart
    • H01R31/06—Intermediate parts for linking two coupling parts, e.g. adapter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M1/00—Substation equipment, e.g. for use by subscribers
    • H04M1/60—Substation equipment, e.g. for use by subscribers including speech amplifiers
    • H04M1/6033—Substation equipment, e.g. for use by subscribers including speech amplifiers for providing handsfree use or a loudspeaker mode in telephone sets
    • H04M1/6041—Portable telephones adapted for handsfree use
    • H04M1/6058—Portable telephones adapted for handsfree use involving the use of a headset accessory device connected to the portable telephone
    • H04M1/6066—Portable telephones adapted for handsfree use involving the use of a headset accessory device connected to the portable telephone including a wireless connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】マイクロ波ＦＥＴでは、内在するショットキ接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ゲート電極パッドから動作領域上のゲート電極に至る経路を２本並列に設け、１本はソース電極パッド付近を通り、もう一本はドレイン電極パッド付近を通り、それぞれ近接した部分に上記保護素子を、ゲート電極―ソース電極間、ゲート電極―ドレイン電極間に接続することにより、ＦＥＴの静電破壊電圧を１００Ｖ程度から７００Ｖに向上させることができる。
【選択図】 図１

Description

本発明は、半導体装置に係り、特に静電破壊電圧を大幅に向上させた半導体装置に関する。
衛星放送受信機の出現に始まった一般民生用マイクロ波機器市場は、携帯電話の世界的な普及で規模が一挙に拡大し、今新たに、無線ブロードバンド用途の市場が本格的に始まろうとしている。それらの市場には、マイクロ波用に適したガリウム・砒素（ＧａＡｓ）デバイス、従来のＳｉデバイスを微細化、立体構造化して低寄生容量化、低寄生抵抗化を図ったＳｉマイクロ波デバイスが主に使用されている。
図２３は、化合物半導体スイッチ回路装置を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、それぞれ１０ＫΩの抵抗値を有し、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
図２４は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１１では、パッド金属層と重なるために図示されていない。
図２４に示したＦＥＴ１は一点鎖線で囲まれる長方形状の動作領域１２に形成される。下側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の３本の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７が動作領域１２上に５本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極１５（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が６００μｍという意味は各ＦＥＴの櫛歯状のゲート電極１７のゲート幅の総和がそれぞれ６００μｍであることをいっている。
上述の如く、従来のスイッチ回路装置においては、特に静電破壊を保護する対応がなされていない（例えば、特願２０００−１４１３８７号明細書）。
図２５に、図２４に示すスイッチ回路装置の静電破壊電圧を測定した結果を示す。ここで、静電破壊電圧の測定は、以下の条件により行ったものである。２２０ｐＦの試験用容量の両端に試験用電圧を印加し、試験用容量に電荷を蓄積した後、電圧印加のための配線を遮断する。その後、試験用容量に蓄積された電荷を被試験素子（ＦＥＴ）の両端に抵抗成分およびインダクタ成分を付加しない状態で放電し、その後ＦＥＴが破壊していないかどうか測定する。破壊していなければ印加電圧を１０Ｖずつ上げて試験を繰返し、ＦＥＴが破壊に至る最初の印加電圧を静電破壊電圧として測定したものである。
この図からも明らかなように、従来では静電破壊電圧向上のための対策を施していないため、特に制御信号が印加される共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間の静電破壊電圧が共に１４０Ｖしかなく最も低い。
また、静電破壊電圧はどの端子間の値かによりばらつきがある。この静電破壊電圧を決める詳細なメカニズムは不明であるが、スイッチ回路装置においては、最も低い静電破壊電圧を示す２端子間の値は、一般的には、上述の如く１００Ｖ程度以下であり、取り扱いに細心の注意が必要であった。すなわち、最も低い静電破壊電圧となる端子間の値がその素子全体の静電破壊電圧に支配的となるため、この端子間の静電破壊電圧を向上させることが課題である。
また、この例に限らず、これらのマイクロ波通信用デバイスは、他の音響用、映像用、電源用デバイスと異なり、これらのデバイスに内在するショットキ接合またはｐｎ接合容量が小さく、それらの接合が静電気に弱いという問題があった。
一般に静電気からデバイスを保護するには、デバイスに内在する、静電破壊しやすい、ｐｎ接合、ショットキ接合の両端に、静電破壊保護ダイオードを並列に接続するという手法が考えられる。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかった。
本発明は上述した諸々の事情に鑑み成されたもので、第１に、基板上に複数の電極を有する動作領域と、前記電極と接続する複数の電極パッドを有する素子と、１つの前記電極パッドから複数の経路で延在され前記動作領域上の１つの電極に接続する接続手段と、第１の高濃度領域と第２の高濃度領域との間に絶縁領域を配置した複数の保護素子を具備し、前記各経路途中において前記１つの電極と他の前記電極の間に、それぞれ少なくとも１つずつ前記保護素子を接続して該両電極間の静電破壊電圧を前記保護素子を接続する前と比較して２０Ｖ以上向上させることにより解決するものである。
第２に、基板上の動作領域表面に接続するゲート電極、ソース電極およびドレイン電極と、前記各電極と接続する複数の電極パッドを有する素子と、１つの前記電極パッドから複数の経路で延在され前記動作領域に接続する接続手段と、第１の高濃度領域と第２の高濃度領域との間に絶縁領域を配置した複数の保護素子を具備し、前記各経路途中において前記１つの電極と他の前記電極の間に、それぞれ少なくとも１つずつ前記保護素子を接続して該両電極間の静電破壊電圧を前記保護素子を接続する前と比較して２０Ｖ以上向上させることにより解決するものである。
また、前記複数の保護素子は、前記素子の他の電極と接続する電極パッドとそれぞれ近接して配置することを特徴とするものである。
また、前記第１および第２の高濃度領域の少なくとも一方は金属電極と接続し、前記金属電極は前記素子の電極と接続する電極パッドまたは該電極パッドに接続する配線の一部であることを特徴とするものである。
また、複数の前記第１の高濃度領域は前記接続手段と接続することを特徴とするものである。
また、複数の前記第２の高濃度不純物領域は、それぞれ前記他の電極と接続する電極パッドの周辺に設けられた第３の高濃度領域の一部であることを特徴とするものである。
また、少なくとも１つの前記接続手段の一部は抵抗であることを特徴とするものである。
また、複数の前記第１の高濃度領域は前記接続手段の一部であることを特徴とするものである。
第３に、基板上の動作領域表面に接続するソース電極、ゲート電極およびドレイン電極および各電極に接続する電極パッドを設けた第１および第２のＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２の出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２の制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成するスイッチ回路装置と、少なくとも１つの前記制御端子と接続する電極パッドから複数の経路で延在され前記動作領域上の前記ゲート電極に接続する接続手段と、第１の高濃度領域と第２の高濃度領域との間に絶縁領域を配置した複数の保護素子を具備し、前記複数の各経路途中においてそれぞれ少なくとも１つずつ前記保護素子を、ゲート電極―ソース電極間、またはゲート電極―ドレイン電極間、またはその両方に接続して、該両電極間の静電破壊電圧を前記保護素子を接続する前と比較して２０Ｖ以上向上させることにより解決するものである。
また、前記複数の保護素子は、前記共通入力端子と接続する電極パッドおよび前記第１又は第２の出力端子と接続する電極パッドとそれぞれ近接して配置することを特徴とするものである。
また、前記第１および第２の高濃度領域の少なくとも一方は金属電極と接続し、前記金属電極は前記スイッチ回路装置の端子と接続する電極パッドまたは該電極パッドに接続する配線の一部であることを特徴とするものである。
また、複数の前記第１の高濃度領域は前記接続手段と接続することを特徴とするものである。
また、複数の前記第２の高濃度不純物領域は、それぞれ前記共通入力端子と接続する電極パッドおよび第１または第２の出力端子と接続する電極パッドの周辺に設けられた第３の高濃度領域の一部であることを特徴とするものである。
また、前記接続手段の一部は抵抗であることを特徴とするものである。
また、複数の前記第１の高濃度領域は前記接続手段の一部であることを特徴とするものである。
また、前記第１の高濃度不純物領域は２つの側面を有し、前記第２の高濃度不純物領域は、前記第１の高濃度不純物領域の１つの側面に対向配置されて該第１の高濃度不純物領域よりもその幅が十分広く、前記絶縁領域は前記前記第１および第２の高濃度不純物領域の周囲に配置され、前記保護素子は、前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成され、電子電流およびホール電流の経路となる第１の電流経路と、前記第２の高濃度不純物領域から、前記第１および第２の高濃度不純物領域よりも十分深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成され、電子電流およびホール電流の経路となる第２の電流経路とを具備することを特徴とするものである。
また、前記第１の高濃度不純物領域に延在部を設け、該延在部と前記第２の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とするものである。
また、前記第１の高濃度不純物領域は２つの側面を有し、前記第２の高濃度不純物領域は２つの側面を有し、前記第１の高濃度不純物領域と同等の幅で該領域と互いに１つの側面を対向配置し、前記絶縁領域は、前記前記第１および第２の高濃度不純物領域の周囲に配置され、前記保護素子は、前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成され、電子電流およびホール電流の経路となる第１の電流経路と、前記第２の高濃度不純物領域の他の側面から、前記第１および第２の高濃度不純物領域よりも十分深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成され、電子電流およびホール電流の経路となる第２の電流経路とを具備することを特徴とするものである。
また、前記第１の高濃度不純物領域に延在部を設け、該延在部と前記第２の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とするものである。
また、前記第２の高濃度不純物領域に延在部を設け、該延在部と前記第１の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とするものである。
また、前記第１の高濃度不純物領域は、５μｍ以下の幅であることを特徴とするものである。
また、前記第２の電流経路は、前記第１の電流経路よりも遙かに高い伝導度変調効率を有することを特徴とするものである。
また、前記第２の電流経路を通過する電流値は、前記第１の電流経路を通過する電流値と同等以上であることを特徴とするものである。
また、第２の電流経路は、前記第１の高濃度不純物領域の前記他の側面から１０μｍ以上の幅を確保して形成されることを特徴とするものである。
また、前記第２の電流経路は、前記第１および第２の高濃度不純物領域底部から深さ方向に２０μｍ以上の幅を確保して形成されることを特徴とするものである。
また、前記第２の電流経路は、前記静電気エネルギーの増加に従って電流経路が大きく広がることにより伝導度変調効率が向上することを特徴とするものである。
また、前記第１の高濃度不純物領域と第２の高濃度不純物領域間の容量が４０ｆＦ以下であり、前記第１および第２の高濃度不純物領域を接続することにより、接続前と比べて静電破壊電圧が１０倍以上向上することを特徴とするものである。
また、前記第３の電流経路は、前記第１の電流経路よりも遙かに高い伝導度変調効率を有することを特徴とするものである。
また、前記第３の電流経路は、前記延在部の側面から１０μｍ以上の幅を確保して形成されることを特徴とするものである。
また、前記第３の電流経路は、前記静電気エネルギーの増加に従って電流経路が大きく広がることにより伝導度変調効率が向上することを特徴とするものである。
また、前記絶縁領域は、前記第１および第２の高濃度不純物領域の周囲に当接して配置され、前記第１および第２の高濃度不純物領域の少なくとも一方において、前記両高濃度不純物領域が対向する面と逆側の前記絶縁領域を１０μｍ以上確保することを特徴とするものである。
また、前記絶縁領域は、前記第１および第２の高濃度不純物領域の周囲に当接して配置され、前記第１および第２の高濃度不純物領域が対向する面の延在方向に前記絶縁領域を１０μｍ以上確保することを特徴とするものである。
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
第１に、静電破壊しやすい、ｐｎ接合又は、ショットキ接合を含むＦＥＴの特に弱い接合となる電極間に、高濃度領域―絶縁領域―高濃度領域からなる保護素子を接続することにより、外部より印加される静電エネルギーをバイパスさせることができる。これにより保護素子内部で静電エネルギーが放電されるので、保護素子が接続された電極間に至る静電エネルギーが減衰し、静電破壊からＦＥＴを保護することができる。
第２に、被保護素子の端子から動作領域上の電極に至る経路途中に保護素子を接続することにより、効果的に、動作領域上の静電破壊に弱い接合を静電破壊から保護できる。
第３に、保護素子が、ＩＮ、ＯＵＴ両パッドに近接し、尚且つ静電エネルギーが印加される制御端子パッドからＩＮ側、ＯＵＴ側とも同程度に近いところに接続されているため、静電エネルギーを最も効果的に減衰させることができ、ＩＮ−Ｃｔｌ間、ＯＵＴ−Ｃｔｌ間の両方の静電破壊電圧を同程度に最大限向上させることができる。
第４に、保護素子は、高濃度領域―絶縁領域―高濃度領域からなり、ｐｎ接合を有さないため、保護素子自体の寄生容量がほとんど発生しない。被保護素子と同一基板で保護素子を作りこむことができ、寄生容量の増加をほとんど伴わず、従って高周波特性を劣化させずに、被保護素子の静電破壊を防ぐことができる。
第５に、保護素子は、静電エネルギーを放電する面が、水平面となる保護ダイオードと異なり、垂直面になるため、チップ面積の増大をほとんど招くことなく、これを集積化することができるものである。
第６に、保護素子２００は、保護素子の端子となる第１ｎ＋型領域２０１および第２ｎ＋型領域の少なくともどちらか一方の高濃度領域の幅を５μｍ以下とすることにより、絶縁領域２０３に第２の電流経路Ｉ２が形成され、電子電流、ホール電流、再結合のいずれも広い範囲に分布し、その分伝導度変調効率が高くなる。
第７に、第２の電流経路Ｉ２により電流が広い範囲に渡って流れるため温度が低下し、その分キャリアの移動度が上がり、さらに電流が増える。
第８に、第２の電流経路Ｉ２により、印加される静電気の電圧が高くなればなるほど伝導度変調効率がますます上がり、電流経路が大きく広がるので、伝導度変調効果を自動調整することができる。
第９に、保護素子の一方の端子となる高濃度領域の幅を５μｍ以下とすることで、第１の電流経路Ｉ１も静電気の電圧が高くなればなるほどより深いところに電流が流れるようになり、第２の電流経路Ｉ２同様に伝導度変調効果を自動調整することができる。
第１０に、第２の電流経路Ｉ２となり得る絶縁領域２０３を十分確保することにより、静電破壊電圧を２０倍以上向上させることができる。
第１１に、ｂ構造では、第１ｎ＋型領域２０１の外側の絶縁領域２０３幅βを１０μｍ以上確保すれば、第２の電流経路Ｉ２をより広くして伝導度変調効率をより上昇させることができる。具体的にはβを２５μｍ確保すればａ構造の保護素子に比べ少なくとも約１０倍の電流を流すことができる。
第１２に、チップ上の配置によって、十分なβやδ、または対向面ＯＳ間の距離が確保できない場合には、第１ｎ＋型領域２０１に延在部３００を設け、延在部３００と他の構成要素との間に幅（γ）１０μｍ以上の絶縁領域２０３を確保し、延在部３００と第２ｎ＋型領域２０２間に伝導度変調効率の高い電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成する。
これにより、延在部３００および第２ｎ＋型領域２０２との間により大きな電流経路を確保できる。装置の深さ方向にも第３の電流経路Ｉ３が形成されるため、深さ方向の電流も増加する。
図１から図２２を用いて、本発明の実施の形態を詳細に説明する。
図１は、被保護素子となる化合物半導体スイッチ回路装置１００を示す回路図である。第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。
抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。また、後述するが各抵抗Ｒ１、Ｒ２は制御端子Ｃｔｌ−１、Ｃｔｌ−２から複数の経路で延在され、ＦＥＴ１およびＦＥＴ２のゲート電極に接続する。本実施形態では、例えばその経路を２つとし、制御端子Ｃｔｌ−１から抵抗Ｒ１−１、Ｒ１−２が延在されてＦＥＴ１のゲート電極に接続し、制御端子Ｃｔｌ−２から抵抗Ｒ２−１、Ｒ−２−２が延在されてＦＥＴ２のゲート電極に接続する。
図１（Ａ）に示す回路は、図１０に示すＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ)と呼ばれる化合物半導体スイッチ回路装置の２つのＦＥＴのゲート−ソース電極およびゲート−ドレイン電極間に保護素子２００を接続したものである。制御端子Ｃｔｌ−１は、ＦＥＴ１のゲート電極に接続し、制御端子Ｃｔｌ−２はＦＥＴ２のゲート電極に接続しており、Ｃｔｌ−１とＩＮ間、およびＣｔｌ−２とＩＮ間、Ｃｔｌ−１とＯＵＴ１間およびＣｔｌ−２とＯＵＴ２間に、それぞれ保護素子２００が接続されている。
図１（Ｂ）は図１（Ａ）においてＦＥＴの部分を内部等価回路に置き換えた図である。ＧａＡｓＭＥＳＦＥＴ１００において、静電破壊電圧を考えるときはゲートショットキ接合は逆バイアス状態である。つまり、そのときの等価回路はゲート電極Ｇ−ソース電極Ｓ間およびゲート電極Ｇ−ドレイン電極Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。
静電破壊からの保護は、弱い接合であるゲート電極１０５のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ＭＥＳＦＥＴ１００の２電極間に上記の保護素子２００を接続し、対応する２電極間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護することとした。
ここで保護素子２００について図２を用いて説明する。
図２は保護素子を示す概要図である。
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板１０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２として説明する。第１および第２ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板１０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０３Ωｃｍ以上が望ましい。
絶縁領域２０３の両端に当接して第１および第２ｎ＋型領域２０１、２０２を配置し、第１および第２ｎ＋型領域２０１、２０２の離間距離を４μｍ程度にすると、第１および第２ｎ＋型領域２０１、２０２がそれぞれ接続する被保護素子の２電極間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
この２つのｎ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。ｎ＋型領域の不純物濃度および絶縁領域の抵抗値も、同様である。
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、第１および第２ｎ＋型領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
これら、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２を、被保護素子１００の２つの電極間に接続する。第１および第２ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
図３および図４に、金属電極２０４を設ける場合を示す。この金属電極２０４は、被保護素子であるＭＥＳＦＥＴ１００の電極と接続するボンディングパッド、またはボンディングパッドに接続する配線と接続する。図３は、第１および第２ｎ＋型領域２０１、２０２とショットキ接合を形成する金属電極２０４であり、図４はオーミック接合を形成する金属電極２０４である。ここでは便宜上、ショットキー接合の金属電極２０４ｓ、オーミック接合の金属電極２０４ｏとして説明する。
図３（Ａ）は、金属電極２０４ｓが、第１ｎ＋型領域２０１および／又は第２ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４ｓは、第１、第２ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板１０１に延在され基板表面とショットキ接合を形成しても良い。
また、図３（Ｂ）（Ｃ）の如く、第１、第２ｎ＋型領域２０１、２０２上に、保護用窒化膜などの縁膜膜２０５を介して金属電極２０４ｓを設けても良い。この場合、金属電極２０４ｓは半絶縁基板１０１上に延在され、基板１０１を介して第１、第２ｎ＋型領域２０１、２０２と接続することになる。更に図３（Ｄ）の如く、両ｎ＋型領域２０１、２０２の上には金属層が設けられず、その外側の半絶縁基板１０１と金属電極２０４ｓがショットキ接合を形成する構造であってもよい。
図３（Ｂ）（Ｃ）（Ｄ）の場合すべて、金属電極２０４ｓは第１、および／又は第２ｎ＋型領域２０１、２０２とは直接接続されない。このように金属電極２０４ｓは第１および／または第２のｎ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板とショットキ接合を形成する構造でもよい。すなわち、図３（Ｂ）（Ｃ）（Ｄ）の如く第１、第２ｎ＋型領域２０１、２０２と金属電極２０４ｓは接する必要はなく、５μｍ以内であれば半絶縁基板を介してｎ＋型領域と金属電極２０４ｓとは充分な接続を確保できる。
一方図４には、第１及び／又は第２ｎ＋型領域とオーミック接合を形成する金属電極２０４ｏを示す。
金属電極２０４ｏは、前記第１および／又は第２ｎ＋型領域２０１、２０２とオーミック接合を形成してもよい。半絶縁基板１０１と金属電極２０４ｏとはオーミック接合を形成することはできないので、この場合は隣接する基板１０１上に金属電極２０４ｏが延在することはない。金属電極２０４ｏは、被保護素子のボンディングパッド（またはボンディングパッドに接続する配線）１２０と接続させるが、オーミック接合の場合は、図の如く、他の金属層２０６を介して金属電極２０４ｏとパッド（または配線）１２０と接続させる。
オーミック接合の方がショットキ接合より抵抗分が小さく、静電気を通しやすい。その意味ではオーミック接合の方がショットキ接合より静電破壊からの保護効果は大きい。
しかしオーミック接合は、オーミック電極金属２０４ｏが深く基板内部まで拡散することが多く、高濃度層の深さ以上にオーミック電極金属２０４ｏが達すると、基板の半絶縁領域とオーミック電極金属２０４ｏが接触することになり、このときは逆に保護素子２００自身が静電破壊しやすくなる。
例えば第１ｎ＋領域２０１、第２ｎ＋領域２０２ともオーミック接合による金属が設けられ、オーミック接合どうしの距離が１０μｍとして、オーミック電極金属２０４ｏがｎ＋領域２０１、２０２の深さ以上に基板の半絶縁領域まで拡散していたとすると、ｎ＋領域の深さより深い部分ではオーミック接合―絶縁領域―オーミック接合の構造ができており、この構造は静電エネルギーに弱いことがわかっているため、このとき保護素子自身が静電破壊してしまう恐れが出てくる。
従ってオーミック電極金属２０４ｏがこれら２つのｎ＋領域の深さ以上に基板の半絶縁領域まで拡散してしまう場合は、ショットキ接合でなければならず、オーミック電極金属２０４ｏがｎ＋領域の深さにまで達しない場合はオーミック接合の方が保護効果が大きい。
また、図４（Ｂ）の如く、保護素子２００の２端子が共に同じ金属電極構造である必要はなく、第１および第２ｎ＋型領域が、それぞれ単独に、図３および図４（Ａ）に示す構造を有していても良い。更に一方の端子は金属電極２０４を有し、他方の端子は金属電極２０４を設けなくても良いが、抵抗分を小さくするためできるだけ設けた方が良く、その分、保護効果が増す。
尚、これら金属電極２０４は、ボンディングパッドの一部またはボンディングパッドに接続する配線の一部であっても良く、後に詳述するがこれらを利用することで、保護素子２００を接続することによるチップ面積の増大を防ぐことができる。
ここで、図５を用いてＦＥＴ１００と同一基板に集積化される保護素子２００の種類について説明する。上述のＦＥＴ１００の動作領域１０８は、以下の構造のいずれでも良い。図５（Ａ）から図５（Ｄ）の各図において、左図がＦＥＴの動作領域１０８であり、右図が保護素子２００である。
まず図５（Ａ）の如く、半絶縁性基板１０１にイオン注入により例えばｎ型の動作層１０２を設け、その両端にｎ＋型のソース領域１０３およびドレイン領域１０４を形成して動作領域１０８とする。更にソース領域１０３、ドレイン領域１０４の上にオーミック電極としてソース電極１０６、ドレイン電極１０７を設け、ｎ型の動作層１０２にショットキ接合するゲート電極１０５を設けたＭＥＳＦＥＴである。この場合保護素子２００の２端子２０１、２０２は、動作領域１０８のソース領域１０３およびドレイン領域１０４と同時に形成すると工程を簡素化できるため好ましく、半絶縁性基板１０１上に４μｍ離間して配置する。保護素子は、第１ｎ＋型領域２０１−半絶縁領域２０３ａ−第２ｎ＋型領域２０２の構造である。この場合の保護素子２００はゲートショットキ接合を静電破壊から保護する。
図５（Ｂ）のＦＥＴは、半絶縁性基板１０１にイオン注入により例えばｎ型の動作層１０２を設け、その両端にｎ＋型のソース領域１０３およびドレイン領域１０４を形成して動作領域１０８とする。ソース領域１０３、ドレイン領域１０４の上にオーミック電極としてソース電極１０６、ドレイン電極１０７を設け、ｎ型の動作層１０２内に形成したｐ＋型のゲート領域１０９にオーミック接合するゲート電極１０５を設けた接合型ＦＥＴである。この場合、保護素子２００の２端子２０１、２０２は、動作領域１０８のソース領域１０３およびドレイン領域１０４と同時に形成すると工程を簡素化できるため好ましく、半絶縁性基板１０１上に４μｍ離間して配置する。保護素子２００は、第１ｎ＋型領域２０１−半絶縁領域２０３ａ−第２ｎ＋型領域２０２の構造である。この場合、保護素子はゲートｐｎ接合を静電破壊から保護する。
図５（Ｃ）のＦＥＴの動作層１０２は、半絶縁性基板１０１上に例えばｎ型エピタキシャル層を積層した動作層１０２であり、その両側にｎ＋型不純物を注入してソース領域１０３およびドレイン領域１０４を形成する。ソース領域１０３、ドレイン領域１０４の上にオーミック電極としてソース電極１０６、ドレイン電極１０７を設け、ｎ型の動作層１０２にショットキ接合するゲート電極１０５を設けたＭＥＳＦＥＴである。隣接する他の素子とは不純物注入による絶縁化層１２５で分離する。この場合、同一チップに集積化される保護素子２００表面もｎ型エピタキシャル層であるので、第１および第２ｎ＋型領域の間は、不純物注入層による絶縁化領域２０３ｂとする。両端子の外側も絶縁のため同じく不純物注入による絶縁化層１２５で分離する。保護素子の絶縁化領域２０３ｂと素子分離の絶縁化層１２５は同一工程により形成するとよい。又、第１および第２ｎ＋型領域２０１、２０２は動作領域１０８のソースおよびドレイン領域と同時に形成すると良い。保護素子は、第１ｎ＋型領域２０１−絶縁領域２０３ｂ−第２ｎ＋型領域２０２の構造である。この場合、保護素子はゲートショットキ接合を静電破壊から保護する。
図示はしないが、上記ｎ型エピタキシャルの動作層内にｐ＋型のゲート領域を形成し、そこにオーミック接合するゲート電極を設けた接合型ＦＥＴも、図５（Ｂ）と同様に考えられる。この場合、保護素子はゲートｐｎ接合を静電破壊から保護する。
更に図５（Ｄ）の如く、ＭＥＳＦＥＴ、接合型ＦＥＴに限らず、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）でも良い。
すなわち、半絶縁性基板１０１に、ｎ＋＋ＡｌＧａＡｓ層１０１ａ、ノンドープＩｎＧａＡｓ層１０１ｂ、ｎ＋＋ＡｌＧａＡｓ層１０１ｃを順次積層した構造である。複数の層からなる動作層１０２の両端に設けられたｎ＋型のイオン注入によるソース領域１０３およびドレイン領域１０４の上に、オーミック電極としてソース電極１０６、ドレイン電極１０７を設け、動作層表面にショットキ接合するゲート電極１０５を設ける。隣接する他の素子とは不純物注入による絶縁化層１２５により絶縁される。また、図５（Ｄ）右図の如く、同一チップに集積化される保護素子２００表面も同様の基板構造であるので、保護素子は、ソース領域１０３およびドレイン領域１０４と同時に形成した第１および第２ｎ＋型領域の間に絶縁化領域２０３ｂを設けた構造である。更に両端子の外側も絶縁のため同じく不純物注入による絶縁化層１２５で分離する。保護素子の絶縁化領域２０３ｂと素子分離の絶縁領域１２５は同一工程にて形成するとよい。また、第１および第２ｎ＋型領域は動作領域１０８のソースおよびドレイン領域と同時に形成すると良い。この場合、保護素子はゲートショットキ接合を静電破壊から保護する。
ここで、ＦＥＴではゲートショットキ接合、及びゲートｐｎ接合が最も静電破壊に弱いため、ゲート電極Ｇ−ソース電極Ｓ間、ゲート電極Ｇ−ドレイン電極Ｄ間に保護素子を接続する一例を示したが、ソース電極Ｓ−ドレイン電極Ｄ間に保護素子を接続してもよい。
図６は、図１に示すスイッチ回路装置を１チップに集積化した平面図を示す。
ＧａＡｓ基板１０１にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極１０５に抵抗Ｒ１、Ｒ２が接続されている。抵抗Ｒ１、Ｒ２は制御端子Ｃｔｌ−１、Ｃｔｌ−２からそれぞれ２つの経路で延在され、ＦＥＴ１、ＦＥＴ２の動作領域上の各ゲート電極と接続する。
また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２とそれぞれ接続する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺でＦＥＴ１およびＦＥＴ２の周囲にそれぞれ設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極１０５形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）１２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図６では、パッド金属層と重なるために図示されていない。
図６に示したＦＥＴ１およびＦＥＴ２は一点鎖線で囲まれる動作領域１１２に形成される。下側から伸びる櫛歯状の４本の第３層目のパッド金属層１３０が出力端子ＯＵＴ１に接続されるソース電極１１６（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極１０６（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の４本の第３層目のパッド金属層１３０が共通入力端子ＩＮに接続されるドレイン電極１１７（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極１０６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層１２０で形成されるゲート電極１０５が動作領域１１２上に７本の櫛歯形状に配置されている。なお、上側から伸びる真中の櫛歯のドレイン電極１１７（あるいはソース電極）はＦＥＴ１とＦＥＴ２とで共用しており、更に小型化に寄与している。ここで、ゲート幅が６００μｍという意味は各ＦＥＴの櫛歯状のゲート電極１０５のゲート幅の総和がそれぞれ６００μｍであることをいっている。
本実施形態によれば、制御端子Ｃｔｌ−１、Ｃｔｌ−２と接続する電極パッドＣ１およびＣ２からそれぞれ２つの経路で接続手段が延在され、動作領域１１２上のゲート電極１０５に接続する。すなわち、制御端子パッドＣ１から抵抗Ｒ１−１、Ｒ１−２が延在されＦＥＴ１のゲート電極１０５に接続する。また、制御端子パッドＣ２から抵抗Ｒ２−１、Ｒ２−２が延在されＦＥＴ２のゲート電極１０５に接続する。
抵抗Ｒ１および抵抗Ｒ２は、基板に設けられたｎ＋型不純物拡散領域である。また、それぞれＲ１−１、Ｒ１−２、Ｒ２−１、Ｒ２−２はそれぞれ２０ＫΩの抵抗値を有しており、Ｒ１−１とＲ１−２の並列接続でＲ１としてはトータル１０ＫΩである。同様にＲ２−１とＲ２−２の並列接続でＲ２としてはトータル１０ＫΩである。すなわち従来例の図１０におけるＲ１、Ｒ２の抵抗値と同じになるように設計されている。
本実施形態においてｎ＋型不純物拡散領域のみで抵抗Ｒ１およびＲ２を形成して、上記の抵抗値を実現しようとすると、夫々の抵抗の長さが長くなりすぎチップ上の占有面積が大きくなってしまう。そのため、抵抗Ｒ１、Ｒ２はその一部をシート抵抗の高いチャネル領域のｎ層と同濃度のｎ型不純物領域ＣＮで形成する。そしてそれを、制御端子パッドＣ１、Ｃ２と動作領域１１２上のゲート電極との接続手段とする。尚、可能であれば全てをｎ＋型不純物拡散領域で接続しても良いし、全てをｎ型不純物領域ＣＮで接続しても良い。
図７には、図６のスイッチ回路装置の一部の断面図および回路概要図を示す。図７（Ａ）は図６のＡ−Ａ線断面図であり１組のＦＥＴを示す。尚、スイッチ回路装置のスイッチ動作を行うＦＥＴ１、ＦＥＴ２は全て同様の構成である。
図７（Ａ）の如く、基板１０１にはｎ型の動作層１０２とその両側にソース領域１０３およびドレイン領域１０４を形成するｎ＋型の不純物領域が設けられ、動作層１０２にはゲート電極１０５が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極１０７およびソース電極１０６が設けられる。更にこの上に前述したように３層目のパッド金属層１３０で形成されるドレイン電極１１７およびソース電極１１６が設けられ、各素子の配線等を行っている。
ＭＥＳＦＥＴにおいては、ゲートショットキ接合の容量が小さく、ゲート電極Ｇ−ソース電極Ｓ間またはゲート電極Ｇ−ドレイン電極Ｄ間に、ゲート電極Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、動作領域１０８と動作領域１０８表面に設けられたゲート電極１０５との界面に形成されるショットキバリアダイオード１１５に対して逆バイアスに静電気が印加される状態となる（図１（Ｂ）参照）。
また、具体的にはＦＥＴにおいて、最も静電破壊電圧が低いのはゲート電極Ｇと動作層１０２とのショットキ接合部分である。つまり、ゲート電極−ドレイン電極間、又はゲート電極−ソース電極間に印加された静電エネルギーがゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
静電破壊からの保護は、弱い接合であるゲート電極１０５のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ＭＥＳＦＥＴ１００の２電極間に上記の保護素子２００を接続し、対応する２電極間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護することとした。
本実施形態では、図６の如く、ＦＥＴ１（ＦＥＴ２）のソース電極Ｓ−ゲート電極Ｇの２電極間およびドレイン電極Ｄ−ゲート電極Ｇの２電極間にそれぞれ保護素子２００を接続する。すなわち出力端子ＯＵＴ−１−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、出力端子ＯＵＴ−２−制御端子Ｃｔｌ−２間、共通入力端子ＩＮ−制御端子Ｃｔｌ−２間にそれぞれ保護素子を接続する。これにより、対応する２電極間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路ができる。このため、弱い接合であるＦＥＴのゲートショットキ接合にかかる静電エネルギーを軽減することができる。
図７（Ｂ）は電極パッド付近のＢ−Ｂ線断面図を示す。尚、スイッチ回路装置を構成する各電極パッドは全て同様の構成である。
図の如く電極パッド１３０の周辺には、各電極パッド１３０から高周波信号が漏れないよう、アイソレーション対策として、第３の高濃度不純物領域であるパッド周辺ｎ＋領域１５０が配置されている。各電極パッド１３０の一番下のゲート金属層１２０はＧａＡｓ半絶縁性基板とショットキ接合を形成しており、周辺ｎ＋領域１５０と各電極パッドはショットキ接合を形成している。
すなわち抵抗Ｒ１−１（Ｒ１−２も同じ）の一部と、第３の高濃度不純物領域となる周辺ｎ＋領域１５０の一部とが半絶縁性基板１０１を挟んで保護素子２００となり、例えば第２ｎ＋型領域２０２が半絶縁基板１０１（絶縁領域２０３）を介して金属電極２０４と接続する構造である。周辺ｎ＋領域１５０の端部から０μｍから５μｍ外側に離間して金属電極２０４が基板表面とショットキー接合を形成する。この場合金属電極２０４はゲート金属層１２０からなる共通入力端子パッドＩ（出力端子パッドＯ１も同様）の一部であるが、共通入力端子パッドＩに接続する配線の一部であっても良い（図３（Ｂ）参照）。尚、この接続例は一例であり、図３に示すすべての接続形態が考えられる。
ここで、ＦＥＴ１側とＦＥＴ２側は対称であり、全く同様であるので、ＦＥＴ１側を例に説明する。図２５に示すように、従来のスイッチ回路装置においては、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間の静電破壊電圧が１４０Ｖと最も低い。つまり、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加された静電エネルギーがＦＥＴ１のゲート電極１０５−ドレイン電極１１７間、又はゲート電極１０５−ソース電極１１６間に到達する前に、その到達過程において、静電エネルギーを減衰させれば良い。
静電エネルギーを減衰させる１つの方法として、Ｒ１の抵抗値を大きくする方法が考えられるが、Ｒ１を大きくし過ぎると、スイッチ回路装置のスイッチング時間が大きくなり過ぎる。そこで、本実施形態においては保護素子２００を用いて静電エネルギーを減衰させることとした。
ここで、前述の如く抵抗Ｒ１はｎ＋型不純物領域で形成されている。制御端子パッドＣ１から延在される抵抗Ｒ１−１は、共通入力端子パッドＩの一辺に沿って延在される。また、別の経路で、制御端子Ｃｔｌ−１から延在される抵抗Ｒ１−２は、出力端子パッドＯ１の一辺に沿って延在される。両抵抗はともに途中からｎ＋層からｎ層に接続し、ＦＥＴ１のゲート電極１０５に接続する。
つまり、抵抗Ｒ１−１を共通入力端子パッドＩに近接して配置することにより、抵抗Ｒ１−１を構成するｎ＋型領域と近接するパッド周辺ｎ＋型領域１５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。抵抗Ｒ１−１の一部が第１ｎ＋型領域２０１であり、共通入力端子パッドＩ周辺のｎ＋領域１５０の一部が第２ｎ＋型領域２０２である。すなわち、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間、つまりＦＥＴ１のソース−ゲート電極間（又はドレイン−ゲート電極間）に保護素子２００を接続したことになる。
また、保護素子を共通入力端子パッドＩに近接し、尚且つ静電気が制御端子パッドから動作領域上のゲート電極に向かう経路途中において、制御端子パッドに近い位置に接続できる。これにより、スイッチ回路装置に外部より印加された静電エネルギーを、それが動作領域上のゲート電極に伝わる経路のうち、チップ内では最も初期段階で減衰させることができる。
同様に、抵抗Ｒ１−２を出力端子パッドＯ１に近接して配置することにより、抵抗Ｒ１−２を構成するｎ＋型領域と近接するパッド周辺ｎ＋型領域１５０の離間距離は４μｍとなり、半絶縁性基板１０１を挟んで保護素子２００となる。抵抗Ｒ１−２の一部が第１ｎ＋型領域２０１であり、共通入力端子パッドＩ周辺のｎ＋領域１５０の一部が第２ｎ＋型領域２０２である。すなわち、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間、つまりＦＥＴ１のドレイン−ゲート電極間（又はソース−ゲート電極間）に保護素子２００を接続したことになる。
また、保護素子を出力端子パッドＯ１に近接し、尚且つ静電気が制御端子パッドから動作領域上のゲート電極に向かう経路途中において、制御端子パッドに近い位置に接続できる。これにより、スイッチ回路装置に外部より印加された静電エネルギーを、それが動作領域上のゲート電極に伝わる経路のうち、チップ内では最も初期段階で減衰させることができる。
このように、制御端子Ｃｔｌ−１から共通入力端子パッドＩおよび出力端子パッドＯ１に沿って２つの経路で接続手段を延在し、それぞれを用いて保護素子２００を接続することで、出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加される静電エネルギーをそれぞれ同程度に、また最も効率良く減衰させることができるものである。
ここで、保護素子２００がパッドに添って近接している距離は長い方がより多くの静電エネルギーを減衰させることができるため、１０μｍ以上が望ましい。図６では、保護素子２００は、共通入力端子パッドＩ１辺に添って配置した図を示したが、例えば抵抗Ｒ１−１の配置を変えて、共通入力端子パッドＩの２辺に添ってＬ字形状に配置すれば、パッドと近接して配置する保護素子２００の長さを稼げるので静電エネルギーの減衰により効果的である。当然ながら出力端子パッドＯ１についても同様である。
後に詳述するが、上記の如くスイッチ回路装置の共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−２間に、保護素子２００を接続することにより、これらの端子間の静電破壊電圧を７００Ｖまで向上させることができる。
例えば、ゲート電極―ゲートパッド間に抵抗が無い場合は、ゲート長０．５μｍ、ゲート幅６００μｍのＦＥＴであれば、ゲートーソース間やゲートードレイン間の静電破壊電圧を測定すると５０Ｖ程度以下である。すなわちＦＥＴの動作領域上のゲートショットキ接合そのものの静電破壊電圧の実力値は５０Ｖ程度以下といえる。
本実施形態のＦＥＴもゲート長０．５μｍ、ゲート幅６００μｍであり、通常このＦＥＴのゲートショットキ接合の静電破壊電圧も５０Ｖ程度以下である。しかし、スイッチ回路装置には必ず本実施形態のようなゲート電極―ゲートパッド（この場合制御端子パッド）間の抵抗Ｒ１が存在する。この抵抗Ｒ１で、静電エネルギーが一部熱となって消費されるため、スイッチ回路装置として共通入力端子ＩＮ−制御端子Ｃｔｌ−１間（以下抵抗Ｒ１−２が接続される出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間も同様）の静電破壊電圧を測定すると、保護素子２００を接続しなくても多少静電破壊電圧は向上し、１００Ｖ程度以下となる。
そこにさらに保護素子２００を接続すると、静電エネルギーがバイパスされ保護素子２００で放電される。つまり、保護素子２００により放電される静電エネルギー分が更に追加で、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加されても、動作領域１１２上のゲートショットキ接合が静電破壊することはなくなり、保護素子２００により放電する分だけ、静電破壊電圧の測定値が大きくなり２００Ｖ以上となる。
換言すれば、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加される静電エネルギーを、抵抗Ｒ１−１で一部熱として消費しながら、さらに保護素子２００での放電により消費する。そして、動作領域１１２上のゲート電極に達するまでの間に、動作領域１１２上のゲートショットキ接合の破壊電圧以下まで減衰することができる。
図８には、図６のスイッチ回路装置の静電破壊耐圧を測定した結果を示す。これによると、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間および共通入力端子ＩＮ−制御端子Ｃｔｌ−２間の静電破壊電圧が７００Ｖとなり、従来の同じ端子間で１４０Ｖであったことと比較すると大幅に向上している。さらに出力端子ＯＵＴ１−制御端子Ｃｔｌ−１間および出力端子ＯＵＴ２−制御端子Ｃｔｌ−２間の静電破壊電圧も同様に７００Ｖと従来の４５０Ｖ〜５００Ｖに比べ向上している。
このメカニズムを、ＦＥＴの動作領域１１２上のゲートショットキ接合の静電破壊電圧の実力値が例えば５０Ｖとして説明する。
ＦＥＴの動作領域１１２上のゲートショットキ接合は上述の如く５０Ｖで破壊する。また、従来は、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間の静電破壊電圧は、図２５に示す１４０Ｖである。これは、保護素子２００を設けず、共通入力端子ＩＮ−制御端子Ｃｔｌ−１間に印加される静電エネルギーが一部抵抗Ｒ１−１で減衰しながら動作領域１１２上のゲート電極に達する場合の値である。つまり１４０−５０＝９０Ｖ分の静電エネルギーが、ゲート電極１０５―制御端子パッドＣ１間の抵抗Ｒ１−１で、熱として消費され、ＦＥＴの動作領域１１２上のゲートショットキ接合に５０Ｖが印加された時点でＦＥＴのショットキ接合が破壊していたことになる。
本実施形態では、図８の如く共通入力端子ＩＮ−制御端子Ｃｔｌ−１間で、静電破壊電圧を測定したとき７００Ｖで破壊する。ＦＥＴの動作領域１１２のショットキ接合は５０Ｖで破壊し、ゲート電極１０５―制御端子パッドＣ１間の抵抗Ｒ１−１で、熱として消費される静電エネルギーは９０Ｖ分であり、これは従来同様である。
すなわち、７００−５０−９０＝５６０Ｖ分の静電エネルギーが保護素子２００で放電され、これも熱となって消費されたことになる。つまり、本実施形態のパターンによれば、動作領域１１２のショットキ接合の静電破壊電圧分＋抵抗Ｒ１−１での減衰分を越えた分（５６０Ｖ）を保護素子２００で放電できる。このため、動作領域１１２上のゲート電極に至るまでに静電エネルギーを減衰できるので、静電破壊電圧が７００Ｖまで向上したといえる。
ここで、共通入力端子パッドＩ、制御端子パッドＣ１、Ｃ２、出力端子パッドＯ１、Ｏ２の周端部の下、および両ＦＥＴの動作領域１１２を除くゲート電極の周端部の下にも、一点破線で示す如く周辺ｎ＋型領域１５０が設けられている。周辺ｎ＋型領域１５０は周端部だけでなく、各パッド直下全面および両ＦＥＴの動作領域を除くゲート電極１０５直下全面に設けられてもよい。さらに周辺ｎ＋型領域１５０は、共通入力端子パッドＩ、制御端子パッドＣ１、Ｃ２、出力端子パッドＯ１、Ｏ２に隣接してそれらの周辺に設けられ、それらの下には設けられなくても良い。また両ＦＥＴの動作領域１１２を除くゲート電極に隣接してそれらの周辺に設けられ、それらの下には設けられなくても良い。
これら周辺ｎ＋型領域１５０は、ソースおよびドレイン領域形成と同時に形成されたものであり、これら周辺ｎ＋型領域１５０および抵抗Ｒ１、Ｒ２が互いに隣接する部分の離間距離は４μｍとなっている。
つまり、これらの周辺ｎ＋型領域１５０と抵抗Ｒ１、Ｒ２とを保護素子２００の両端子として、同一チップ内に複数接続することができる。保護素子２００の端子は、金属電極を介してボンディングパッドと接続しても良いし、ボンディングパッドと動作領域１１２上のゲート電極とを接続する抵抗Ｒ１、Ｒ２などの配線そのものであっても良い。
以上に、基板上の動作領域表面にソース電極、ゲート電極、ドレイン電極を持つＦＥＴと、そのＦＥＴを集積化したスイッチ回路装置の静電破壊電圧向上の方法に関する本発明の適用について述べた。しかし、本発明を適用する半導体素子は、その素子が有する電極の数は上記の３つに限らず、例えば総電極数が４つのデュアルゲートＦＥＴや、総電極数が５つとなるトリプルゲートＦＥＴ等についても適用できる。
ここで、保護素子２００の形状及び接続位置について、さらに説明する。保護素子２００に静電気が印加されたときには静電気電流が発生すると考えられるので、保護素子２００に静電気電流を多く流せればより保護効果が向上する。すなわち、保護素子２００を流れる静電気電流をより多く流せるように保護素子２００の形状及び接続位置を考慮するとよい。
上述の如く、本実施形態の保護素子は、第１ｎ＋型領域２０１と、第２ｎ＋型領域を対向配置し、両領域周囲に絶縁領域２０３を配置した構造である。
図９の如く第１ｎ＋型領域２０１は、第２ｎ＋型領域２０２に対向する１つの側面と、逆側の側面とを有する。第２ｎ＋型領域２０２も同様に、第１ｎ＋型領域２０１に対向する１つの側面と、逆側の側面を有する。両領域が互いに対向している１つの側面を対向面ＯＳと称する。
尚、本実施形態の第２ｎ＋型領域２０２は１つの拡散領域に限らない。つまり、第１ｎ＋型領域２０１に対向配置され、静電エネルギーを放電するために利用されるすべての高濃度不純物領域を総称する。すなわち、第２ｎ＋型領域２０２は、１つの第１ｎ＋型領域２０１に対向配置されていれば、１つの不純物拡散領域から構成されてもよいし、分割された複数の不純物領域の集合であってもよい。
また、第２ｎ＋型領域２０２は、複数種類に分かれている場合互いに直接は連続せず不連続になっていてもよい。つまり同じ被保護素子の同じ端子に接続されていて、対向する第１ｎ＋型領域２０１が共通である第２ｎ＋型領域２０２は第２ｎ＋型領域２０２上に金属電極がある場合、静電気による電圧により空乏層が金属電極に達して保護素子自体が破壊しない程度に十分高い不純物濃度を保っていれば、不純物濃度の違いがあってもよい。また、それらの不純物濃度の違い、サイズの違い、形状の違いなど何種類違いがあってもそれらを総称して第２ｎ＋型領域２０２とする。
同様に、同じ被保護素子の同じ端子に接続されていて、対向する第２ｎ＋型領域２０２が共通である第１ｎ＋型領域２０１は不純物濃度の違い、サイズの違い、形状の違いなど何種類あってもそれらを総称して第１ｎ＋型領域２０１とする。
また、以下の絶縁領域２０３は、ＧａＡｓ基板１０１の一部を例に説明するが、基板に不純物をイオン注入して絶縁化した絶縁化領域でも同様に実施できる。
図９は、ＩＳＥ ＴＣＡＤ（ＩＳＥ社製ＴＣＡＤ）で保護素子２００の電圧−電流特性をデバイスシミュレーションしたときの断面モデルである。５０μｍ厚のＧａＡｓ半絶縁基板上にドーズ量５×１３ｃｍ−２、加速電圧９０ＫｅＶのイオン注入とアニールにより第１ｎ＋領域２０１、第２ｎ＋領域２０２を形成し、保護素子２００を形成する。すなわち、この構造では第１ｎ＋型領域２０１と第２ｎ＋型領域２０２間および両領域の周囲がすべて絶縁領域２０３となる。
第１ｎ＋領域２０１は、図９に示す如く両領域の対向面ＯＳに対して離間する方向の幅α１を５μｍ程度以下とし、具体的には３μｍとする。α１は狭ければ狭いほどよいが、保護素子として機能する限界として０．１μｍ以上は必要である。また、本実施形態では第２ｎ＋型領域２０２と４μｍ程度離間してほぼ平行に配置するが、放電しやすくするために平面パターンにおいて第１ｎ＋型領域の先を尖らせた形状とし、すなわち、第２ｎ＋型領域２０２との離間距離が変化するパターンであってもよい。α１を５μｍ以下とする根拠については後述する。
第１ｎ＋型領域２０１および第２ｎ＋領域２０２には、図９の如く金属電極２０４が接続する。尚、金属電極２０４と第１および第２ｎ＋型領域の接続方法には、図３および図４に示すものが考えられる。
第２ｎ＋型領域２０２は、例えばパッドの下に設けられた拡散領域であり、ここではその幅α２は５１μｍとする。第１および第２ｎ＋型領域のそれぞれに金属電極２０４を１μｍずつ内側に設けた。また、デバイスサイズとなる奥行き（例えばＦＥＴであればゲート幅）は１μｍとする。
そして第１ｎ＋領域２０１をプラス、第２ｎ＋領域２０２をマイナスにして、２２０ｐＦ、０Ωで静電気電圧７００Ｖが印加されたことを想定して１Ａの電流を流すシミュレーションを行った。
図１０、図１１、図１２には、それぞれシミュレーションによる電子電流密度、ホール電流密度および再結合密度の分布を示す。単位はいずれもｃｍ−３である。尚、図１０には、上部に図９に示した断面モデルを重ねて配置した。図１１および図１２も同様である。
図１０の電子電流密度分布において、ｐ１領域が、第１ｎ＋型領域２０１、第２ｎ＋型２０２領域両方にまたがる領域の中で最も密度が高い領域である。電子電流とホール電流を合わせた電流がトータル電流であるがホール電流より電子電流の方が遥かに大きいので電子電流を電流の代表として、本実施形態では、第１および第２のｎ＋型領域周辺、もしくは基板表面から、ｐ１の１割程度の電子電流密度となるｑ１領域付近までを保護素子２００の電流経路と定義する。ｑ１領域付近までとした理由は、ｑ１領域よりも電流密度が少ない領域では、動作に影響しないと考えられるためである。
図１０からも明らかなように、α１の幅が狭いことにより電流は、第１ｎ＋領域２０１の対向面ＯＳと逆の側面にも多く回り込んで流れている。この回り込み電流は静電気が印加されたときも同様に発生すると考えられる。
第１ｎ＋領域２０１の外側にあるｑ１領域は第１ｎ＋領域２０１から最も遠い場所で、Ｘ軸で２０μｍ付近となっている。第１ｎ＋領域２０１の外側の端のX座標は図９のとおり５μｍであり、第１ｎ＋領域２０１の外側１５μｍまでは、第１ｎ＋領域２０１、第２ｎ＋領域２０２の両方にまたがる最も電子電流密度の高い領域の１割程度の電子電流が流れている。
図１１のホール電流も同様に第１ｎ＋領域２０１の外側に回り込みがある。このホール電流密度分布においてＸ座標２０μｍ付近のｑ２領域のホール電流密度は、第１ｎ＋領域２０１、第２ｎ＋領域２０２の両方にまたがる最も密度の高いホール電流密度のｐ２領域に対し２％程度のホール電流密度となっている。
図１２の再結合も同様に第１ｎ＋領域２０１の外側に回り込みがある。図１２の再結合密度分布においてＸ座標２０μ付近のｑ３領域の再結合密度は、第１ｎ＋領域２０１、第２ｎ＋領域２０２の両方にまたがる最も密度の高い再結合密度のｐ３領域に対し１割程度となっている。
図１３は、上記の分布図を元に、第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の周囲の絶縁領域２０３に形成される電流経路を示した模式図である。比較のために図１３（Ａ）にα１とα２が同等の幅で、５１μｍ前後と広い場合（以下ａ構造と称する）の模式図を示す。図１３（Ｂ）は、図９に示す、第１ｎ＋型領域２０１を第２ｎ＋型領域２０２と比較して十分狭い幅（α１＜＜α２：以下ｂ構造と称する）にした場合である。
尚、図１３（Ａ）の元になる分布図は、α１およびα２が等しいので左右対称に密度が分布している。ａ構造については分布図の図示は省略し、模式図を示す。
図１３（Ａ）の如くα１およびα２の幅が広い（５１μｍ）の場合は、対向面間および底面部付近に矢印の如く電流経路（ｐ１領域からｑ１領域付近まで）が形成される。本明細書では、図の如く基板表面から所定の深さに形成され、第１ｎ＋領域２０１および第２ｎ＋型領域２０２の対向面ＯＳの間と、両領域の底面付近間の絶縁領域２０３に形成される電子電流およびホール電流の経路を第１の電流経路Ｉ１と称する。すなわち、ａ構造の保護素子の電流経路は第１の電流経路Ｉ１のみである。
一方、図１３（Ｂ）の如く、α１を５μｍ程度まで狭くすると、電子電流及びホール電流は、対向面ＯＳ間と底面部付近に形成される第１の電流経路Ｉ１に加えて、第１の電流経路Ｉ１より深い領域に経路が形成される。この経路は、第１ｎ＋領域２０１を回り込み、対向面ＯＳと逆側の、第１ｎ＋型領域外側の側壁も利用して電子電流及びホール電流が移動し、ａ構造と比較してｑ１領域が下方に形成される。
本明細書では図の如く第１の電流経路Ｉ１より深い領域に形成され、第２ｎ＋型領域２０２から、第１ｎ＋型領域２０１の対向面ＯＳとは逆側の側面に至る絶縁領域に形成される電子電流およびホール電流の経路を第２の電流経路Ｉ２と称する。
図１３（Ｂ）において、第２の電流経路Ｉ２は、第２ｎ＋型領域２０２の幅が５１μｍと十分広いため、第２ｎ＋型領域２０２付近では広い底面部の水平方向に電流経路が形成される。
一方、第１ｎ＋型領域２０１においては、幅α１が前述の如く５μｍ程度と狭いため、第１ｎ＋型領域２０１を回り込むような経路で電流が流れ、第１ｎ＋型領域２０１の底面部だけでなく、対向面ＯＳと逆側の側面も電流経路となる。
すなわち、上記の図からも明らかなようにａ構造の場合は保護素子の電流経路は、第１の電流経路Ｉ１のみであるが、ｂ構造の保護素子２００は細い第１ｎ＋領域２０１により第２の電流経路Ｉ２を形成し、第１の電流経路Ｉ１と第２の電流経路Ｉ２の２つの電流経路を形成している。
第２の電流経路Ｉ２は第１ｎ＋領域２０１の外側の側面から電流が出入りしている。また、第２の電流経路Ｉ２は第１の電流経路Ｉ１に比べて、第１及び第２ｎ＋型領域より深い領域を通り、迂回（遠回り）して第１ｎ＋型領域２０１に達することで、絶縁領域２０３内に長い経路を得ることができる。これにより絶縁領域２０３内のトラップ（ＧａＡｓの場合ＥＬ２）を利用して伝導度変調効果の機会をより多く作ることができる。
すなわち、ｂ構造では、第２の電流経路Ｉ２を設けることにより、第１の電流経路Ｉ１のみの場合と比較して伝導度変調効率を向上させ、より多くの電流を流すことを可能にしている。第１および第２ｎ＋型領域間を流れる電流値が増加することは、静電気が印加されたとき、静電気電流をより多く流せることになり、保護素子としての効果が増大する。
このように、故意に電流経路を長く迂回させることによりメインキャリアがその極性と反対の極性のキャリアと出会う機会を増やし伝導度変調効率を向上させる手法は、ＩＧＢＴなどの伝導度変調デバイスでは良く採用される手法であり、以下に詳述する。
一般に絶縁領域を絶縁領域たらしめているのがトラップの存在である。ドナートラップとは元々の性質としてプラス電荷を持ち、電子を捕らえると中性になり伝導度変調の媒体となり得るものであり、ＧａＡｓの場合はＥＬ２がドナートラップである。また、不純物注入による絶縁化領域（２０３ｂ）にもトラップは存在する。
図１４に、図９に示す構造のデバイスで、第１ｎ＋型領域２０１をプラスにし第１ｎ＋型領域２０１―第２ｎ＋型領域２０２間に印加する電圧を上げていったときの奥行き１μｍでの電圧―電流特性をシミュレーションした結果を示す。この図に示すとおりブレークダウン電圧は２０〜３０Ｖである。
このように、保護素子２００は２０〜３０Ｖでブレークダウンし、それ以上の電圧が印加されるとバイポーラ動作となり伝導度変調が起きる。保護素子は、数百Ｖという静電気電圧が印加した場合にブレークダウンさせて使用するので、保護素子２００の動作状態は初期状態から伝導度変調が起きている。
この伝導度変調がより多く行われるとその分ブレークダウン後のなだれ増倍がより激しくなり電子―ホールの生成再結合が盛んに行われるため電流がより多く流れる。
このように、保護素子２００に第２の電流経路Ｉ２を形成することにより、深い領域および対向面ＯＳと逆側の第１ｎ＋型領域２０１の外側方向での伝導度変調効率を向上させることができる。
また、第２の電流経路Ｉ２設けるために第１ｎ＋型領域２０１の幅を５μｍ以下と狭めたため、第１の電流経路Ｉ１においても第１ｎ＋型領域２０１付近の電子が混み合ってお互い反発し合い、ａ構造に比べてより深い経路を主たるキャリアである電子が通るようになるため、その分第１の電流経路Ｉ１自身も、従来より伝導度変調を多く受ける。
図１５に示すグラフを用いて、ｂ構造のトータルの電流値に対する第２の電流経路Ｉ２の電流値の比率を求めた。これは第１ｎ＋型領域２０１をプラスとし、２２０ｐＦ、０Ωで約７００Ｖの静電気が印加されたことを想定し奥行き１μｍに１Ａの電流を流したシミュレーションを行った場合の、表面から２μｍの深さの電子電流密度のＸ座標依存性グラフである。
表面から２μｍの深さの電子電流密度において、第１ｎ＋型領域２０１直下に相当する電子電流密度を第１ｎ＋型領域２０１のＸ方向の幅で積分してその値を第１の電流経路Ｉ１分とし、第１ｎ＋型領域２０１より外側部分に相当する電子電流密度をその外側部分のＸ方向の幅で積分した値を第２の電流経路Ｉ２分とし、第２の電流経路Ｉ２の電流値の比率を計算した。
その結果、トータルの電流値に対する第２の電流経路Ｉ２の比率は０．４８（２．８９／（３．０８＋２．８９））であり、第１の電流経路Ｉ１と同等の電流値であることがわかる。
さらに、後に詳述するがｂ構造の場合の第１の電流経路Ｉ１自体がａ構造の第１の電流経路Ｉ１よりも大きい電流値を有している。つまり、ｂ構造では、第２の電流経路Ｉ２は自身の第１の電流経路Ｉ１と同等であるので、トータルとしてａ構造よりもはるかに大きい電流が流れることになる。
尚、副次効果として上述の如く第１の電流経路Ｉ１と第２の電流経路Ｉ２を合わせてａ構造より電流経路が大幅に大きく広がるため、結晶内の温度が従来より下がり、その分電子、ホールの移動度が上がって、その分電流をより多く流すことができる。
その結果、保護素子２００全体としての電流値が増加するため、保護効果が高まるものである。
図１６には、電子電流、ホール電流、再結合密度の広がりを比較した表を示す。これは、ａ構造の場合とｂ構造の場合についてシミュレーションし、その結果得られた図１０〜図１２と同様の密度分布の値を一定条件下で比較したものである。
図１６（Ａ）において、ｙ＿２は、それぞれの密度分布図において表面から２μｍの深さで水平方向に切ったときの断面で、各密度が１０５ｃｍ−３になるところのＸ方向の幅をμｍの単位で表した数値である。
ｘ＿０は図１９に示す座標においてＸ＝０μｍのＹ方向の断面において各密度が１０５ｃｍ−３になるところの表面から深さをμｍの単位で表した数値である。
掛け算とはｙ＿２の値とｘ＿０の値を掛け合わせた値で、各密度における１０５ｃｍ−３のポイントをなぞってつなぎ合わせたときにできる図形の面積を擬似的に比較するための値である。すなわち掛け算とはそれぞれ電子、ホール、再結合の各広がりを表す指標である。
また、表中ａ構造とは、第１ｎ＋領域２０１、第２ｎ＋領域２０２とも５１μｍ（＝α１＝α２）の幅で、第２ｎ＋領域２０２をプラス、第１ｎ＋領域をマイナスにして奥行き１μｍにしたａ構造であり、０．１７４Ａ流した計算結果である。
ｂ構造―１は、第１ｎ＋領域２０１の幅α１を３μｍ、第２ｎ＋領域２０２の幅α２を５１μｍにして第２ｎ＋領域２０２をプラス、第１ｎ＋領域をマイナスにしたｂ構造であり、奥行き１μｍで０．１７４Ａ流した計算結果である。
ｂ構造−２は、ｂ構造―１と印加する極性を逆にし、第１ｎ＋領域２０１の幅α１を３μｍ、第２ｎ＋領域２０２の幅α２を５１μｍにして第１ｎ＋領域をプラス、第２ｎ＋領域をマイナスにしたｂ構造であり、奥行き１μｍで０．１７４Ａ流した計算結果である。
以上の３つの各密度におけるすべての掛け算はｂ構造―１、ｂ構造−２共にａ構造より大きな値となっている。
このことは第１ｎ＋領域２０１がプラスであっても、第２ｎ＋領域２０２がプラスであっても、いずれの極性においてもｂ構造の方がａ構造より電子電流、ホール電流、再結合のいずれも広い範囲に分布することを表しており、その分伝導度変調効率が高くなることを表している。さらに電流が広い範囲に渡って流れることは温度が低下することを示しておりその分移動度が上がり、さらに電流が増えることを表している。
ここで、図１６（Ｂ）に、ｂ構造−３として、第１ｎ＋領域２０１にプラスを印加した場合で、１Ａの場合のｂ構造の計算結果を示す。図１６（Ａ）の３つの計算は計算能力の点からいずれも０．１７４Ａの電流に統一して比較したが、実際の静電気の電流は静電気電圧７００Ｖ、２２０ｐＦ、０Ωの場合奥行き１μｍで１Ａ程度である。シミュレーションにより第１ｎ＋領域２０１にプラスを印加した場合のみ１Ａの計算ができたのでその結果を示す。
図１６（Ａ）のｂ構造−２と比較して、ｂ構造−３では同じ極性でも０．１７４Ａから１Ａに電流を増やして計算すると各掛け算の値が１桁あるいはそれ以上増加するのがわかる。
このことから、図１６（Ｃ）のごとく、保護素子２００により高い静電気電圧が印加され、図１０およびその模式図である図１３（Ｂ）で示した電流よりも多くの静電気電流が流れた場合、絶縁領域２０３が十分広ければ、図１０で示したｑ１領域（最も高密度領域の１割程度の電流密度の領域）はさらに下方および対向面ＯＳと逆側の外側方向に広がることになり、すなわち第２の電流経路Ｉ２が広くなる。第２の電流経路Ｉ２が広くなればなるほど、伝導度変調効率をより上昇させることができ、通過する電流が増えてｑ１領域が下方に広がるのでさらに第２の電流経路Ｉ２が広がる。これにより、基板の結晶温度が低下するので、キャリアの移動度をより上昇させ、電流をより多く流して保護効果をさらに向上させることができる。
つまり、ｂ構造では、印加される静電気の電圧が高くなればなるほど、伝導度変調効率がますます上がり、電流経路が大きく広がるので、伝導度変調効果を自動調整することができる。
また第１の電流経路Ｉ１も静電気の電圧が高くなればなるほどより深いところに電流が流れるようになり、第２の電流経路Ｉ２同様に伝導度変調効果を自動調整することができる。
従って、後に詳述するが第２の電流経路Ｉ２となり得る絶縁領域２０３を十分確保すれば、２２０ｐＦ、０Ωで２５００Ｖの静電気からも被保護素子を破壊から守ることができる構造となっている。しかも寄生容量をほとんど持たないため被保護素子の高周波特性を劣化させない。すなわち元々静電破壊電圧１００Ｖ程度の素子に寄生容量２０ｆＦの本保護素子を接続することにより静電破壊電圧を２０倍以上向上させることができる。
ここで、図１７を用いて、ｂ構造のα１が５μｍ以下が望ましい理由を説明する。図１７は、図１６のｂ構造−２における電子電流密度を第１ｎ＋領域２０１の幅α１を変えて計算したものである。
第１ｎ＋領域２０１の幅α１を５μｍ以下にすると急激に第２電流経路Ｉ２の比率が上昇する。すなわち電流が水平方向と深さ方向に広がるので、その分伝導度変調効率が上がり、温度が低下してキャリアの移動度が増すため電流値が大幅に増加し、保護素子としての保護効果が大きく増す。
ここで、図１５に示すα１＝３μｍの第２電流経路Ｉ２の比率が０．４８であるのに対し、上の図１７で同じ第１ｎ＋領域＋で第１ｎ＋領域幅３μｍのポイントのＩ２比率が０．３しかないのは図１７が０．１７４Ａで図１５が１Ａであるためで、ある一定電流値までは電流が多い方が第２電流経路Ｉ２の比率が大きくなることがわかる。尚、大きいデバイスをシミュレーションする際の計算能力の限界のため０．１７４Ａで比較したが、相対比較であればこの電流値で十分比較できる。
次に、第１ｎ＋型領域２０１の外側に確保すべき絶縁領域２０３の幅βについて説明する。上述の如く、第２の電流経路Ｉ２は、第１ｎ＋型領域２０１の対向面ＯＳと逆側の絶縁領域２０３にも第２の電流経路Ｉ２が広がるため、ここに十分な幅βの絶縁領域２０３を確保するとよい。
図１８を参照してｂ構造のβと静電破壊電圧について説明する。絶縁領域２０３を十分に確保することは、第２の電流経路Ｉ２となり得る領域を十分確保することになり保護効果が高い点については前述のとおりである。つまり図１８（Ａ）の平面図のように対向面ＯＳと逆側に所定の絶縁領域幅βを確保する。図１８（Ｂ）は実際にβの値を変動させて静電破壊電圧を調べた結果を示す。
測定した被保護素子はゲート長０．５μｍ、ゲート幅６００μｍのＧａＡｓＭＥＳＦＥＴのゲートに１０ＫΩの抵抗を直列に接続した素子である。保護素子２００接続前は、ソースまたはドレイン電極と抵抗端との間の静電破壊電圧は１００Ｖ程度である。この間にｂ構造の保護素子２００の第１ｎ＋型領域２０１と第２ｎ＋型領域２０２の両端を並列接続し、βの値を変化させて静電破壊電圧を測定した。第１ｎ＋型領域２０１と第２ｎ＋型領域２０２間の容量は２０ｆＦである。
図１８（Ｂ）に示すとおりβを２５μｍまで大きくすると静電破壊電圧は２５００Ｖまで向上した。図１８（Ａ）に示すβが１５μｍのときの静電破壊電圧は７００Ｖである。このことは静電気電圧を７００Ｖから２５００Ｖまで上げたとき第１ｎ＋型領域２０１において第２の電流経路Ｉ２は対向面ＯＳと逆側の外側方向（β）に１５μｍ以上は伸びていることを示す。
静電気電圧が高くなるということは、その分第２の電流経路Ｉ２が広がるということである。つまり、絶縁領域２０３が十分に確保されていない場合は、第２の電流経路Ｉ２の広がりが制限されてしまうが、絶縁領域２０３を十分に確保することにより、第２の電流経路Ｉ２を十分広げることができる。
すなわち、ｂ構造では、第１ｎ＋型領域２０１の外側の絶縁領域２０３幅βを１０μｍ以上、好適には１５μｍ以上確保すれば、第２の電流経路Ｉ２をより広くして伝導度変調効率をより上昇させることができる。
ａ構造においては、保護素子を接続した場合に２倍〜３倍程度までしか静電破壊電圧を上げることができなかったが、ｂ構造ではβが１５μｍの場合静電破壊電圧が７００Ｖ、βを２５μｍまで伸ばすと２５００Ｖとなり、静電破壊電圧が２５倍まで上がることが確認されている。すなわちｂ構造では所定のβを確保すれば従来の保護素子に比べ少なくとも約１０倍の電流を流すことができる。
前述のとおり第１の電流経路Ｉ１に流れる電流と第２の電流経路にＩ２に流れる電流はほぼ同等であり、従来の保護素子に流れる電流の少なくとも１０倍の電流を流すことができるということは、第１の電流経路Ｉ１、第２の電流経路Ｉ２とも各電流経路に流れる電流は従来のそれぞれ少なくとも５倍であることがわかる。
このように、βは１０μｍ以上が望ましく、これは、チップ上に保護素子２００を集積化する際には、第１ｎ＋型領域２０１外側には、幅βの絶縁領域２０３を確保して他の構成要素や配線等を配置することを意味する。
同様に、図１９の如く、第２の電流経路Ｉ２を確保するために深さ方向にも十分な絶縁領域を確保することが望ましい。図１９（Ａ）は、断面図であり、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２下方に所定の深さδの絶縁領域２０３を確保する。
図１９（Ｂ）に、第１ｎ＋型領域２０１をプラスにして、２２０ｐＦ、０Ωで７００Ｖの静電気電圧が印加されたことを想定して１μｍの奥行きに１Ａを流すシミュレーションを行い、座標Ｘ＝０μｍにおけるＹ方向断面の電子電流密度のグラフを示す。このグラフで表面から電子電流密度を深さ方向に積分していったとき、深さ（Ｙ）１９μｍまでの積分（ハッチング部分）が全体５１μｍまでの積分の９０％であることがわかった。すなわち絶縁領域２０３の深さδは２０μｍ以上が好適である。
以上、保護素子２００周辺に確保すべき絶縁領域２０３のサイズ（βやδ）と、第１ｎ＋型領域２０１の幅（α１）について説明したが、チップ上の配置によっては、十分なβやδ、または対向面ＯＳ間の距離が確保できない場合がある。
その場合には、図２０の平面図の如く、第１ｎ＋型領域２０１を、例えば対向面ＯＳから離間する方向に曲折した延在部３００を設け、延在部３００と第２のｎ＋型領域間の絶縁領域２０３間に所定の幅γの絶縁領域２０３を確保する。そしてその絶縁領域２０３に伝導度変調効率の高い電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成するとよい。
第３の電流経路Ｉ３は、延在部３００および第２ｎ＋型領域２０２間の絶縁領域２０３により大きな電流経路を確保できる。図では平面的に示しているが紙面に垂直な方向（装置の深さ方向）にも第３の電流経路Ｉ３が形成されるため、深さ方向の電流も増加する。尚、対向面ＯＳ間の深さ方向（紙面に垂直方向）には、第１の電流経路Ｉ１および第２の電流経路Ｉ２が形成され、保護素子の電流経路はは第１、第２、第３の電流経路Ｉ１〜Ｉ３となる。
図２０（Ｂ）にγと静電破壊電圧の比較を実際に測定した値で示す。被保護素子、保護素子２００の接続方法は図１８でβの値を変動させ静電破壊電圧を測定したときと同じである。
図２０（Ｂ）に示すとおりγを３０μｍまで大きくすると静電破壊電圧は１２００Ｖまで向上した。γが２５μｍのときの静電破壊電圧は７００Ｖである。このことは静電気電圧を７００Ｖから１２００Ｖまで上げたとき第３の電流経路Ｉ３は、延在部３００と第２のｎ＋型領域間の前記絶縁領域に２５μｍ以上伸びていることを示す。
このように、延在部３００を設けた場合でも、静電気の電圧が高くなればなるほど、電流経路Ｉ３をより広くして伝導度変調効率をより上昇させることができる。つまり、印加される静電気の電圧によって伝導度変調効果を自動調整することができる。これにより絶縁領域の温度が低減し、キャリアの移動度をより上昇させることができるので、電流をより多く流し、保護効果が向上する。
すなわち延在部３００も周囲に十分な絶縁領域２０３を確保することが望ましく、γを十分確保することにより第３の電流経路Ｉ３が十分に広がるスペースが確保でき、静電気電圧に応じた静電気電流をより多く流すことができる。したがって幅γは１０μｍ以上がのぞましく、２０μｍ以上有るとさらに好適である。尚、延在部３００の両方の側面側にγを確保すればより効果が向上する。
尚、βを確保した上でγを確保するのが最適だが、βが不十分であってもγを確保することで保護素子の効果が向上する。
図２１には、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２が共に５μｍ以下の場合（以下ｃ構造と称する）の電流経路の模式図を示す。
ｃ構造は、ｂ構造における第２のｎ＋型領域２０２の幅α２を、第１のｎ＋型領域α１と同等に狭めた構造であり、互いに４μｍ程度の離間距離で対向配置され、周囲に絶縁領域２０３が配置されている。ｃ構造においても、第１の電流経路Ｉ１及び第２の電流経路Ｉ２が形成される。
第１の電流経路Ｉ１は、基板表面から第１および第２ｎ＋型領域の対向面ＯＳ間および両領域の底面付近間の絶縁領域２０３に形成され、電子電流およびホール電流の経路となる。
第２の電流経路Ｉ２は、第１および第２のｎ＋型領域よりも十分深い領域を迂回し、互いに両領域の対向面ＯＳと逆側の側面に達して形成される。すなわち、第１ｎ＋型領域２０１も第２ｎ＋型領域２０２も、対向面ＯＳと逆の外側の側面を電流経路として利用でき、第１の電流経路Ｉ１より深い領域に第２の電流経路Ｉ２が形成される。
さらに、第１ｎ＋型領域２０１に、図２２の如く、対向面ＯＳから離間する方向に延在部３００ａを設け、延在部３００ａと第２ｎ＋型領域２０２の絶縁領域に、伝導度変調を起こす電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成してもよい。
また、同様に第２のｎ＋型領域２０２に、対向面ＯＳから離間する方向に延在部３００ｂを設け、延在部３００ｂと第１ｎ＋型領域２０１の絶縁領域に、伝導度変調を起こす電子電流およびホール電流の経路となる第３の電流経路Ｉ３を形成してもよい。
延在部３００ａ、３００ｂはいずれか一方でもよいし、両領域に設けてもよい。また、図ではこれらを対向面ＯＳから離間する方向に曲折しているが、曲折せずに延在してもよい。これにより図２２の如く電流経路Ｉ３が形成されるので、電流値が増加し保護効果が増大する。
尚、β、γ、δの値は、上述した値が好適であるが、それ以下であってもａ構造と比較してより大きな電流経路が確保できるが、できるだけ各値を確保するパターンにする方がよい。
すなわち、保護素子２００を構成する第１ｎ＋型領域２０１（ｃ構造の場合は第２ｎ＋型領域２０２も）の周囲の絶縁領域２０３には、第２の電流経路Ｉ２または第３の電流経路Ｉ３を阻害しないように十分なスペース（β、γ）を確保し、保護素子２００が接続する被保護素子や他の構成要素および配線等は、第１ｎ＋型領域２０１から外側に１０μｍ程度以上離間して配置するとよい。また、チップ端部も電流経路を阻害することになるので、第１ｎ＋型領域２０１がチップ端部に配置されるパターンの場合には、チップ端部までの距離を１０μｍ程度以上確保するとよい。
保護素子２００のパターンについて、図６のスイッチ回路装置を参照して説明する。
図６のスイッチ回路装置は、共通入力端子パッドＩに保護素子２００が接続されている。また、各電極パッド７０の周辺にはパッドとショットキー接合を形成する周辺ｎ＋型領域１５０が配置されている。
つまり、図６において、抵抗Ｒ１−１およびＲ２−１をそれぞれ共通入力端子パッドＩに近接して配置することにより、抵抗Ｒ１−１、Ｒ２−１を構成するｎ＋型領域と周辺ｎ＋型領域１５０の離間距離は４μｍとなり、周囲に絶縁領域２０３が配置されて保護素子２００となる。抵抗Ｒ１−１およびＲ２−１の一部が第１ｎ＋型領域２０１であり、共通入力端子パッドＩの周辺ｎ＋型領域１５０の一部が第２ｎ＋型領域２０２である。すなわち、スイッチ回路装置の制御端子−共通入力端子間に並列に保護素子２００を接続したことになる。
このパターンにおいて抵抗Ｒ１−１およびＲ２−１の幅がα１であり、これを５μｍ以下とする。なお、図６のパターンは、第２ｎ＋型領域２０２はパッド下全面ではなく周辺部のみである。しかし、上述の如くこのパターンの場合は、対向面ＯＳと逆の側面が第２の電流経路Ｉ２として利用されることがないので、この場合ｂ構造となる。
このパターンにおいて、第１ｎ＋型領域２０１となる抵抗Ｒ１−１、Ｒ２−１の外側の絶縁領域２０３の幅βを１０μｍ以上確保して、他の構成要素を配置する。このパターンの場合βの端は制御端子パッドＣ１、Ｃ２の周辺ｎ＋型領域１５０であり抵抗Ｒ１−１、Ｒ２−１からの距離を１０μｍ以上確保する。
また、βが１０μｍ以上確保できない場合もあり、その分電流経路Ｉ２に流れる電流が少なくなる。その対策としては、例えば第１のｎ＋型領域２０１に延在部を設け、延在部と第２ｎ＋型領域２０２間の絶縁領域２０３に第３の電流経路Ｉ３を形成するとよい。
図６のパターンでは、抵抗Ｒ１−１またはＲ２−１を曲折した延在部３００ａを設け、延在部３００ａからチップ端の方向に、絶縁領域２０３の幅（γ）を１０μｍ以上確保することにより、抵抗Ｒ１−１およびＲ２−１から周辺ｎ＋型領域１５０までチップ端部方向を迂回する絶縁領域２０３も電流経路Ｉ３となる。
すなわち、第２の電流経路Ｉ２の確保が不十分であっても、第３の電流経路Ｉ３を形成し静電気から十分スイッチ回路装置の制御端子−共通入力端子間のショットキ接合を保護できる。
なお、出力端子パッドＯ１と抵抗Ｒ１−２および出力端子パッドＯ２と抵抗Ｒ２−２とで構成する保護素子２００についても同様である。
このように、本実施形態の保護素子２００は、第１ｎ＋型領域２０１および第２ｎ＋型領域の少なくともどちらか一方の高濃度領域の幅を５μｍ以下とし、周囲に十分な絶縁領域（β、γ）を確保して、被保護素子となる２端子間に配置する。
以上絶縁領域２０３がＧａＡｓの場合を例に説明したが、絶縁領域２０３は上述の如く基板に不純物を注入・拡散して絶縁化した領域でもよく、その場合シリコン基板でも同様に実施できる。
本発明を説明するための回路概要図である。 本発明を説明するための概略図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための平面図である。 本発明を説明するための断面図である。 本発明を説明するための特性図である。 本発明のデバイスシミュレーションの断面モデル図である。 本発明の電子電流密度分布図である。 本発明のホール電流密度分布図である。 本発明の再結合密度分布図である。 本発明の（Ａ）ａ構造の電流経路概要図、（Ｂ）ｂ構造の電流経路概要図である。 本発明の電流−電圧特性図である。 本発明のシミュレーション結果である。 本発明の（Ａ）シミュレーション結果、（Ｂ）シミュレーション結果、（Ｃ）ｂ構造の電流経路概要図である。 本発明のシミュレーション結果である。 本発明の（Ａ）平面概要図であり、（Ｂ）シミュレーション結果である。 本発明の（Ａ）断面概要図であり、（Ｂ）シミュレーション結果である。 本発明の（Ａ）平面概要図、（Ｂ）シミュレーション結果である。 本発明のｃ構造の電流経路概要図である。 本発明の平面概要図である。 従来例を説明するための等価回路図である。 従来例を説明するための平面図である。 従来例を説明するための特性図である。
符号の説明
１２ 動作領域
１３ ソース電極
１５ ドレイン電極
１７ ゲート電極
２０ ゲート金属層
３０ パッド金属層
１００ 被保護素子
１０１ 基板
１０２ 動作層
１０３ ソース領域
１０４ ドレイン領域
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１１２ 動作領域
１１５ ダイオード
１１６ ソース電極
１１７ ドレイン電極
１２０ ゲート金属層
１２５ 絶縁化層
１３０ パッド金属層
１５０ 周辺ｎ＋型領域
２００ 保護素子
２０１ 第１ｎ＋型領域
２０２ 第２ｎ＋型領域
２０３ 絶縁領域
２０３ａ 半絶縁領域
２０３ｂ 絶縁化領域
２０４ 金属電極
２０５ 絶縁膜
２０６ 金属層
３００ 延在部
３００ａ 延在部
３００ｂ 延在部
Ｓ ソース電極
Ｄ ドレイン電極
Ｇ ゲート電極
ＩＮ 共通入力端子
Ｃｔｌ−１ 制御端子
Ｃｔｌ−２ 制御端子
ＯＵＴ１ 出力端子
ＯＵＴ２ 出力端子
Ｉ 共通入力端子パッド
Ｃ１ 制御端子パッド
Ｃ２ 制御端子パッド
Ｏ１ 出力端子パッド
Ｏ２ 出力端子パッド
ＣＮ ｎ型不純物領域
ＯＳ 対向面
α１ 第１ｎ＋型領域幅
α２ 第２ｎ＋型領域幅
β 絶縁領域幅
γ 絶縁領域幅
δ 絶縁領域深さ
Ｉ１ 第１電流経路
Ｉ２ 第２電流経路
Ｉ３ 第３電流経路

Claims (32)

  1. 基板上に複数の電極を有する動作領域と、前記電極と接続する複数の電極パッドを有する素子と、
    １つの前記電極パッドから複数の経路で延在され前記動作領域上の１つの電極に接続する接続手段と、
    第１の高濃度領域と第２の高濃度領域との間に絶縁領域を配置した複数の保護素子を具備し、
    前記各経路途中において前記１つの電極と他の前記電極の間に、それぞれ少なくとも１つずつ前記保護素子を接続して該両電極間の静電破壊電圧を前記保護素子を接続する前と比較して２０Ｖ以上向上させることを特徴とする半導体装置。
  2. 基板上の動作領域表面に接続するゲート電極、ソース電極およびドレイン電極と、前記各電極と接続する複数の電極パッドを有する素子と、
    １つの前記電極と接続する前記電極パッドから複数の経路で延在され前記動作領域に接続する接続手段と、
    第１の高濃度領域と第２の高濃度領域との間に絶縁領域を配置した複数の保護素子を具備し、
    前記各経路途中において前記１つの電極と他の前記電極の間に、それぞれ少なくとも１つずつ前記保護素子を接続して該両電極間の静電破壊電圧を前記保護素子を接続する前と比較して２０Ｖ以上向上させることを特徴とする半導体装置。
  3. 前記複数の保護素子は、前記素子の他の電極と接続する電極パッドとそれぞれ近接して配置することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  4. 前記第１および第２の高濃度領域の少なくとも一方は金属電極と接続し、前記金属電極は前記素子の電極と接続する電極パッドまたは該電極パッドに接続する配線の一部であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  5. 複数の前記第１の高濃度領域は前記接続手段と接続することを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  6. 複数の前記第２の高濃度不純物領域は、それぞれ前記他の電極と接続する電極パッドの周辺に設けられた第３の高濃度領域の一部であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  7. 少なくとも１つの前記接続手段の一部は抵抗であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  8. 複数の前記第１の高濃度領域は前記接続手段の一部であることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
  9. 基板上の動作領域表面に接続するソース電極、ゲート電極およびドレイン電極および各電極に接続する電極パッドを設けた第１および第２のＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２の出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２の制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成するスイッチ回路装置と、
    少なくとも１つの前記制御端子と接続する電極パッドから複数の経路で延在され前記動作領域上の前記ゲート電極に接続する接続手段と、
    第１の高濃度領域と第２の高濃度領域との間に絶縁領域を配置した複数の保護素子を具備し、
    前記複数の各経路途中においてそれぞれ少なくとも１つずつ前記保護素子を、前記ゲート電極―ソース電極間、または前記ゲート電極―ドレイン電極間、またはその両方に接続して、該両電極間の静電破壊電圧を前記保護素子を接続する前と比較して２０Ｖ以上向上させることを特徴とする半導体装置。
  10. 前記複数の保護素子は、前記共通入力端子と接続する電極パッドおよび前記第１又は第２の出力端子と接続する電極パッドとそれぞれ近接して配置することを特徴とする請求項９に記載の半導体装置。
  11. 前記第１および第２の高濃度領域の少なくとも一方は金属電極と接続し、前記金属電極は前記スイッチ回路装置の端子と接続する電極パッドまたは該電極パッドに接続する配線の一部であることを特徴とする請求項９に記載の半導体装置。
  12. 複数の前記第１の高濃度領域は前記接続手段と接続することを特徴とする請求項９に記載の半導体装置。
  13. 複数の前記第２の高濃度不純物領域は、それぞれ前記共通入力端子と接続する電極パッドおよび第１または第２の出力端子と接続する電極パッドの周辺に設けられた第３の高濃度領域の一部であることを特徴とする請求項９に記載の半導体装置。
  14. 前記接続手段の一部は抵抗であることを特徴とする請求項９に記載の半導体装置。
  15. 複数の前記第１の高濃度領域は前記接続手段の一部であることを特徴とする請求項９に記載の半導体装置。
  16. 前記第１の高濃度不純物領域は２つの側面を有し、
    前記第２の高濃度不純物領域は、前記第１の高濃度不純物領域の１つの側面に対向配置されて該第１の高濃度不純物領域よりもその幅が十分広く、
    前記絶縁領域は前記前記第１および第２の高濃度不純物領域の周囲に配置され、
    前記保護素子は、前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成されて電子電流およびホール電流の経路となる第１の電流経路と、
    前記第２の高濃度不純物領域から前記第１および第２の高濃度不純物領域よりも十分深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成されて電子電流およびホール電流の経路となる第２の電流経路とを具備することを特徴とする請求項１または請求項２または請求項９に記載の半導体装置。
  17. 前記第１の高濃度不純物領域に延在部を設け、該延在部と前記第２の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とする請求項１６に記載の半導体装置。
  18. 前記第１の高濃度不純物領域は２つの側面を有し、
    前記第２の高濃度不純物領域は２つの側面を有して前記第１の高濃度不純物領域と同等の幅で該領域と互いに１つの側面を対向配置し、
    前記絶縁領域は、前記前記第１および第２の高濃度不純物領域の周囲に配置され、
    前記保護素子は、前記第１および第２の高濃度不純物領域の対向面間および該両領域の底面付近間の前記絶縁領域に形成されて電子電流およびホール電流の経路となる第１の電流経路と、
    前記第２の高濃度不純物領域の他の側面から前記第１および第２の高濃度不純物領域よりも十分深い領域を迂回して前記第１の高濃度不純物領域の他の側面に至る前記絶縁領域に形成されて電子電流およびホール電流の経路となる第２の電流経路とを具備することを特徴とする請求項１または請求項２または請求項９に記載の半導体装置。
  19. 前記第１の高濃度不純物領域に延在部を設け、該延在部と前記第２の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とする請求項１８に記載の半導体装置。
  20. 前記第２の高濃度不純物領域に延在部を設け、該延在部と前記第１の高濃度不純物領域間の前記絶縁領域に、電子電流およびホール電流の経路となる第３の電流経路を形成することを特徴とする請求項１９に記載の半導体装置。
  21. 前記第１の高濃度不純物領域は、５μｍ以下の幅であることを特徴とする請求項１６または請求項１８に記載の半導体装置。
  22. 前記第２の電流経路は、前記第１の電流経路よりも遙かに高い伝導度変調効率を有することを特徴とする請求項１６または請求項１８に記載の半導体装置。
  23. 前記第２の電流経路を通過する電流値は、前記第１の電流経路を通過する電流値と同等以上であることを特徴とする請求項１６または請求項１８に記載の半導体装置。
  24. 第２の電流経路は、前記第１の高濃度不純物領域の前記他の側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項１６または請求項１８に記載の半導体装置。
  25. 前記第２の電流経路は、前記第１および第２の高濃度不純物領域底部から深さ方向に２０μｍ以上の幅を確保して形成されることを特徴とする請求項１６または請求項１８に記載の半導体装置。
  26. 前記第２の電流経路は、前記静電気エネルギーの増加に従って電流経路が大きく広がることにより伝導度変調効率が向上することを特徴とする請求項１６または請求項１８に記載の半導体装置。
  27. 前記第１の高濃度不純物領域と第２の高濃度不純物領域間の容量が４０ｆＦ以下であり、前記第１および第２の高濃度不純物領域を接続することにより、接続前と比べて静電破壊電圧が１０倍以上向上することを特徴とする請求項１６または請求項１８に記載の半導体装置。
  28. 前記第３の電流経路は、前記第１の電流経路よりも遙かに高い伝導度変調効率を有することを特徴とする請求項１７または請求項１９または請求項２０のいずれかに記載の半導体装置。
  29. 前記第３の電流経路は、前記延在部の側面から１０μｍ以上の幅を確保して形成されることを特徴とする請求項１７または請求項１９または請求項２０のいずれかに記載の半導体装置。
  30. 前記第３の電流経路は、前記静電気エネルギーの増加に従って電流経路が大きく広がることにより伝導度変調効率が向上することを特徴とする請求項１７または請求項１９または請求項２０のいずれかに記載の半導体装置。
  31. 前記絶縁領域は、前記第１および第２の高濃度不純物領域の周囲に当接して配置され、
    前記第１および第２の高濃度不純物領域の少なくとも一方において、前記両高濃度不純物領域が対向する面と逆側の前記絶縁領域を１０μｍ以上確保することを特徴とする請求項１または請求項２または請求項９のいずれかに記載の半導体装置。
  32. 前記絶縁領域は、前記第１および第２の高濃度不純物領域の周囲に当接して配置され、
    前記第１および第２の高濃度不純物領域が対向する面の延在方向に前記絶縁領域を１０μｍ以上確保することを特徴とする請求項１または請求項２または請求項９のいずれかに記載の半導体装置。

JP2003429799A 2003-02-06 2003-12-25 半導体装置 Withdrawn JP2004260139A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003429799A JP2004260139A (ja) 2003-02-06 2003-12-25 半導体装置
TW093101520A TWI236215B (en) 2003-02-06 2004-01-20 Semiconductor device
KR1020040006208A KR100582624B1 (ko) 2003-02-06 2004-01-30 반도체 장치
CNB2004100040109A CN1326240C (zh) 2003-02-06 2004-02-04 半导体装置
US10/772,585 US7262470B2 (en) 2003-02-06 2004-02-06 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003029858 2003-02-06
JP2003429799A JP2004260139A (ja) 2003-02-06 2003-12-25 半導体装置

Publications (1)

Publication Number Publication Date
JP2004260139A true JP2004260139A (ja) 2004-09-16

Family

ID=33133723

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003429799A Withdrawn JP2004260139A (ja) 2003-02-06 2003-12-25 半導体装置

Country Status (5)

Country Link
US (1) US7262470B2 (ja)
JP (1) JP2004260139A (ja)
KR (1) KR100582624B1 (ja)
CN (1) CN1326240C (ja)
TW (1) TWI236215B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179708A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2006179707A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2006179706A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2007048899A (ja) * 2005-08-09 2007-02-22 Sanyo Electric Co Ltd スイッチ回路装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
KR100685359B1 (ko) 2002-09-09 2007-02-22 산요덴키가부시키가이샤 보호 소자
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
US7470958B2 (en) * 2005-07-28 2008-12-30 Panasonic Corporation Semiconductor device
KR101316791B1 (ko) * 2007-01-05 2013-10-11 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 액정 표시 장치, 박막트랜지스터 기판의 제조 방법
JP5403903B2 (ja) * 2007-12-04 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置、その製造方法、および当該半導体装置を用いた信号送受信方法
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
CN105280632B (zh) * 2015-09-18 2018-06-05 京东方科技集团股份有限公司 一种静电防护电路及显示装置
US10487545B2 (en) 2016-03-03 2019-11-26 Dan Raz Ltd. Latch arrangement having a stop latch
RU2654352C1 (ru) * 2017-01-20 2018-05-17 Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП "РНИИРС") Трёхэлектродный полупроводниковый прибор
US10630072B2 (en) * 2017-12-28 2020-04-21 Texas Instruments Incorporated Voltage protection circuit
CN111587538B (zh) * 2018-01-11 2022-03-11 株式会社村田制作所 开关模块
CN109063289B (zh) * 2018-07-19 2022-12-30 北京顿思集成电路设计有限责任公司 半导体器件的评估方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4387386A (en) 1980-06-09 1983-06-07 The United States Of America As Represented By The Secretary Of The Army Microwave controlled field effect switching device
US4339285A (en) 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4843440A (en) 1981-12-04 1989-06-27 United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration Microwave field effect transistor
GB2137412B (en) 1983-03-15 1987-03-04 Standard Telephones Cables Ltd Semiconductor device
DE3334167A1 (de) 1983-09-21 1985-04-04 Siemens AG, 1000 Berlin und 8000 München Halbleiterdiode
US4626802A (en) 1984-12-24 1986-12-02 Motorola, Inc. GaAs FET oscillator noise reduction circuit
JPS61292965A (ja) 1985-06-21 1986-12-23 Hitachi Ltd 半導体集積回路装置
JPH07120672B2 (ja) * 1986-01-28 1995-12-20 日本電気株式会社 半導体装置
US4965863A (en) 1987-10-02 1990-10-23 Cray Computer Corporation Gallium arsenide depletion made MESFIT logic cell
JP2723936B2 (ja) * 1988-12-16 1998-03-09 株式会社日立製作所 半導体素子
JP2864841B2 (ja) 1992-02-04 1999-03-08 三菱電機株式会社 高周波高出力トランジスタ
JP2958202B2 (ja) * 1992-12-01 1999-10-06 シャープ株式会社 半導体装置
US5374899A (en) 1993-11-10 1994-12-20 Itt Corporation Self biased power amplifier employing FETs
JP3169775B2 (ja) 1994-08-29 2001-05-28 株式会社日立製作所 半導体回路、スイッチ及びそれを用いた通信機
JP2576433B2 (ja) * 1994-12-14 1997-01-29 日本電気株式会社 半導体装置用保護回路
JPH08236549A (ja) * 1995-03-01 1996-09-13 Oki Electric Ind Co Ltd 半導体装置
US5559363A (en) 1995-06-06 1996-09-24 Martin Marietta Corporation Off-chip impedance matching utilizing a dielectric element and high density interconnect technology
US5654860A (en) 1995-08-16 1997-08-05 Micron Technology, Inc. Well resistor for ESD protection of CMOS circuits
US5932917A (en) 1996-04-19 1999-08-03 Nippon Steel Corporation Input protective circuit having a diffusion resistance layer
WO1997045877A1 (fr) * 1996-05-31 1997-12-04 Hitachi, Ltd. Dispositif semi-conducteur et sa fabrication
US5789799A (en) 1996-09-27 1998-08-04 Northern Telecom Limited High frequency noise and impedance matched integrated circuits
KR19980043416A (ko) 1996-12-03 1998-09-05 문정환 이에스디(esd) 보호 회로
US5821827A (en) 1996-12-18 1998-10-13 Endgate Corporation Coplanar oscillator circuit structures
KR100205609B1 (ko) 1997-01-06 1999-07-01 윤종용 정전기 보호 소자
US5841184A (en) 1997-09-19 1998-11-24 The Whitaker Corporation Integrated emitter drain bypass capacitor for microwave/RF power device applications
JPH11220093A (ja) 1998-01-29 1999-08-10 Sanyo Electric Co Ltd 半導体集積回路
JP2000216277A (ja) 1999-01-20 2000-08-04 Nec Corp 半導体装置及びその製造方法
JP2000260948A (ja) * 1999-03-12 2000-09-22 Toshiba Corp 半導体装置
JP3869580B2 (ja) 1999-04-09 2007-01-17 ローム株式会社 半導体装置
US6265756B1 (en) 1999-04-19 2001-07-24 Triquint Semiconductor, Inc. Electrostatic discharge protection device
JP3831575B2 (ja) 2000-05-15 2006-10-11 三洋電機株式会社 化合物半導体スイッチ回路装置
US6580107B2 (en) 2000-10-10 2003-06-17 Sanyo Electric Co., Ltd. Compound semiconductor device with depletion layer stop region
JP4663156B2 (ja) 2001-05-31 2011-03-30 富士通株式会社 化合物半導体装置
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
KR100685359B1 (ko) * 2002-09-09 2007-02-22 산요덴키가부시키가이샤 보호 소자
JP4236442B2 (ja) * 2002-10-17 2009-03-11 三洋電機株式会社 スイッチ回路装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP4128091B2 (ja) * 2003-02-20 2008-07-30 三洋電機株式会社 スイッチ回路装置
JP2005340550A (ja) * 2004-05-28 2005-12-08 Sanyo Electric Co Ltd 半導体装置
JP2005353993A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP2005353991A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 半導体装置
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939748B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP2006310512A (ja) * 2005-04-28 2006-11-09 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
JP5112620B2 (ja) * 2005-05-31 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 化合物半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006179708A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2006179707A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2006179706A (ja) * 2004-12-22 2006-07-06 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2007048899A (ja) * 2005-08-09 2007-02-22 Sanyo Electric Co Ltd スイッチ回路装置

Also Published As

Publication number Publication date
TWI236215B (en) 2005-07-11
CN1326240C (zh) 2007-07-11
CN1519927A (zh) 2004-08-11
KR100582624B1 (ko) 2006-05-23
US20040222469A1 (en) 2004-11-11
TW200417144A (en) 2004-09-01
KR20040071601A (ko) 2004-08-12
US7262470B2 (en) 2007-08-28

Similar Documents

Publication Publication Date Title
CN105190887B (zh) 紧凑型静电放电(esd)保护结构
JP2004260139A (ja) 半導体装置
US6587320B1 (en) Apparatus for current ballasting ESD sensitive devices
KR100642651B1 (ko) 정전기 방전용 실리콘 제어 정류기
CN1794583B (zh) 化合物半导体开关电路装置
US9735142B2 (en) Method of forming a protecting element comprising a first high concentration impurity region separated by an insulating region of a substrate
JP4535668B2 (ja) 半導体装置
US6914280B2 (en) Switching circuit device
US7449751B2 (en) High voltage operating electrostatic discharge protection device
US5710452A (en) Semiconductor device having electrostatic breakdown protection circuit
US7173291B2 (en) Vertical protecting element formed in semiconductor substrate and semiconductor device using the same
CN100423256C (zh) 半导体集成电路中的静电放电保护电路
KR100676357B1 (ko) 스위치 회로 장치
KR102444157B1 (ko) 정전기 방전 보호용 반도체 소자
KR102444160B1 (ko) 정전기 방전 보호용 반도체 소자
KR100612948B1 (ko) 낮은 항복전압을 갖는 정전기 보호회로의 트랜지스터
KR20010029964A (ko) 반도체 집적회로용 입출력 보호 장치
JP2006073568A (ja) 保護素子およびそれを用いた半導体装置
JP2007048899A (ja) スイッチ回路装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061201

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090709