JP2006073568A - 保護素子およびそれを用いた半導体装置 - Google Patents

Abstract

【課題】マイクロ波ＦＥＴでは、内在するショットキー接合容量またはｐｎ接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】ｐｎ接合、ショットキー接合、または容量を有する被保護素子の２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。第１ｎ＋型領域および第２ｎ＋型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第１、第２ｎ＋領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくＨＥＭＴの動作領域に至る静電エネルギーを大幅に減衰させることができる。
【選択図】 図１

Description

本発明は、保護素子およびそれを用いた半導体装置に関し、特に被保護素子の高周波特性、計算処理スピードを劣化させずに静電破壊電圧を大幅に向上させる保護素子およびそれを用いた半導体装置に関する。

従来の半導体装置において、一般に静電気からデバイスを保護するには、静電破壊しやすいｐｎ接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が採用されてきた。

図２４は、従来の半導体装置の静電破壊保護回路を示す。すなわち、外部入出力用のボンディングパッド３０１の近傍にｐｎ接合ダイオードＤ１、Ｄ２を形成し、ダイオードＤ１のアノード側をボンディングパッド３０１に、カソード側を電源電位Ｖｃｃに接続し、ダイオードＤ２のカソードをボンディングパッド３０１にアノードを接地電位に接続し、更にボンディングパッド３０１から延在する電極配線３０２をｐ型の拡散領域で形成した抵抗領域３０３の一端に接続し、抵抗領域３０３の他端を電極配線３０４に接続して内部回路に接続する構成を採用していた（例えば特許文献１参照。）。

また、図２５の如く、化合物半導体装置において静電破壊電圧を大幅に向上するため、被保護素子の２端子間にｎ＋／ｉ／ｎ＋構造の保護素子３６０を接続した技術も知られている。図は、ソース３１５、ゲート３１７、ドレイン３２０を有するＦＥＴで構成したスイッチ回路装置であり、入力端子−制御端子間、出力端子−制御端子間に保護素子３６０を接続したものである（例えば特許文献２参照。）。

図２６は、図２５のＯＵＴ−１Ｐａｄ部分を示す。保護素子３６０は、パッド下方に設けられるｎ＋型領域３５０とｎ＋型不純物の抵抗Ｒなどを４μｍまで近接して配置することにより接続される。そして抵抗Ｒのパターンを利用して、静電エネルギーを減衰させる電流経路Ｉ、Ｉ’の形成領域を確保したものもある（例えば特許文献３参照。）。

図２７は集積回路装置（以下ＬＳＩと称する）であり、ロジック回路４０８の周囲に保護素子領域４０７を形成している。図はＭＯＳ型ＩＣの静電気等による過大電圧に対する保護回路であり、ロジック回路４０８周囲にゲート接地ｐチャネル型ＭＯＳＦＥＴ４０１とゲート接地ｎチャネル型ＭＯＳＦＥＴ４０２の保護素子を配置したいわゆるＣＭＯＳバッファ回路型保護回路である。入出力端子パッド４００に接続された信号線４０３は、ｎチャネル型ＭＯＳＦＥＴ４０２を介して基準電圧ＧＮＤに接続され、且つｐチャネル型ＭＯＳＦＥＴ４０１を介して電源電圧Ｖｃｃに接続されている。（例えば特許文献４参照。）。
特開平６−２９４６６号公報 国際公開第２００４／０２７８６９号パンフレット 第１２図 国際公開第２００４／０２３５５５号パンフレット 第２３図 特開平７−１６９９１８号公報

一般に静電気からデバイスを保護するには図２４のｐｎ接合ダイオードの如き保護ダイオードを被保護素子（デバイス）に並列に接続する手法が採用されていた。

しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が高周波特性の劣化を招き、その手法を採用することができない。特に、衛星放送、携帯電話、無線ブロードバンド用など、ＧＨｚ帯以上のマイクロ波用途に用いられる、ＭＥＳＦＥＴ、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）等の化合物半導体装置では、良好なマイクロ波特性を確保するためゲート長もサブミクロンオーダーとなっており、ゲートショットキ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、ＧａＡｓＭＥＳＦＥＴ、ＨＥＭＴを集積化したＭＭＩＣを含め、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、ｐｎ接合を有するため、その使用により寄生容量が最小でも数百ｆＦ以上と大きく増加してしまうため、上記の化合物半導体装置のマイクロ波特性を大きく劣化させる問題があった。

一方、図２５ではアイソレーション向上のため共通入力端子パッドＩＮＰａｄ周辺、ＯＵＴ−１Ｐａｄ周辺及びＯＵＴ−２Ｐａｄ周辺にｎ＋型領域３５０が設けられる。このｎ＋型領域３５０とｎ＋型不純物のイオン注入により形成される抵抗Ｒ１、Ｒ２とを４μｍまで近接して配置する。これら近接するｎ＋型領域はその間に配置される絶縁領域（ＧａＡｓ基板）３５５とともに保護素子３６０となる。

保護素子３６０は、ｐｎ接合がないため上記の保護ダイオードと比較して数ｆＦと寄生容量が小さい。しかし、共通入力端子パッドＩＮＰａｄから入力された入力信号の一部が抵抗Ｒ１を介して高周波ＧＮＤ電位である制御端子パッドＣｔｌ−１Ｐａｄに漏れることが判った。これは保護効果を高めるため制御端子パッドＣｔｌ−１Ｐａｄに近い位置で抵抗Ｒ１が共通入力端子パッドＩＮＰａｄと８０μｍもの長距離に渡って近接して配置されているためである。

このような数ｆＦ程度の寄生容量による入力信号の漏れは、例えばＭＥＳＦＥＴでは問題にはならない。しかし、特にオフ容量の小さいＨＥＭＴに接続する場合はわずか数ｆＦとはいえＨＥＭＴの小さいオフ容量に対して無視できるレベルを超えているため高周波特性に影響を与えてしまい、インサーションロスが保護素子３６０を接続しない場合のインサーションロスよりも劣化してしまう問題があった。

更に図２６では抵抗Ｒとなるｎ＋型領域によって絶縁領域３５５に主電流経路Ｉ、側面の電流経路Ｉ’を形成し、これらを利用してより大きな静電エネルギーを放電している。そして保護素子の端子となるｎ＋型領域同士が対向配置される距離が長いほど静電破壊に対する保護効果が高まるため、パッド下方のｎ＋型領域３５０になるべく長く沿うように抵抗（ｎ＋型領域）Ｒを配置している。しかし、抵抗Ｒの幅は３μｍまで縮めて寄生容量の低減を図っているが抵抗Ｒの幅をいくら狭めても保護素子３６０の端子となるｎ＋型領域同士が対向配置される領域では少ないながら寄生容量が発生しＨＥＭＴスイッチのインサーションロスを劣化させてしまう。つまり静電破壊強度を高めるためｎ＋型領域を長く対向させるほど寄生容量が増加し、特にオフ容量の小さい被保護素子に当該保護素子３６０を接続するとインサーションロスの劣化が顕著になる問題があった。

また図２７のごときＣＭＯＳロジック回路素子などのＬＳＩ４１０では、デバイスの微細化に伴いロジック回路４０８を構成する基本素子であるＭＯＳＦＥＴの性能がますます向上している。つまりゲート長が短くゲート酸化膜が薄くなる方向に進んでいるが、その反面静電破壊に対しては弱い素子となっている。そこでこれを保護するためにロジック回路４０８の周辺に保護素子を複数配置した保護素子領域４０７を配置する。しかし保護素子のサイズが大きいほど保護効果が高まるため、現状ではロジック回路４０８の面積に対して保護素子領域４０７の面積が増大しすぎ、ＬＳＩ４１０のコストが増大してしまう問題がある。また、保護素子領域４０７のサイズをある程度以上に大きくしても保護素子として動作が不均一になり、保護効果に限界が出るという問題も発生している。更に、保護素子領域４０７が大きいと、大きな保護素子を並列接続することになるので、保護素子の持つ寄生容量によりＬＳＩ４１０の計算処理スピードが落ちるという弊害もあった。

本発明はかかる課題に鑑みてなされ、第１に、基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出し電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、前記２つの高濃度不純物領域を２端子として被保護素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記被保護素子の２端子間に印加される静電エネルギーを減衰させることにより解決するものである。

また、前記他方の高濃度不純物領域は、他の電極パッドまたは他の配線の周辺に配置されることを特徴とするものである。

また、前記第２電流経路の電流値は前記第１電流経路の電流値の５倍以上であることを特徴とするものである。

また、前記第１側面の前記高濃度不純物領域の幅は５μｍ以下であることを特徴とするものである。

また、一組の前記高濃度不純物領域を両端子として前記被保護素子の２端子間に接続することにより、該被保護素子の静電破壊電圧がマシンモデルで３００Ｖ以上で、且つ前記両端子間の寄生容量値が０．７ｆＦ以下となることを特徴とするものである。

また、前記第２電流経路は、前記第２側面から１５μｍ以上の幅を確保して形成されることを特徴とするものである。

第２に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を有する少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子と、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子と、前記ＦＥＴにＤＣ電位を印加する端子を有するスイッチ回路素子と、前記基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、前記２つの高濃度不純物領域を２端子とする保護素子を前記スイッチ回路素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の２端子間に印加される静電エネルギーを減衰させることにより解決するものである。

第３に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２ＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、前記基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、前記２つの高濃度不純物領域を２端子とする保護素子を前記スイッチ回路素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の２端子間に印加される静電エネルギーを減衰させることにより解決するものである。

また、前記他方の高濃度不純物領域は、前記接続手段の一部であることを特徴とするものである。

また、前記スイッチ回路素子の少なくとも１つの前記制御端子と前記共通入力端子間に前記保護素子を接続することを特徴とするものである。

また、前記他方の高濃度不純物領域は、前記スイッチ回路素子の各端子のいずれかと電気的に接続する他の電極パッドまたは他の配線の周辺に配置されることを特徴とするものである。

また、一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が０．７ｆＦ以下の前記保護素子を、前記スイッチ回路素子の２端子間に接続することにより、該スイッチ回路素子の静電破壊電圧がマシンモデルで３００Ｖ以上となることを特徴とするものである。

第４に、複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域を有する保護素子を備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、前記２つの高濃度不純物領域を２端子として前記集積回路素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かい前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記集積回路素子の２端子間に印加される静電エネルギーを減衰させることにより解決するものである。

また、前記集積回路素子はＣＭＯＳロジック回路素子であることを特徴とするものである。

また、前記集積回路素子と前記保護素子を同一基板上に集積化することを特徴とするものである。

また、前記集積回路素子上に前記保護素子を配置したことを特徴とするものである。

また、前記配線は前記集積回路素子の電源端子に接続する第１配線および前記接地端子に接続する第２配線であることを特徴とするものである。

また、前記集積回路素子の入出力端子および電源端子間、入出力端子および接地端子間の少なくとも一方に前記保護素子を接続することを特徴とするものである。

また、前記他方の高濃度不純物領域は、前記集積回路素子の各端子のいずれかと接続する他の電極パッドまたは配線の周辺に設けられることを特徴とするものである。

また、一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が０．７ｆＦ以下の前記保護素子を、前記集積回路素子の２端子間に接続することにより、該集積回路素子の静電破壊電圧がマシンモデルで３００Ｖ以上となることを特徴とするものである。

以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。

第１に、保護素子は少なくとも一方の端子が棒状ｎ＋型領域であり、棒状ｎ＋型領域の第２側面から他方の端子であるｎ＋型領域に向かう絶縁領域に形成される第２電流経路を利用して静電気を流すことができる。第２電流経路は絶縁領域の水平および垂直方向に数十μｍと大きく広がって形成されるので非常に大きな静電気電流を流すことができ、保護効果が絶大である。また他の端子となるｎ＋型領域と対向配置する面積が非常に微小であるため、この部分の寄生容量は非常に小さくなり、高周波信号が漏れることはない。従ってＨＥＭＴのようなオフ容量が極めて小さいデバイスを基本デバイスとするスイッチ回路装置に使用する場合においてさえ、保護素子の接続によるインサーションロスの劣化を防止できる。

更に、棒状ｎ＋型領域上に重畳して金属層を配置するため、静電気は棒状ｎ＋型領域の全体にわたってまんべんなく流れ、これによっても保護効果の増大を図ることができる。

第２に、スイッチ回路装置に保護素子を接続することにより、静電破壊に弱いスイッチ回路装置の２端子間の保護効果を大幅に高めることができる。また、保護素子の端子となる（棒状）ｎ＋型領域および金属層は全てスイッチ回路装置の他の構成要素と同一工程で形成できる。つまり特に工程を増やすことなく保護素子を接続することができる。

更に、保護素子はパッド間の絶縁領域に配置できる。従来のｎ＋／ｉ／ｎ＋型保護素子では保護効果を高めるために対向するｎ＋型領域の距離を長くするなど、チップ内の保護素子の占有面積を必要としていたが、本実施形態によれば特に保護素子接続のためのスペースを必要とせず、他の構成要素が配置されない領域を利用して保護素子を接続することができる。

第３に、保護素子の他方の端子としてパッドや配線周辺のアイソレーション確保のための周辺高濃度不純物領域や、抵抗等、スイッチ回路装置の構成要素を利用することにより、更に保護素子を接続するための占有面積を低減できる。

第４に、ＣＭＯＳロジック回路などのＬＳＩに従来のＣＭＯＳバッファ回路型保護回路に替えて本保護素子を接続することにより、ロジック回路の保護素子の占有面積を大幅に縮小でき、ＬＳＩの小型化、低コスト化を実現できる。

例えば、ロジック回路素子と保護素子領域を１チップに集積化する場合には、ロジック回路素子領域の外周に配置される電源端子および接地端子に接続する配線と入出力端子パッドを利用して保護素子を接続できるので、ロジック回路のみのチップとほぼ同等のチップサイズで保護素子を接続できる。

また、保護素子を１つのチップで形成しロジック回路素子上に積層実装することができるので、ロジック回路素子のみのチップサイズで保護素子を接続でき、なおかつ保護効果を増大させることができる。

つまり、本発明の保護素子は、保護素子の２端子間においては、第１側面の幅が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第２電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電気電圧から被保護素子を保護することができる。具体的には一組の棒状ｎ＋型領域を両端子とする保護素子を接続することによりマシンモデル（２００ｐＦ，０Ω）で３００Ｖ以上の静電破壊電圧から被保護素子を保護することができ、なおかつそのときの寄生容量値は０．７ｆＦ（０Ｖバイアス時）以下となる。

更に、棒状ｎ＋型領域を複数並列に接続することにより静電破壊からの保護能力を増加させることができる。

以下に本発明の実施の形態を図１から図２３を用いて詳細に説明する。まず図１から図１３を参照して本発明の第１の実施形態を説明する。

図１は、第１の実施形態の保護素子２００を示す概要図である。図１（Ａ）（Ｄ）は平面図であり、図１（Ｂ）は、図１（Ａ）のａ−ａ線断面図、図１（Ｃ）は図１（Ａ）のｂ−ｂ線断面図である。

保護素子２００は、基板１０１に対向配置された２つの高濃度不純物領域２０１とその周囲に配置された絶縁領域２０３とからなる。

基板１０１は、シリコン半導体基板、化合物半導体基板、ＨＥＭＴ用エピタキシャル基板等いずれの半導体基板でもよく、高濃度不純物領域２０１はこれらの基板に設けられる。２つの高濃度不純物領域２０１は同導電型の不純物領域であり、以下ｎ型不純物の場合を例に説明する。

２つの高濃度不純物領域２０１は静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０^１７ｃｍ^−３以上である。また高濃度不純物領域２０１の周囲は絶縁領域２０３である。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板１０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域の不純物濃度は、５×１０^１４ｃｍ^−３以下程度、抵抗率は、１×１０^３Ωｃｍ以上が望ましい。さらに絶縁領域はノンドープのポリシリコンで形成してもよい。

少なくとも一方の高濃度不純物領域２０１は、第１側面Ｓ１と、第２側面Ｓ２と、第３側面Ｓ３と、第４側面Ｓ４とを有する棒状である。

第１側面Ｓ１は他方の高濃度不純物領域２０１との微小な対向面である。第２側面Ｓ２は第１側面Ｓ１に対して十分大きく基板深さ方向に形成され、第１側面Ｓ１から略垂直方向に延在する面である。図１（Ａ）、（Ｂ）のごとく例えば棒状の高濃度不純物領域２０１の幅ｗ１は少なくとも第１側面Ｓ１の部分で５μｍ以下（ここでは３μｍ）であり、第２側面Ｓ２の幅（長さ）ｗ２は例えば１０μｍ〜５０μｍ程度である。

そして基板上面方向を向いた第３側面Ｓ３には絶縁膜２０５が設けられ、絶縁膜２０５のコンタクトホール（破線で示す）を介して金属層２０１Ｍがコンタクトする。第４側面Ｓ４は基板深さ方向を向いた面である。金属層２０１Ｍは棒状ｎ＋型領域２０１と重畳する形状にパターンニングされて近傍の電極パッド２０１Ｐまたは配線２０１Ｗと連続する。すなわち金属層２０１Ｍは、電極パッド２０１Ｐまたは配線２０１Ｗから突出した形状となっている（図１（Ａ）、（Ｂ））。また図示はしないが棒状の高濃度不純物領域２０１の幅ｗ１は均一でなくとも良く例えば電極パッド２０１Ｐまたは配線２０１Ｗに近い部分は広く第１側面Ｓ１に向かうに従って狭くなるような形状でも良い。

本明細書では以下、電極パッド２０１Ｐまたは配線２０１Ｗから突出する金属層２０１Ｍと重畳してコンタクトする高濃度不純物領域を棒状ｎ＋型領域２０１と称する。また、重畳するため平面図において図示を省略する場合も、金属層２０１Ｍの下方には棒状ｎ＋型領域２０１が配置されるとする。

金属層２０１Ｍの表面の幅ｗ３は棒状ｎ＋型領域２０１と同様の３μｍであり、第３側面Ｓ３とコンタクトする底面の幅ｗ４は２μｍである（図１（Ｂ））。金属層２０１Ｍは、電極パッド２０１Ｐの一辺に対して垂直方向に、あるいは、配線２０１Ｗの延在方向に対して垂直方向に、突出する。また図示はしないが金属層２０１Ｍの表面の幅ｗ３は均一でなくとも良く例えば電極パッド２０１Ｐまたは配線２０１Ｗと接続する部分は広く第１側面Ｓ１に向かうに従って狭くなるような形状でも良い。

尚、図１では保護素子２００の他方の端子となる高濃度不純物領域も棒状ｎ＋型領域２０１の場合を示す。すなわち他方の端子も同様に第１側面Ｓ１から第４側面Ｓ４を有し、図１（Ａ）のごとく電極パッド２０１Ｐまたは配線２０１Ｗから突出する金属層２０１Ｍが重畳してコンタクトする。

金属層２０１Ｍは、棒状ｎ＋型領域２０１とオーミック接合するオーミック金属層またはショットキー接合するショットキー金属層である。またはオーミック金属層やショットキー金属層の上にシリーズ抵抗低減のためさらに別の金属層を重畳させても良い。

本実施形態の保護素子２００は上記のごとく２つの棒状ｎ＋型領域２０１の周囲に絶縁領域２０３を配置した構造であり、棒状ｎ＋型領域２０１をそれぞれ被保護素子の２端子に接続する。このとき棒状ｎ＋型領域２０１の離間距離を４μｍ程度にすると、２つの棒状ｎ＋型領域２０１がそれぞれ接続する被保護素子の２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。

この離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子２００間での放電が確実でない。又、例えば１μｍ以下と近接し過ぎても、耐圧の不足や寄生容量の増大を招くため好ましくない。棒状ｎ＋型領域２０１の不純物濃度および絶縁領域２０３の抵抗値も、同様である。

図１（Ｃ）（Ｄ）は放電時の電流経路を表す概略図である。本実施形態では、放電の際に両端子の周囲の絶縁領域２０３には図の矢印の如く２つの電流経路Ｉ１、Ｉ２が形成される。尚、矢印の電流経路は概念図であり第１電流経路Ｉ１および第２電流経路Ｉ２の詳細については後述する。

例えば図１（Ｄ）の左側に位置する棒状ｎ＋型領域２０１に着目すると、第１電流経路Ｉ１は、第１側面Ｓ１および第４側面Ｓ４から右側の棒状ｎ＋型領域２０１の対応する側面に向かい、棒状ｎ＋型領域２０１の延在方向となる絶縁領域２０３に形成される電子電流及びホール電流の経路である。つまり、第１側面Ｓ１間の電流経路と、図１（Ｃ）の如く第４側面Ｓ４から他方の棒状ｎ＋型領域２０１の第４側面Ｓ４に向かい、棒状ｎ＋型領域２０１およびその延在方向と重畳した基板深さ方向に形成される電流経路をいう。

一方第２電流経路Ｉ２は、第１電流経路Ｉ１の外側で図１（Ａ）の左側の棒状ｎ＋型領域２０１の第２側面Ｓ２から右側の棒状ｎ＋型領域２０１に向かう絶縁領域２０３に形成される電子電流及びホール電流の経路である。

本実施形態の棒状ｎ＋型領域２０１は、他の棒状ｎ＋型領域２０１との対向面となる第１側面Ｓ１が微小であり、全体に金属層２０１Ｍをコンタクトさせている。これにより、寄生容量を大幅に低減し、且つ非常に大きな電流値を有する第２電流経路Ｉ２を形成できる。

従って保護素子２００の２端子間に印加される静電エネルギーを、第１電流経路Ｉ１及び第２電流経路Ｉ２を利用して保護素子２００の２端子間で放電させ大幅に減衰させることができる。

つまり、棒状ｎ＋型領域２０１は、同じ（一つの）金属層２０１Ｍにコンタクトする領域であれば不連続な領域であってもよい。このような場合は不連続な領域がそれぞれ同一の金属層２０１Ｍにコンタクトすることにより第２電流経路Ｉ２が形成されるので、これらをまとめて保護素子２００の一方の端子となる棒状ｎ＋型領域２０１とする。また棒状ｎ＋型領域２０１は、電極パッド２０１Ｐまたは配線２０１Ｗ下方に例えばアイソレーション向上のための高濃度不純物領域が配置されるような場合、これらと連続していてもよいし不連続であってもよい。

また、金属層２０１Ｍは棒状ｎ＋型領域２０１全体に静電気電流を流すために配置するので、両者は重畳して直接コンタクトする領域があればよく、パターンが完全に一致しなくてもよい。

図２および図３は保護素子２００の他方の端子が他の高濃度不純物領域２０２の場合を示す。図の如く本実施形態の保護素子２００は、少なくとも一方の端子が棒状ｎ＋型領域２０１であればよい。つまり他の端子は棒状ｎ＋型領域２０１とは異なる形状の他の高濃度不純物領域でもよい。または金属層２０１Ｍがコンタクトしない他の高濃度不純物領域でもよい。以下他の高濃度不純物領域をｎ＋型領域２０２として説明する。

図２は、棒状ｎ＋型領域２０１と同様の形状のｎ＋型領域２０２領域が、棒状ｎ＋型領域２０１と直交する方向に延在される場合であり、図２（Ａ）（Ｃ）は平面図、図２（Ｂ）はｄ−ｄ線断面図である。また、図３はｎ＋型領域２０２が、パッドと同様に奥行きがある形状の場合であり、図３（Ａ）（Ｃ）は平面図、図３（Ｂ）はｆ−ｆ線断面図である。尚、図２（Ａ）のｃ−ｃ線、図３（Ａ）のｅ−ｅ線断面図は図１（Ｂ）と同様である。

第１電流経路Ｉ１は、図１と同様に、第１側面Ｓ１および第４側面Ｓ４からｎ＋型領域２０２の対応する側面に向かい、棒状ｎ＋型領域２０１の延在方向の絶縁領域２０３に形成される電子電流及びホール電流の経路である。

つまり、第１側面Ｓ１間の電流経路と、第４側面Ｓ４からｎ＋型領域２０２に向かい、棒状ｎ＋型領域２０１およびその延在方向と重畳し、基板深さ方向に形成される電流経路をいう。

一方第２電流経路Ｉ２は、第１電流経路Ｉ１の外側で棒状ｎ＋型領域２０１の第２側面Ｓ２からｎ＋型領域２０２に向かう絶縁領域２０３に形成される電子電流及びホール電流の経路である。

図１の如く両端子とも棒状ｎ＋型領域２０１の場合には第４側面Ｓ４から他の第４側面Ｓ４に向かって形成される電流経路とは棒状ｎ＋型領域２０１の延在方向のみとなる。

一方図２、図３のごとく他方の端子がｎ＋型領域２０２の場合にはその形状により棒状ｎ＋型領域２０１の第４側面Ｓ４からｎ＋型領域２０２の対応する側面（底面）に向かって形成される電流経路であっても、棒状ｎ＋型領域２０１の延在方向と重畳する方向から逸れる経路もある。本実施形態ではこのように少しでも棒状ｎ＋型領域２０１の延在方向と重畳する方向から逸れる方向に形成される電流経路は全て第２電流経路Ｉ２とする。

またｎ＋型領域２０２の場合は図２および図３のごとく金属層が配置されていなくてもよい。またｎ＋型領域２０２に金属層がコンタクトする場合は、オーミック金属層（オーミック接合）でもよいしショットキー金属層（ショットキー接合）でもよい。

図４を参照して保護素子２００の接続例を説明する。図は被保護素子１００がＧａＡｓＭＥＳＦＥＴの場合であり、図４（Ａ）は平面図、図４（Ｂ）は図４（Ａ）のｇ−ｇ線断面図であり、図４（Ｃ）は図４（Ａ）の等価回路図である。

図４（Ａ）、図４（Ｂ）のごとく、被保護素子１００は、ＭＥＳＦＥＴであり、半絶縁基板１０１（２０３）であるＧａＡｓ表面に設けた動作層６２とショットキー接合を形成するゲート電極６７と、動作層６２両端に設けた高濃度不純物領域からなるソース領域６４およびドレイン領域６３と、その表面に設けられたソース電極６６およびドレイン電極６５とを有する。これらは動作領域６８に櫛歯をかみ合わせた形状に配置される。

ゲート電極６７、ソース電極６６およびドレイン電極６５はそれぞれ配線１３０を介してゲートパッドＧＰ、ソースパッドＳＰ、ドレインパッドＤＰと接続する。これらはそれぞれゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄと接続する。また、各パッドの下方にはアイソレーション向上のためｎ＋型不純物領域が形成されている。

ソースパッドＳＰおよびゲートパッドＧＰを近接して配置し、対向するパッドの辺から垂直に金属層２０１Ｍを突出させる。金属層２０１Ｍはその下方の基板に設けられ保護素子２００の端子となる棒状ｎ＋型領域２０１とコンタクトする。

また、ゲートパッドＧＰからドレインパッドＤＰに向かう配線１３０を形成し、配線１３０から突出する金属層２０１Ｍおよび金属層２０１Ｍとコンタクトする棒状ｎ＋型領域２０１を配置する。ドレインパッドの下方にはアイソレーション向上のためｎ＋型の周辺高濃度不純物領域が形成されるので、これを保護素子２００の他のｎ＋型領域２０２として利用する。

これにより、ゲート端子Ｇ−ソース端子Ｓ間、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子２００を接続することができる。

図４（Ｂ）、図４（Ｃ）の如く、ＭＥＳＦＥＴにおいては、ゲートショットキ接合容量の小さいゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、動作領域６８と動作領域６８表面に設けられたゲート電極６７との界面に形成されるショットキバリアダイオード６１に対して逆バイアスに静電気が印加される状態となる。

つまり静電破壊からの保護は、弱い接合であるゲート電極６７のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、ＭＥＳＦＥＴ１００の２端子間に並列に上記の保護素子２００を接続し、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護している。

ここで、図４は接続の一例であり、例えばドレインパッドＤＰから配線１３０に向かって棒状ｎ＋型領域２０１および金属層２０１Ｍが突出するパターンでもよい。

また、ＭＥＳＦＥＴではゲートショットキ接合が最も静電破壊に弱いため、ゲート端子Ｇ−ソース端子Ｓ間、ゲート端子Ｇ−ドレイン端子Ｄ間に保護素子を接続する一例を示したが、いずれか一方でもよいし、またはソース端子Ｓ−ドレイン端子Ｄ間に保護素子を並列に接続してもよい。

更に被保護素子１００はＭＥＳＦＥＴに限らず、ｐｎ接合を有する接合型ＦＥＴ、シリコンバイポーラトランジスタ（ｎｐｎトランジスタなど）、容量、ＭＯＳＦＥＴ等に保護素子２００を接続してもよい。

以下図５から図１３を参照して、保護素子２００の少なくとも一方を棒状ｎ＋型領域２０１とし金属層２０１Ｍをコンタクトさせることで保護効果が大幅に向上する点についてシミュレーション結果を参照して詳述する。

近年半導体のデバイスシミュレーション技術が発達し、デバイスの電気的特性だけでなく静電破壊についても詳しくシミュレーションできるようになった。その結果、静電破壊対策としての保護素子の適正な設計ができるようになってきた。

具体的には、まずミックスドモードシミュレーションにより所定の電圧で容量に電荷を蓄積する。そして、結晶の温度をモニターしながら、その電荷を被測定素子の両端に放電する。デバイスの破壊は結晶の温度が結晶の溶ける温度の約８割になったときに起こると仮定し、マシンモデルにおける被測定素子の静電破壊レベルをシミュレーションするものである。

さらに最近は、別の静電破壊強度レベル評価法としてＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）法により静電破壊レベルを測定し、その測定値が同時にＴＬＰのシミュレーションの値と一致しやすいことが判明し、脚光を浴びている。
本明細書では、まずマシンモデルにおける静電破壊レベルをミックスドモードでシミュレーションを行う。そして、静電破壊時の保護素子の物理的状況についてＴＬＰ法のシミュレーションを用いて詳しく解析する。そしてこれらのシミュレーションを組み合わせることにより、寄生容量が少なく、静電破壊保護レベルの優れた保護素子を設計できたことを説明する。

図５は、図１に示した両端子が棒状ｎ＋型領域２０１である保護素子２００（以下ａ構造と称する）を設計したときにシミュレーションに使用した構造を表わした図である。図５（Ａ）が斜視図であり図５（Ｂ）が図５（Ａ）のｈ−ｈ線断面図である。

ａ構造は、不純物濃度５×１０^１４ｃｍ^−３の５０μｍ厚のシリコン基板１０１に３×１０^１８ｃｍ^−３の棒状ｎ＋型領域２０１を４μｍの離間距離で配置し、アノード電極およびカソード電極となる金属層２０１Ｍを形成したものである。この程度の不純物濃度であればシリコン基板１０１はほぼ絶縁領域２０３として機能する。

棒状ｎ＋型領域２０１の第１側面Ｓ１の幅ｗ１は３μｍで、金属層２０１Ｍのコンタクト部分の幅ｗ２は２μｍである。またシミュレーションにおいてデバイスサイズとなる奥行き（例えばＦＥＴであればゲート幅）は１μｍで計算した。

また、行ったシミュレーションの方法は以下のとおりである。

上記のマシンモデルのシミュレーションでは２００ｐＦで１０００Ｖを印加し、破壊に至った時点での電流値の計算を行った。具体的には結晶内部のいずれかの箇所で温度が１３５０Ｋに至った時点でのカソード−アノード間に流れた電流値を計算した。この電流値はそのまま静電破壊時に第１電流経路Ｉ１に流れた電流値となる。

マシンモデルシミュレーションで得られた静電破壊時の電流値はＴＬＰのシミュレーションに使用する。ＴＬＰシミュレーションではこの電流値を瞬間的に保護素子に印加し、そのときの電子電流密度分布を計算した。

図５（Ｃ）はその結果である。つまり、ａ構造が上記マシンモデル評価法において破壊に至るとき流れる電流値を示している。第１電流経路Ｉ１は幅ｗ１＝１μｍの場合１．１９Ａであり、幅ｗ１＝３μｍではその３倍の３．５７Ａである。

図６は、ＴＬＰシミュレーションで１．１９Ａを印加した場合（幅ｗ１＝１μｍのａ構造）のｈ−ｈ線の断面における電子電流密度、ホール電流密度の分布である。

図６（Ａ）の電子電流密度分布において、ｐ０領域が２つの棒状ｎ＋型領域２０１にまたがる領域の中で最も密度が高い（電子電流密度１．０×１０^７ｃｍ^−３〜１．８×１０^７ｃｍ^−３）領域である。ここで、電子電流とホール電流を合わせた電流がトータル電流であるがホール電流より電子電流の方が大きい。つまり本実施形態では電子電流を電流の代表として、電子電流密度が１×１０^５ｃｍ^−３以上の領域（ｐ０〜ｐ５領域）を、保護素子２００の電流経路と定義する。つまりこの領域が、図１（Ｃ）、（Ｄ）等で矢印で示す第１電流経路Ｉ１、第２電流経路Ｉ２領域である。

ｐ５領域までを電流経路とした理由は、電子電流密度を深さ方向に積分して電流値を計算したところｐ０からｐ５領域に全電流値の約９割分の電流が流れることがわかったため、ｐ５領域より電子電流密度が小さい領域では、動作に影響しないと考えられるためである。

図は保護素子２００のｈ−ｈ線断面であるので、第１電流経路Ｉ１の電子電流密度の断面図になる。このように第１電流経路Ｉ１は棒状ｎ＋型領域２０１と重畳し基板深さ方向に広がって形成される。図６（Ｂ）のホール電流密度分布も、図６（Ａ）と同様の分布である。従って電子電流密度分布を第２電流経路Ｉ２に流れる電流値を計算するのに使用した。尚、ホール電流密度分布と電子電流密度分布がほぼ一致するということは静電気電流が流れたとき伝導度変調が電流経路の全領域に渡って発生しているため静電気電流値が大きくなったことを示す。

図７は、図６（Ａ）の電子電流密度分布図と同じ図と、その図を１８０度回転した図を合わせ、その間に棒状ｎ＋型領域２０１を配置し、図５の矢印α方向からの電子電流密度分布を表した平面図である。第１電流経路Ｉ１および第２電流経路Ｉ２が形成されている状況を示すが、第１電流経路Ｉ１は、対向面である第１側面Ｓ１間の電流経路を除きそのほとんどが棒状ｎ＋型領域２０１と重畳しているため図には現れていない。

一方第２電流経路Ｉ２は第１電流経路Ｉ１の外側で棒状ｎ＋型領域２０１の第２側面Ｓ２から対向する棒状ｎ＋型領域２０１の第２側面Ｓ２に向かって形成されており、第２電流経路Ｉ２が大きく広がっている様子がわかる。

平面図においてもｐ０領域からｐ５領域までが電流経路である。尚前述の如く、他方の端子がｎ＋型領域２０２の場合、棒状ｎ＋型領域２０１の第４側面からｎ＋型領域２０２の底面に向かう電流経路であっても、棒状ｎ＋型領域２０１の延在方向から逸れる電流経路がある。図７に示す平面図において棒状ｎ＋型領域２０１の延在方向から逸れて形成される電流経路はすべて第２電流経路Ｉ２である。

図８は、ａ構造の第1電流経路Ｉ１および第２電流経路Ｉ２を示す斜視図である。実際に静電気電流が流れる領域は、棒状ｎ＋型領域２０１を中心として図６（Ａ）の電子電流密度分布図を回転させた３次元の領域に分布しており、図８に示す領域となる。ここで、ハッチングを付した、棒状ｎ＋型領域２０１の第１側面Ｓ１、第４側面Ｓ４間で、棒状ｎ＋型領域２０１の延在方向の電流経路が第１電流経路Ｉ１であり、第１電流経路Ｉ１の外側に形成される電流経路が第２電流経路Ｉ２である。この図により、第２電流経路Ｉ２に流れる電流が、第１電流経路Ｉ１に流れる電流に比べはるかに大きな電流となる理由がわかる。

図９は上記シミュレーションによる第２電流経路Ｉ２を説明する図である。図９（Ａ）は図８のＸ＝０面（図５（Ｂ）参照）の断面図であり、第２電流経路Ｉ２を棒状ｎ＋型領域２０１から１０μｍ毎に区切って電流値を計算した図である。また、図９（Ｂ）は計算結果である。上記の図６、図７は、密度の値を一定間隔で区切ったｐ０〜ｐ５領域で電子電流密度、ホール電流密度を２次元的に表した図である。

マシンモデルシミュレーションもＴＬＰシミュレーションも２次元シミュレーションである。第１電流経路Ｉ１に流れる電流は２次元電流であるが、第２電流経路Ｉ２に流れる電流は３次元電流である。すなわちＴＬＰシミュレーションで得られた電子電流密度分布を積分、回転することにより電子電流密度分布データを電流値化、３次元化し、第２電流経路Ｉ２に流れた電流値を計算した。

すなわち、図９（Ａ）のごとく、図６（Ａ）の電子電流密度分布を積分、回転させ、第２電流経路Ｉ２の３次元電流の電流値を計算し、Ｉ２１〜Ｉ２５領域毎に表した。

図９（Ｂ）のごとく、第２電流経路Ｉ２の電流値は第１領域Ｉ２１〜第５領域Ｉ２５の総和であり、幅ｗ１＝１μｍ、３μｍのいずれも２５．４Ａとなる。このように、実際の計算結果を比較しても第１電流経路Ｉ１に流れる電流が３．５７Ａであるのに対し、第２電流経路Ｉ２に流れる電流が２５．４Ａと、第１電流経路Ｉ１に流れる電流に比べはるかに大きな電流となることが明らかとなった。

そして、第１電流経路Ｉ１と第２電流経路Ｉ２の合計が、ａ構造の保護素子２００が流せる電流値であり、幅ｗ１＝１μｍの場合２６．５９Ａ、幅ｗ１＝３μｍでは２８．９７Ａである。

図１０は、ｐｎ接合ダイオードで上記と同様のシミュレーションを行った結果を示す。図１０（Ａ）はｐｎ接合ダイオードのシミュレーションに使用した構造の断面図であり、図１０（Ｂ）は電子電流密度の分布図である。

図１０（Ａ）のごとくｐｎ接合ダイオードのシミュレーションの構造は、不純物濃度５×１０^１４ｃｍ^−３の５０μｍ厚のシリコン基板に表面から０．２μｍの深さまでｎ型領域５０２（不純物濃度１×１０^１７ｃｍ^−３）を形成し、そのｎ型領域５０２と４μｍの距離に渡って接合を形成するように３×１０^１８ｃｍ^−３のｐ＋型領域５０１を表面から０．０２μｍの深さまで形成する。そして、カソード電極５０４およびアノード電極５０３を形成したものである。奥行き１μｍのマシンモデルシミュレーションの結果ダイオードは０．４５Ａで破壊に至ることがわかった。

図１０（Ｂ）はＴＬＰシミュレーションで０．４５Ａ印加したときの電子電流密度分布の断面図であり、ｐｎ接合付近に電子電流が集中していることが判る。つまり第１電流経路Ｉ１が広がらず、奥行き１μｍあたり０．４５Ａで電流の高密度部分の温度がシリコン溶融温度の８割となり、静電破壊してしまう。通常ｐｎ接合ダイオードは、ｐ＋型領域５０１とｎ型領域５０２のｐｎ接合面を垂直に通過する電流のみで設計されており、ダイオード周辺には特にスペースを確保せず、またダイオード周辺は絶縁領域になっていない。このため保護素子２００の第２電流経路Ｉ２に相当する電流経路はほとんど形成されず、形成されたとしてもシミュレーションの結果に影響を及ぼすものではない。

更に、図１１から図１２に示すｎ＋／ｉ／ｎ＋構造においても同様のシミュレーションを行った。

図１１は、本実施形態の棒状ｎ＋型領域２０１を有する保護素子２００で図２および図３の構造（ｂ構造と称する）を代表して図３の構造を斜めから見た図である。尚、他の端子となるｎ＋型領域２０２は棒状ｎ＋型領域２０１との対向面が左右に５０μｍの幅を有する構造とし、ここでは金属層２０６をコンタクトさせる。それ以外はａ構造と同様である。

更に図１２は、対向面（本実施形態の第１側面Ｓ１に相当）の幅が広い（距離が長い）構造の一例である。図２５、図２６に示す従来の保護素子３６０は、保護効果を高めるために対向面の距離を長くとっている。この構造と、本実施形態の保護素子２００を比較するため、図１２の構造で計算を行った。

まず、図１２（Ａ）はパッド下方のｎ＋型領域と、ｎ＋型領域の抵抗を長い距離で対向させることによるｎ＋／ｉ／ｎ＋の最も単純な構造を示す。この構造は２次元構造のため、ある一定の幅を切り取ることによりそれを１単位としてシミュレーションすれば良い。すなわち図１２（Ｂ）、図１２（Ｃ）のような応用パターンにおいては、各形状のサイズが何単位分に相当するかを見積もり、その単位数に前記の１単位分の値を掛け合わせて計算する。

シミュレーションは図２５のパッド下方のｎ＋型領域３５０と抵抗Ｒに相当する２つのｎ＋型領域５１０を４μｍの離間距離（ｗ１２）で対向配置し、一方のｎ＋型領域５１０の幅ｗ１３を抵抗Ｒと同等の３μｍとして計算した。そしてこのパターンの幅ｗ１１＝１μｍ分を上記の１単位としてシミュレーションした。この１単位の構造をｃ構造と称する。

図１２のパターンの計算値は対向面の距離に比例するので、１単位としてのｃ構造の計算結果から、図２５のＩＮＰａｄ部に相当するｄ構造（図１２（Ｂ））、ＯＵＴ−１Ｐａｄ部に相当するｅ構造（図１２（Ｃ））の計算値が掛け算により得られる。すなわち図１２（Ｂ）の場合の対向面の距離は８０μｍで１単位の８０倍、図１２（Ｃ）の場合の対向面の距離は６０μｍで１単位の６０倍の計算となる。

上記の計算は第１電流経路Ｉ１の計算である。図１２（Ｂ）は第１電流経路Ｉ１のみであり、計算値がその電流値となる。一方図１２（Ｃ）の場合は対向面の端部に側面の電流経路Ｉ’（本実施形態の第２電流経路Ｉ２に相当）を含んでいる。従って、第１電流経路Ｉ１の計算値に第２電流経路Ｉ２の計算値を加えている。側面の電流経路Ｉ’については後述する。

図１３は今まで述べたすべての保護素子構造のシミュレーション結果をまとめた表であり、それぞれ静電破壊時に流れる電流値と、被保護素子に寄生して被保護素子の性能を劣化させる原因となる容量値を比較している。尚、容量値とはアノード−カソード間に０Ｖを印加したときの容量の値である。

既述のごとく、本実施形態の棒状ｎ＋型領域２０１を少なくとも一方の端子とする保護素子２００（ａ構造、ｂ構造）の、１μｍあたりの第１電流経路Ｉ１の電流値は１．１９Ａであり、第２電流経路Ｉ２は、ａ構造が２５．４Ａ、ｂ構造が２８．４Ａとなる。

また、棒状ｎ＋型領域２０１の幅ｗ１について、現在一般的なプロセス設計ルールである３μｍの場合と微細プロセスの設計ルールである１μｍの場合についても比較した。

静電破壊保護素子の性能指標としていかに低い寄生容量値で、いかに大きな電流を流せるかを表す”電流値／容量値”が考えられる。この指標が大きい方が保護素子の性能として高くなる。指標を各構造で比較すると、ダイオードは０．０４９と非常に小さく、ｃ構造、ｄ構造では１１．３、ｅ構造で１５．０である。

ここで、ｅ構造では図２６のごとくｎ＋型領域５１０の側面同士の電流経路Ｉ’が形成されるため、従来構造のうちでは高い性能指標を示すが、ｎ＋型領域５１０が対向する幅が長く容量値が６．７６ｆＦと高くなってしまう。

しかし本実施形態では一般的なプロセスによる３μｍ幅であってもａ構造で、６９．０、ｂ構造で５９．２と高い性能指標を示す。さらに微細プロセスの１μｍ幅であればａ構造で１９０、ｂ構造で１６４となり、保護素子として非常に高い性能であることが明らかである。ｂ構造はａ構造に比べるとやや性能が落ちるが、他の端子となるｎ＋型領域２０２の形状が自在にできるのでａ構造に比べて占有面積が少なくできるのと電流を若干多く流せる利点がある。

以下に、側面の電流経路が形成されるｅ構造と、本実施形態のａ構造、ｂ構造について更に比較して説明する。

ｅ構造は、実際のデバイスにおいては図２５のごとくＯＵＴ−１Ｐａｄ下方のｎ＋型領域３５０に他のｎ＋型領域で形成した抵抗Ｒの一部を接近させ、ｎ＋／ｉ／ｎ＋構造による保護素子３６０を形成したものである。このとき、抵抗Ｒの幅ｗ１３を３μｍと狭くすることで、ＯＵＴ−１Ｐａｄ下方のｎ＋型領域の対向面、底面、抵抗Ｒの対向面、底面と対向面と逆側の側面を利用して非常に大きな電流経路（以下主電流経路Ｉ）を形成することができる（図１２（Ｃ）、図２６）。これにより、抵抗Ｒに金属層が重畳しないにも関わらず、寄生容量を比較的小さく押さえ、制御端子からゲート電極３１７に至る信号の経路途中の保護素子内で静電エネルギーを放電することにより被保護素子の静電破壊電圧を向上させることができる。そして主電流経路Ｉは対向面の距離に比例して大きくなる。つまりｅ構造では対向面の距離を稼いで静電破壊電圧を向上させることを目的としている。そして抵抗Ｒを引き回す必要のあるレイアウトの都合上、主電流経路Ｉに付随して、図２６のごとく側面同士にも電流経路Ｉ’が形成される。このとき電流経路Ｉ’はいわば抵抗の連続性により偶然形成された電流経路である。

スイッチ回路装置は、制御端子パッドＣｔｌ−１Ｐａｄからｎ＋型領域で形成した抵抗を介してゲート電極３１７に信号を伝えるパターンである。つまり図２５は、このようなパターンによって、ｎ＋型領域（抵抗Ｒ）に金属層を重畳させることなく、制御端子からゲート電極３１７に至る経路途中で保護素子３６０を接続することができる。

換言すれば、ｅ構造の保護素子３６０は、図２５のごときスイッチ回路装置のパターンでなければ実現できないとも言える。

また、ｅ構造では対向面の距離を稼いで静電破壊電圧を向上させることを目的とするため、寄生容量が非常に大きくなってしまう。この寄生容量はオフ容量の大きなＧａＡｓＭＥＳＦＥＴをキーデバイスとするスイッチ回路装置では問題にならなくても、オフ容量の小さいｐＨＥＭＴをキーデバイスとするスイッチＩＣではインサーションロス、アイソレーションといった高周波特性を劣化させてしまうという問題が発生する。

一方、本実施形態のａ構造、ｂ構造は、ｅ構造で必要としていた対向面の距離を微小にするものである。

既に述べたが、デバイスシミュレーション技術の発達により、静電気が印加されたときの電子電流密度分布、ホール電流密度分布の状況を詳しく把握することが可能となった。

具体的には、従来不可能であったミックスドモードシミュレーションによる容量計算、同じくミックスドモードシミュレーションによるマシンモデルの静電破壊電圧の計算、ＴＬＰ法による静電気電流の電子電流密度分布計算、ホール電流密度分布計算ができるようになったことによる。

本出願人は、ｅ構造の主電流経路に付随して形成される側面の電流経路Ｉ’について上記のごとき詳細なシミュレーションを行った。その結果、側面の電流経路Ｉ’は主電流経路Ｉに比べて極めて大きな静電気電流を流す能力があることが判った。

そこで、本実施形態ではａ構造、ｂ構造のごとく対向面を微小にし、金属を重畳させる構造とした。これにより、寄生容量を極めて小さくしながら、巨大な静電気電流を流すことを可能にした。更に、棒状ｎ＋型領域２０１と金属層２０１Ｍはわずかなスペースに配置できるので、ｅ構造のごとくパターンの制約がほとんどなく、保護素子２００の接続の汎用性を飛躍的に高めることができる。

尚、ｄ構造においては実際のデバイス（図２５）の静電破壊電圧の実測値が１８００Ｖであった。この形状をマシンモデルでシミュレーションすると図のごとく電流値は９９．２Ａである。これら２つの数値は比例すると考えられ、１８００／９９．２＝１８．１（Ｖ／Ａ）が静電破壊電圧実測値とマシンモデルシミュレーション電流値の比例係数となる。この比例係数は要求される静電破壊電圧から保護素子を設計する際に利用するが、これについては後述する。

図１４から図１６を参照して、本発明の第２の実施形態を説明する。第２の実施形態は、化合物半導体のＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）スイッチ回路装置に第１の実施形態の保護素子２００を接続した例であり、図１４は回路概要図、図１５は図１４の回路を１チップに集積化したスイッチ回路装置である。

図１４のごとく、第２の実施形態のスイッチ回路装置は、基本的なＳＰＤＴスイッチ回路装置であり、第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。

第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。

そして、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ１に例えば３Ｖ、制御端子Ｃｔｌ２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ２に３Ｖ、Ｃｔｌ１に０Ｖのバイアス信号を印加している。

図１５のごとく、基板に、スイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置する。なお、本実施形態では基本デバイスがＨＥＭＴの場合を例に説明する。基板の周辺でＦＥＴ１およびＦＥＴ２の周囲には複数のパッドＰが配置される。パッドＰは具体的には共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２に対応するパッドＩＣ、Ｏ１、Ｏ２、Ｃ１、Ｃ２である。各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続される。なお、点線で示した第２層目金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。実線で示した第３層目金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）２５である。第１層目金属層は基板にオーミックに接合するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。

ＦＥＴ１のゲート電極１７と、制御端子パッドＣ１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１７と制御端子パッドＣ２は抵抗Ｒ２で接続されている。

チップ中心に向かって伸びる櫛歯状の９本の第３層目金属層のパッド金属層２５が出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。またチップ中心から外側に伸びる櫛歯状の９本の第３層目金属層のパッド金属層２５が共通入力端子パッドＩＣに接続されるソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。

この両電極は動作領域１２に櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１７本の櫛歯形状に配置される。

基板３０には一点鎖線のごとく動作領域１２が設けられる。動作領域１２内にはソース領域およびドレイン領域が形成されており、それぞれソース電極１５、ドレイン電極１６と接続している。また、ゲート電極１７はソース領域およびドレイン領域間の動作領域１２表面とショットキー接合を形成している。

ＦＥＴ１のゲート電極１７は、動作領域１２外でゲート配線１２０により各櫛歯が束ねられ、抵抗Ｒ１を介して制御端子パッドＣ１に接続する。ＦＥＴ２のゲート電極１７も同様にゲート配線１２０により各櫛歯が束ねられ、抵抗Ｒ２を介して制御端子パッドＣ２に接続する。抵抗Ｒ１、Ｒ２はそれぞれ高濃度不純物領域により形成される。

各パッドＰはパッド金属層２５により形成され、各パッドＰの下方にはアイソレーション向上のためパッドＰと直流的に接続する周辺高濃度不純物領域１５０（二点鎖線で示す）が配置される。そして、周辺高濃度不純物領域１５０は、各パッドＰと直接接続し、パッドＰ下の全面（またはパッドＰ周辺）に、パッドＰよりはみ出して設けられる。またパッドＰから５μｍ以下程度離間してその周辺に設けられ、基板を介して直流的に接続してもよい。５μｍ以下程度の離間距離であれば、パッドＰと周辺高濃度不純物領域１５０とは十分直流的に接続していると言える。

また、同様の理由からゲート配線１２０の周辺には、ゲート配線１２０と直流的に接続する周辺高濃度不純物領域１５０が配置されており、ゲート配線１２０は、ゲート電極１７と同様に基板とショットキー接合を形成している。この場合もゲート配線１２０の下全面（またはゲート配線１２０下周辺）にゲート配線１２０よりはみ出して、またはゲート配線１２０から５μｍ以下程度離間して周辺に設けられる。

共通入力端子パッドＩＣは、パッドの一辺に対して垂直に金属層２０１Ｍが突出し、その直下には棒状ｎ＋型領域２０１が設けられる。また、制御端子パッドＣ１もパッドの一辺に対して垂直に金属層２０１Ｍが突出し、その直下には棒状ｎ＋型領域２０１が設けられる。

このように本実施形態のスイッチ回路装置では共通入力端子パッドＩＣから突出する金属層２０１Ｍが棒状ｎ＋型領域２０１とコンタクトし、保護素子２００の一方の端子となる。つまり共通入力端子パッドＩＣが保護素子２００の電極パッド２０１Ｐを兼用し、保護素子２００の一方の端子が共通入力端子ＩＮと電気的に接続する。また同様に制御端子パッドＣ１が保護素子の電極パッド２０１Ｐを兼用し、保護素子２００の他方の端子が制御端子Ｃｔｌ１と電気的に接続する。

出力端子パッドＯ１もパッドの一辺に対して垂直に金属層２０１Ｍが突出し、その直下には棒状ｎ＋型領域２０１が設けられる。出力端子パッドＯ１が保護素子の電極パッド２０１Ｐを兼用して保護素子２００の一方の端子は出力端子ＯＵＴ１と電気的に接続する。また、制御端子パッドＣ１に接続する抵抗Ｒ１が、出力端子パッドＯ１と接続する棒状ｎ＋型領域２０１の近傍で直交する方向に延在する。つまり抵抗Ｒ１は保護素子２００の棒状ｎ＋型領域２０１が対向配置する他方の端子となる。このように他方の端子となるｎ＋型領域２０２は金属層と直接コンタクトする構造でなくてもよく、ｎ＋型領域２０２は制御端子パッドＣ１を介して制御端子Ｃｔｌ１と電気的に接続する。

なお、図の出力端子パッドＯ１部分の如く、棒状ｎ＋型領域２０１の第２側面Ｓ２、および金属層２０１Ｍは１０μｍから５０μｍ程度の長さがあればよく、パッドＰとの接続部分では幅広の形状であってもよい。

これにより、スイッチ回路装置の共通入力端子ＩＮ−制御端子Ｃｔｌ１間および制御端子Ｃｔｌ１−出力端子ＯＵＴ１間に保護素子２００を接続することができる。

図１６の断面図を参照してＨＥＭＴの基板構造について説明する。尚、図１６（Ａ）は図１５のｉ−ｉ線、図１６（Ｂ）は図１５のｊ−ｊ線、図１６（Ｃ）は図１５のｋ−ｋ線断面図である。

ＨＥＭＴの基板３０は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層して形成する。バッファ層３２は、複数の層で形成される場合が多い。そして、バッファ層３２上には、電子供給層となるｎ^＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープのＩｎＧａＡｓ層３５、電子供給層となるｎ^＋ＡｌＧａＡｓ層３３を順次積層する。また、電子供給層３３と、チャネル層３５間にはスペーサ層３４が配置される。

電子供給層３３上には、障壁層となるノンドープのＡｌＧａＡｓ層３６を積層し所定の耐圧とピンチオフ電圧を確保し、更にキャップ層となるｎ^＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７には、パッド、ソース電極、ドレイン電極（または抵抗の取出し電極）等の金属層が接続し、不純物濃度を高濃度（１〜５×１０^１８ｃｍ^−３程度）とすることによりソース抵抗、ドレイン抵抗を低減し、オーミック性を向上させている。

ＨＥＭＴは、電子供給層であるｎ^＋ＡｌＧａＡｓ層３３のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５には電子移動度低下の原因となるドナー・イオンが存在しないため、クーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。

尚、本明細書においてＨＥＭＴの高濃度不純物領域とは、絶縁化領域により分離され、キャップ層（後述）が露出した領域をいう。絶縁化領域は、電気的に完全な絶縁ではなく、図の如く不純物（Ｂ^＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。例えば、動作領域１２は、図の一点鎖線の領域を絶縁化領域により分離して形成される。絶縁化領域にもエピタキシャル層として不純物は存在しているが、Ｂ^＋注入により不活性化されている。尚、保護素子２００の絶縁領域２０３は上記の絶縁化領域により形成されるとする。

つまり、ＨＥＭＴは基板に選択的に形成された絶縁化領域２０３で基板を分離することにより、必要なパターンを形成している。従って、ソース領域３７ｓ、ドレイン領域３７ｄ、周辺高濃度不純物領域１５０および抵抗の構造は、ＨＥＭＴのエピタキシャル層構造と同じであり、キャップ層３７（不純物濃度１〜５×１０^１８ｃｍ^−３程度）を含んでいるため、機能的には高濃度不純物領域といえる。

動作領域１２の、ソース領域３７ｓまたはドレイン領域３７ｄとなる基板のキャップ層３７に第１層目金属層のオーミック金属層で形成されるソース電極４５、ドレイン電極４６が接続する。そしてその上層にはパッド金属層２５によりソース電極１５、ドレイン電極１６が形成される。

また、動作領域１２の一部、すなわちソース領域３７ｓおよびドレイン領域３７ｄ間のキャップ層３７をエッチングして、露出したノンドープＡｌＧａＡｓ層３６に第２層目金属層のゲート金属層２０で形成されるゲート電極１７を配置する。

前述の如くＦＥＴにおいて、最も静電破壊電圧が低いのはゲート電極１７と動作領域１２とのショットキー接合部分である。つまり、ゲート−ドレイン端子間、又はゲート−ソース端子間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。

本実施形態では、スイッチ回路装置の共通入力端子ＩＮ−制御端子Ｃｔｌ１間および出力端子ＯＵＴ１−制御端子Ｃｔｌ１間に保護素子２００を接続することにより、共通入力端子ＩＮ−制御端子Ｃｔｌ１間に印加された静電エネルギーがＦＥＴ１のゲート電極１７−ドレイン電極１６間、又はゲート電極１７−ソース電極１５間に到達する前に、静電エネルギーを減衰させることができる。

図１６（Ｂ）は、保護素子２００の２端子が共に棒状ｎ＋型領域２０１であり（ａ構造）、この場合共通入力端子パッドＩＣ、制御端子パッドＣ１から棒状ｎ＋型領域２０１と重畳する金属層２０１Ｍが突出する。尚この場合金属層２０１Ｍはパッド金属層２５により形成される。

つまり共通入力端子パッドＩＣ、制御端子パッドＣ１がそれぞれ保護素子２００の電極パッド２００Ｐを兼ねる構造である。保護素子２００の２つの端子は、絶縁化領域２０３を挟んで４μｍの距離で離間して配置される。

これにより、共通入力端子ＩＮ−制御端子Ｃｔｌ１間、つまりＦＥＴ１のソース−ゲート端子間（又はドレイン−ゲート端子間）に保護素子２００を接続したことになり、この間に印加された静電エネルギーを減衰させることができる。

また、共通入力端子パッドＩＣ−制御端子パッドＣ１間に接続することにより静電気を最も初期段階で放電することができる。

また、図１６（Ｃ）では保護素子２００の一方の端子のみが棒状ｎ＋型領域２０１の構造である（ｂ構造）。抵抗Ｒ１は絶縁化領域２０３を形成することにより分離された高濃度不純物領域であり、その一部を保護素子２００の他の端子となるｎ＋型領域２０２として利用する。

つまり、保護素子２００の２端子は絶縁化領域２０３を挟んで４μｍの距離で離間して配置され、制御端子Ｃｔｌ１−出力端子ＯＵＴ１間、つまりＦＥＴ１のドレイン−ゲート端子間（又はソース−ゲート端子間）に保護素子２００を接続したことになる。

また、信号が印加される制御端子パッドＣ１から動作領域に至る経路途中に接続できる。これにより、制御端子Ｃｔｌ１−出力端子ＯＵＴ１間に印加される静電エネルギーを、抵抗Ｒ１で一部熱として消費しながら、さらに保護素子２００での放電により消費し、動作領域１２に達するまでに、動作領域１２の破壊電圧以下まで減衰することができる。

図１７、図１８は図１５のスイッチ回路装置の他の実施形態を示す。図１７は平面図であり、図１８（Ａ）、図１８（Ｂ）はそれぞれ図１７のｌ−ｌ線、ｍ−ｍ線断面図である。

保護素子２００の一方の端子のみが棒状ｎ＋型領域２０１を有する場合、他方の端子となるｎ＋型領域２０２は、抵抗Ｒ１に限らず、周辺高濃度不純物領域１５０であってもよい。つまり、パッドＰに向かって、保護素子２００の一方の端子が突出する構造またはパッドＰから保護素子２００の一方の端子が突出する構造である。

図１７の例えばＦＥＴ１側では、共通入力端子パッドＩＣの周辺高濃度不純物領域１５０の一辺に対向して保護素子２００の棒状ｎ＋型領域２０１が配置される。つまり、制御端子パッドＣ１が保護素子２００の一方の電極パッド２０１Ｐを兼用し、制御端子パッドＣ１から棒状ｎ＋型領域２０１と重畳する金属層２０１Ｍが突出する。保護素子２００の一方の端子は制御端子Ｃｔｌ１に接続する。

保護素子２００の他の端子は、共通入力端子パッドＩＣの周辺高濃度不純物領域１５０の一部であり、これをｎ＋型領域２０２として利用する。つまりこの場合保護素子２００の他の端子は、共通入力端子ＩＮと電気的に接続する。

これにより、共通入力端子ＩＮ−制御端子Ｃｔｌ１間に印加される静電エネルギーを、動作領域１２の破壊電圧以下まで減衰することができる。

同様に、出力端子パッドＯ１の周辺高濃度不純物領域１５０の一辺に対向して保護素子２００の棒状ｎ＋型領域２０１が配置される。この場合ゲート配線１２０に接続する金属配線１３０から、棒状ｎ＋型領域２０１と重畳する金属層２０１Ｍが突出する。尚この場合金属配線１３０、金属層２０１Ｍはパッド金属層２５により形成され、棒状ｎ＋型領域２０１は抵抗Ｒ１を介して制御端子Ｃｔｌ−１と電気的に接続する。

保護素子２００の他の端子は、出力端子パッドＯ１の周辺高濃度不純物領域１５０の一部であり、これをｎ＋型領域２０２として利用する。つまりこの場合保護素子の他の端子は、出力端子ＯＵＴ１と電気的に接続する。

つまり、絶縁化領域２０３を挟んで棒状ｎ＋型領域２０１と周辺高濃度不純物領域１５０を４μｍの離間距離で配置することにより、ＦＥＴ１のゲート−ドレイン端子間、ゲート−ソース端子間の両方に保護素子２００を接続できる。

このように、スイッチ回路装置の２端子を保護素子の２端子と並列に接続することにより２端子間に外部より印加される静電エネルギーの大部分を保護素子内部で放電させ、保護素子内部において外部より印加される静電気エネルギーをほとんど消費できる。すなわち、被保護素子内部に侵入する静電エネルギーを大幅に減少させることにより被保護素子を静電気から保護することができる。

更に、２端子間においては、対向面の幅が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第２電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電破壊保護効果を有するものである。

特に、ＨＥＭＴの場合は、ＧａＡｓＦＥＴと比較して基本デバイスのインサーションロスが小さいため、チップ内の高周波信号経路において高周波信号がわずかでも漏れる箇所があると、スイッチ回路装置としてのインサーションロスの増加が顕著となる。また、絶縁化領域２０３も、電気的に完全な絶縁ではなく絶縁化領域５０中に空乏層が伸び、空乏層の変化により信号が漏れる。

しかし、本実施形態によれば、保護素子２００の対向面の面積を微小にすることによりこの部分での容量成分を小さくできる。従って、高周波信号の漏れを防止でき、インサーションロスを低減しつつ、静電破壊を防止することができる。

また、パッド間にａ構造の保護素子２００を接続することにより静電気が印加される最も初期段階で放電することができる。また抵抗Ｒを利用したｂ構造の保護素子２００を接続することにより、静電エネルギーを抵抗Ｒ１で一部熱として消費しながら、さらに保護素子２００での放電により消費し、動作領域１２に達するまでに、動作領域１２の破壊電圧以下まで減衰することができる。

尚、図ではパッド金属層２５のみの１層構造を示したが、各パッドＰは基板上にゲート金属層２０、パッド金属層２５をこの順に積層した２層構造であってもよい。

このように、保護素子２００の端子となる棒状ｎ＋型領域２０１は、スイッチ回路装置のパッド間などを利用して配置できる。また、スイッチ回路装置では、配線１３０が棒状ｎ＋型領域２０１が接続する配線２０１Ｗを兼用し、各端子パッドＩＣ、Ｃ１、Ｏ１等が保護素子２００の電極パッド２０１Ｐを兼用する。また他方の端子が棒状ｎ＋型領域２０１ではないｎ＋型領域２０２の場合、各パッド（又は配線）の周辺高濃度不純物領域１５０または抵抗Rを利用できる。従って、保護素子２００のチップ上の占有面積を小さくできる。

携帯電話などの無線通信市場では静電破壊電圧値としてマシンモデルで１００Ｖ以上保証というニーズがある。従来では静電破壊電圧値１００Ｖ以上の保証ができるｐＨＥＭＴスイッチが実現できないため例えばｐＨＥＭＴスイッチＩＣが静電破壊しないよう共通入力端子ＩＮ、出力端子ＯＵＴにインダクタを外付けするなどして対応していた。

しかしインダクタを外付けすることにより整合がずれてしまいインサーションロスが増大する、実装面積が増大する、インダクタは容量、抵抗に比べ比較的高価なためコストアップになる、などの問題があった。

スイッチＩＣは出荷時に静電破壊電圧を測定、選別することができないため、設計保証で静電破壊電圧値１００Ｖの市場ニーズに応えるしか方法は無いが、１００Ｖを保証するには実力として８００Ｖ程度必要である。

ここで、前述のごとく図１２（Ｂ）のｄ構造において、静電破壊電圧実測値とマシンモデルシミュレーション電流値の比例係数となる電流値の比例係数が１８．１（Ｖ／Ａ）であった。つまり、静電破壊電圧８００Ｖを保証するには８００／１８．１（比例係数）＝４４．２Ａのマシンモデルシミュレーション電流値の実力のある保護素子が要求される。一般に保護素子はサイズを大きくすれば保護効果が増大し、４４．２Ａのマシンモデルシミュレーション電流値を得るのは簡単である。

しかし単に保護素子のサイズを大きくしただけでは保護素子の持つ寄生容量により、インサーションロスが劣化する場合がある。つまり保護素子の接続によりインサーションロスが低いことを特徴とするｐＨＥＭＴスイッチのインサーションロスを増加させてしまうのは問題である。

具体的にはｐＨＥＭＴスイッチのオフ容量は９０ｆＦ程度であり、この容量値に対して例えば１ｆＦ程度以下とネグリジブルな寄生容量を持つ保護素子でないと、保護素子の接続によりインサーションロスの増大を招くことになる。例えば図２５に示すパターンで、ｐＨＥＭＴスイッチを形成したところインサーションロスが本来のｐＨＥＭＴスイッチのインサーションロスに比べて２ＧＨｚで０．１５ｄＢも増大してしまった。

図２５のパターンでは共通入力端子パッドＩＮＰａｄ−制御端子パッドＣｔｌ−１Ｐａｄ間または共通入力端子パッドＩＮＰａｄ−制御端子パッドＣｔｌ−２Ｐａｄ間にｄ構造の保護素子が接続されている。また制御端子パッドＣｔｌ−２Ｐａｄ−出力端子パッドＯＵＴ−１Ｐａｄ間または制御端子パッドＣｔｌ−１Ｐａｄ−出力端子パッドＯＵＴ−２Ｐａｄ間にｅ構造の保護素子が接続されている。

そして、ｄ構造、ｅ構造の保護素子の容量値がそれぞれ８．８ｆＦ、６．７６ｆＦもある（図１３参照）。このように、容量値がｐＨＥＭＴスイッチのオフ容量９０ｆＦに対して無視できないレベルになると、インサーションロスが増大してしまう。

すなわち電流値／容量値としては、４４（Ａ）／１（ｆＦ）＝４４以上の保護素子が要求されることになる。本実施形態の保護素子２００であれば、ａ構造、またはｂ構造のいずれもこの要求を満たすことができる。

例えば棒状ｎ＋型領域２０１の幅ｗ１＝３μｍのａ構造を２つ並列に接続することにより２８．９７×２＝５７．９４Ａの電流値が得られる。また容量値も０．４２×２＝０．８４ｆＦと１ｆＦ以下となり、電流値、容量値ともに上記要求を満たすことができる。

また同様に幅ｗ１＝３μｍのｂ構造を２つ並列に接続することにより３１．９７×２＝６３．９４Ａの電流値が得られる。容量値も０．５４×２＝１．０８ｆＦと１ｆＦに近い容量値となり、やはり電流値、容量値ともに上記要求を満たすことができる。

尚、制御端子Ｃｔｌ１をＦＥＴ２のゲート電極に接続し、制御端子Ｃｔｌ２をＦＥＴ１のゲート電極に接続し、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ２に例えば３Ｖ、制御端子Ｃｔｌ１に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ１に３Ｖ、Ｃｔｌ２に０Ｖのバイアス信号を印加する、リバースタイプのスイッチ回路装置でも同様に実施できる。

以上絶縁領域２０３がＨＥＭＴの絶縁化領域の場合を例に説明したが、同様に基板に不純物を注入または拡散して絶縁化した領域を形成することによりシリコン基板にも適用できる。また絶縁領域はポリシリコンであってもよい。

また図１５および図１７のパターンは基板がＧａＡｓのＭＥＳＦＥＴにも適用できるので、ＭＥＳＦＥＴによるＭＭＩＣに保護素子２００を接続する構造であってもよい。ＧａＡｓ基板は半絶縁基板であるので、この場合はＧａＡｓ基板にｎ＋型領域をイオン注入などにより形成する。

図１９には本発明の第３の実施形態を説明する。第１の実施形態の保護素子２００は、ＭＯＳＦＥＴ等を基本素子としてロジック回路を構成した集積回路装置（以下ＬＳＩと称する）に接続することもできる。

図１９は平面図であり、本発明の半導体装置は、同一基板上にロジック回路素子と保護素子を集積化したものであり、具体的には中央部に配置されたロジック回路領域１０３と、ロジック回路領域１０３の外周部に設けられた保護素子領域１０２と、ロジック回路領域１０３の外側に延在する配線１１１、１１２を具備する構成となっている。ロジック回路は第１の配線１１１（電源端子パッドＶに接続する内側の配線）、第２の配線１１２（接地端子パッドＧに接続する外側の配線）により、電源端子Ｖｃｃまたは接地端子ＧＮＤと接続される。

ロジック回路領域１０３は半導体装置の中央部付近に配置され電源配線およびＧＮＤ配線がそれぞれ電源端子パッドＶ、接地端子パッドＧと配線１１１、１１２により接続される。ロジック回路領域１０３は、例えばｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴで構成されたＣＭＯＳロジック回路である。

またロジック回路領域１０３の外側を囲む保護素子領域１０２には、ロジック回路に接続される信号の入出力端子パッドＩＯが複数配置されている。入出力端子パッドＩＯは、パッドの一辺に対して垂直に金属層２０１Ｍが突出し、その直下には棒状ｎ＋型領域２０１が設けられる。

このように集積化パターンでは、ロジック回路素子の入出力端子パッドＩＯから突出する金属層２０１Ｍが棒状ｎ＋型領域２０１とコンタクトし、保護素子２００の一方の端子となる。つまり入出力端子パッドＩＯが保護素子２００の電極パッド２０１Ｐを兼用して入出力端子と電気的に接続する。

また、第１配線１１１、第２配線１１２の周囲にも周辺高濃度不純物領域１５０が形成され、保護素子の棒状ｎ＋型領域２０１が対向配置する他方の端子（ｎ＋型領域２０２）となる。つまり他方の端子も電源端子Ｖｃｃまたは接地端子ＧＮＤに接続する配線を兼用して電源端子Ｖｃｃ又は接地端子ＧＮＤに電気的に接続する。

ＬＳＩの場合も、少なくとも金属層２０１Ｍが棒状ｎ＋型領域２０１とコンタクトする部分においては棒状ｎ＋型領域２０１が金属層２０１Ｍよりはみ出して設けられる。すなわちＧａＡｓの場合もＳｉＬＳＩの場合も棒状ｎ＋型領域２０１のエッジ−金属層２０１Ｍのコンタクト部エッジ間距離は、通常の動作において、どちらのエッジからもお互い相手側のエッジに空乏層が到達しないように設計する。棒状ｎ＋型領域２０１のエッジ−金属層２０１Ｍのコンタクト部エッジ間距離は０．２μｍもあれば十分である。

これにより、ロジック回路素子の電源端子−入出力端子の２端子間、接地端子−入出力端子の２端子間にそれぞれ保護素子２００を接続したことになり、ロジック回路に侵入する静電気を防止できる。

ＣＭＯＳロジック回路を構成するｎチャネル型ＭＯＳＦＥＴやｐチャネル型ＭＯＳＦＥＴは、性能の向上に伴いゲート酸化膜がより薄くなり、ゲート長がより短くなり静電破壊に弱い構造となっている。従って、ロジック回路領域の周囲に保護素子領域を配置することにより、静電気がロジック回路領域に侵入する手前で静電気を放電することができる。

従来ではｇｇｎＭＯＳ（ｇａｔｅ ｇｒｏｕｎｄｅｄ ｎＭＯＳ）とｇｇｐＭＯＳ（ｇａｔｅ ｇｒｏｕｎｄｅｄ ｐＭＯＳ）を接続したＣＭＯＳバッファ回路型保護回路を配置した保護素子領域がロジック回路領域と比較して非常に大きく問題であった。しかし、本実施形態によれば入出力端子パッドから周囲の第１配線１１１および第２配線１１２に向かって棒状ｎ＋型領域２０１を突出させるだけでよく、大きな静電気電流を流すことができる。従って保護素子領域の面積を低減できる。また寄生容量が小さいためロジック回路素子の計算処理スピードを落とすことなく確実に静電気から被保護素子（ＬＳＩ）を保護できる。

また上記の如くロジック回路素子、保護素子を１チップに集積化したシリコンＬＳＩの場合、絶縁領域２０３をバルク内に形成することが難しい場合が多い。このような場合は、高抵抗ポリシリコンを保護素子領域１０２に設け、その中にｎ＋／ｉ／ｎ＋構造の保護素子２００を形成するとよい。

尚、上記の例では、入出力端子パッドＩＯから第１配線１１１、第２配線１１２の両方に向かって突出する保護素子２００としたが、第１配線１１１方向のみ、第２配線１１２方向のみに突出するパターンであってもよい。これにより、第１配線１１１方向に突出されれば入出力端子−電源端子間に保護素子２００を接続したことになり、第２配線１１２方向であれば入出力端子−接地端子間に接続したことになる。

図示は省略するが上記のチップ１６０は、周辺に設けられたパッドを被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション被膜が形成され、パッドの上部は、ボンディング接続のために開口されている。

そして例えばチップ１６０はリードフレームのアイランドに接着材によりダイボンドされ、チップ１６０表面の電源端子パッドＶ、接地端子パッドＧ、入出力端子パッドＩＯは、金線等のボンディングワイヤの一端がボールボンディングでワイヤボンドされており、ボンディングワイヤの他端は対応する外部導出用のリードの先端部にステッチボンディングでワイヤボンドされる。

このように、複数の入出力端子、電源端子及び接地端子を有する集積回路を被保護素子として、被保護素子の２端子に保護素子２００の２端子と並列に接続する。これにより２端子間に外部より印加される静電エネルギーの大部分を保護素子２００内部で放電させ、保護素子２００内部において外部より印加される静電気エネルギーをほとんど消費できる。すなわち、被保護素子内部に侵入する静電エネルギーを大幅に減少させることにより被保護素子を静電気から保護することができる。

更に、２端子間においては、対向面の幅が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第２電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電破壊保護効果を有するものである。

図２０から図２３には第４の実施形態を示す。第４の実施形態は、ＬＳＩにチップオンチップで保護素子２００が集積化されたチップ１８０を配置した構造である。

図２０は斜視図であり、図の如く半導体装置は、ロジック回路素子と保護素子を個別のチップとして形成し、フレームなどに積層実装した構造である。

具体的には図の如く下層チップ１７０がロジック回路が集積化されたチップであり、上層チップ１８０が保護素子２００が集積化されたチップ１８０である。下層チップはアイランド１９０上に固着され、下層チップ１７０上に上層チップ１８０が配置されている。ロジック回路素子は、図１９と同様ＣＭＯＳロジック回路であり、チップ周辺に接地端子に接続するＧＮＤ配線１１２および接地端子パッドＧが形成される。またＧＮＤ配線１１２の内側に電源端子パッドＶ、入出力端子パッドＩＯが配置され、各パッドまたはＧＮＤ配線１１２はロジック回路に接続する。なお、図示は省略するが上チップの下方に電源配線１１１が配置されている。

チップ１７０、１８０は、周辺に設けられたパッドを被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション被膜が形成され、パッドの上部は、ボンディング接続のために開口されている。

入出力端子パッドＩＯ、接地端子パッドＧ、電源端子パッドＶは、図１９の場合と同様にそれぞれパッド近傍に配置され対応するリード１９１にボンディングワイヤ１９２などにより接続される。

保護素子２００は半導体基板に複数の棒状ｎ＋型領域２０１を形成し、電極パッド２０１Ｐまたは配線２０１Ｗから突出する金属層２０１Ｍが、棒状ｎ＋型領域２０１にコンタクトしている。

保護素子２００の電極パッド２０１Ｐも下層のロジック回路素子と同様にボンディングワイヤ１９２などによりそれぞれのパッド近傍に配置されるリード１９１に接続される。これにより、下層チップ１７０の電源端子パッドＶ、接地端子パッドＧ、入出力端子パッドＩＯと保護素子の対応する端子に接続する電極パッド２０１Ｐとが電気的に接続される。

例えばチップの中心に延在する配線２０１Ｗ１から金属層２０１Ｍが突出し棒状ｎ＋型領域２０１とコンタクトする。そして当該配線２０１Ｗ１は電極パッド２０１Ｐ１を介してＶｃｃ電位が印加されるリード１９１に接続する。

そして配線２０１Ｗ１の両側に複数配列された電極パッド２０１Ｐ３から金属層２０１Ｍが突出し、棒状ｎ＋型領域２０１とコンタクトする。電極パッド２０１Ｐ３は入出力端子パッドＩＯに接続し、入出力信号が印加されるリード１９１に接続する。

更に保護素子のチップ周辺に配置された配線２０１Ｗ２も同様に棒状ｎ＋型領域２０１とコンタクトし、コーナー部に設けられた電極パッド２０１Ｐ２を介して接地端子パッドＧに接続し、接地電位が印加されるリード１９１に接続する。

これにより、ロジック回路素子のＶｃｃ−入出力端子の２端子間、ＧＮＤ−入出力端子の２端子間にそれぞれ保護素子を接続したことになり、ロジック回路に侵入する静電気を防止できる。

積層実装構造であれば、上層のチップは保護素子のみのチップにすることができ、ロジック回路に必要な基板スペックやプロセスを一切考慮する必要がない。従って保護素子に必要な絶縁領域を容易に得ることができる。チップオンチップのため保護素子と対応する被保護素子のパッド同士を近接して配置でき、効率的なレイアウトが可能となる。またチップ面積及びチップの実装面積を低減できるので、外形サイズを小型化できる。

図２１乃至図２３は、上層チップとなる保護素子チップ１８０のパターン例である。図２１は保護素子の両端子が共に棒状ｎ＋型領域２０１の場合であり、図２１（Ａ）がチップ平面図であり図２１（Ｂ）が保護素子２００の拡大図である。

中央が電源端子に接続する配線２０１Ｗ１および電極パッド２０１Ｐ１であり、その両側が入出力端子に接続する電極パッド２０１Ｐ３である。そしてチップ周囲に配置された配線２０１Ｗ２および電極パッド２０１Ｐ２が接地端子に接続する。

保護素子２００の２端子は共に棒状ｎ＋型領域２０１であり、十分な保護効果が得られながら寄生容量が非常に小さい。つまりロジック回路の計算処理スピードを全く落とすことがない。

このような場合図２１（Ｂ）の矢印の如く第２電流経路Ｉ２が形成されるが、隣接する保護素子２００（すなわちロジック回路の異なる入出力端子−電源または接地端子）間に同時に静電気が印加するケースは少ない。したがって隣接する保護素子２００同士で必要な領域を共有でき、基板上に多数の保護素子２００を形成する場合であってもチップ面積の増大を抑制できる。

図２２は一方の端子がパッドに向かって突出する棒状ｎ＋型領域であり、他方の端子がパッドの場合である。図２２（Ａ）がチップ平面図であり図２２（Ｂ）が保護素子２００の拡大図である。

中央が電源端子に接続する配線２０１Ｗ１および電極パッド２０１Ｐ１であり、その両側が入出力端子に接続する電極パッド２０１Ｐ３である。そしてチップ周囲に配置された配線２０１Ｗ２および電極パッド２０１Ｐ２が接地端子に接続する。

図のように入出力端子に接続する電極パッド２０１Ｐ３は棒状ｎ＋型領域２０１を有しない。このような場合は図２２（Ｂ）の如くパッド周辺に設けられたｎ＋型領域２０２と棒状ｎ＋型領域２０１に近接する他の辺の一部を利用して第２の電流経路Ｉ２が形成される。図２１と比較しても明らかなとおり、保護素子２００としての領域を大幅に低減できる。

図２３は、一方の端子がパッドから突出する棒状ｎ＋型領域であり、他方の端子が配線の場合である。図２３（Ａ）がチップ平面図であり図２３（Ｂ）が保護素子２００の拡大図である。

中央が電源端子に接続する配線２０１Ｗ１および電極パッド２０１Ｐ１であり、その両側が入出力端子に接続する電極パッド２０１Ｐ３である。そしてチップ周囲に配置された配線２０１Ｗ２および電極パッド２０１Ｐ２が接地端子に接続する。

図のように電源端子及び接地端子に接続する配線２０１Ｗ１、Ｗ２は棒状ｎ＋型領域２０１を有しない。このような場合は図２３（Ｂ）の如く棒状ｎ＋型領域２０１に近接する配線の周辺に設けられたｎ＋型領域２０２を利用して第２の電流経路Ｉ２が形成される。他方の端子が連続しているため上図に比べると保護素子として必要な領域を有効に活用できる。

本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）平面図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）平面図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）平面図である。 本発明の保護素子を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）回路概要図である。 本発明の保護素子を説明する（Ａ）斜視図、（Ｂ）断面図、（Ｃ）シミュレーション結果である。 本発明の保護素子のシミュレーション結果を示す図である。 本発明の保護素子のシミュレーション結果を示す図である。 本発明の保護素子の電流経路を説明する図である。 本発明の保護素子の電流経路を説明する（Ａ）概念図、（Ｂ）シミュレーション結果である。 本発明のシミュレーションを説明する図である。 本発明のシミュレーションを説明する図である。 従来構造のシミュレーションを説明する図である。 従来構造と本発明のシミュレーション結果を比較する図である。 本発明の半導体装置の回路図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する断面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する斜視図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する平面図である。 本発明の半導体装置を説明する平面図である。 従来技術を説明する図である。 従来技術を説明する図である。 従来技術を説明する図である。 従来技術を説明する図である。

符号の説明

１２ 動作領域
１７ ゲート電極
１６、４６ ドレイン電極
１５、４５ ソース電極
２０ ゲート金属層
２５ パッド金属層
３０ 基板
３１ 半絶縁性ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３５ チャネル（電子走行）層
３４ スペーサ層
３６ 障壁層
３７ キャップ層
３７ｓ ソース領域
３７ｄ ドレイン領域
６６ ソース電極
６５ ドレイン電極
６３ ドレイン領域
６４ ソース領域
６７ ゲート電極
６２ 動作層
６８ 動作領域
６１ ショットキーバリアダイオード
１００ 被保護素子
１０２ 保護素子領域
１０３ ロジック回路領域
１１１、１１２ 配線
１２０ ゲート配線
１３０ 配線
１５０ 周辺高濃度不純物領域
１７０ ＬＳＩチップ
１８０ 保護素子チップ
１９０ アイランド
１９１ リード
１９２ ボンディングワイヤ
２００ 保護素子
２０１ 棒状ｎ＋型領域
２０２ ｎ＋型領域
２０１Ｗ、２０１Ｗ１、２０１Ｗ２ 配線
２０１Ｐ、２０１Ｐ１、２０１Ｐ２、２０１Ｐ３ 電極パッド
２０１Ｍ 金属層
２０３ 絶縁領域
２０５ 絶縁膜
２０６ 金属層
３０１ ボンディングパッド
３０２、３０４ 電極配線
３１５ ソース
３１７ ゲート
３２０ ドレイン
３５０ ｎ＋型領域
３６０ 保護素子
４０１ ｐチャネル型ＭＯＳＦＥＴ
４０２ ｎチャネル型ＭＯＳＦＥＴ
４０７ 保護素子領域
４０８ ロジック回路
５０１ ｐ型領域
５０２ ｎ型領域
５０３ アノード電極
５０４ カソード電極
５１０ ｎ型領域
Ｉ１ 第１電流経路
Ｉ２ 第２電流経路
Ｓ１ 第１側面
Ｓ２ 第２側面
Ｓ３ 第３側面
Ｓ４ 第４側面
ＩＣ、ＩＮＰａｄ 共通入力端子パッド
Ｃ１、Ｃ２、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄ 制御端子パッド
Ｏ１、Ｏ２、ＯＵＴ−１Ｐａｄ、ＯＵＴ２−Ｐａｄ 出力端子パッド
ＩＮ 共通入力端子
Ｃｔｌ１、Ｃｔｌ２ 制御端子
ＯＵＴ１、ＯＵＴ２ 出力端子
Ｒ１、Ｒ２ 抵抗
Ｖ 電源端子パッド
Ｇ 接地端子パッド
ＩＯ 入出力端子パッド
Ｖｃｃ 電源端子
ＧＮＤ 接地端子
Ｄ１、Ｄ２ ダイオード

Claims (26)

1. 基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、
   少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出し電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、
   前記２つの高濃度不純物領域を２端子として被保護素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記被保護素子の２端子間に印加される静電エネルギーを減衰させることを特徴とする保護素子。
2. 前記他方の高濃度不純物領域は、他の電極パッドまたは他の配線の周辺に配置されることを特徴とする請求項１に記載の保護素子。
3. 前記第２電流経路の電流値は前記第１電流経路の電流値の５倍以上であることを特徴とする請求項１に記載の保護素子。
4. 前記第１側面の前記高濃度不純物領域の幅は５μｍ以下であることを特徴とする請求項１に記載の保護素子。
5. 一組の前記高濃度不純物領域を両端子として前記被保護素子の２端子間に接続することにより、該被保護素子の静電破壊電圧がマシンモデルで３００Ｖ以上で、且つ前記両端子間の寄生容量値が０．７ｆＦ以下となることを特徴とする請求項１に記載の保護素子。
6. 前記第２電流経路は、前記第２側面から１５μｍ以上の幅を確保して形成されることを特徴とする請求項１に記載の保護素子。
7. 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を有する少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子と、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子と、前記ＦＥＴにＤＣ電位を印加する端子を有するスイッチ回路素子と、
   前記基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、
   少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、
   前記２つの高濃度不純物領域を２端子とする保護素子を前記スイッチ回路素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の２端子間に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
8. 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２ＦＥＴを形成し、両ＦＥＴに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両ＦＥＴのドレイン電極あるいはソース電極に接続する端子をそれぞれ第１および第２出力端子とし、両ＦＥＴのゲート電極のいずれかに接続する端子をそれぞれ第１および第２制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のＦＥＴを導通させて前記共通入力端子と前記第１および第２出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、
   前記基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、
   少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、
   前記２つの高濃度不純物領域を２端子とする保護素子を前記スイッチ回路素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記スイッチ回路素子の２端子間に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
9. 前記他方の高濃度不純物領域は、前記接続手段の一部であることを特徴とする請求項８に記載の半導体装置。
10. 前記スイッチ回路素子の少なくとも１つの前記制御端子と前記共通入力端子間に前記保護素子を接続することを特徴とする請求項８に記載の半導体装置。
11. 前記他方の高濃度不純物領域は、前記スイッチ回路素子の各端子のいずれかと電気的に接続する他の電極パッドまたは他の配線の周辺に配置されることを特徴とする請求項７または請求項８に記載の半導体装置。
12. 前記第２電流経路の電流値は前記第１電流経路の電流値の５倍以上であることを特徴とする請求項７または請求項８に記載の半導体装置。
13. 前記第１側面の前記高濃度不純物領域の幅は５μｍ以下であることを特徴とする請求項７または請求項８に記載の半導体装置。
14. 一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が０．７ｆＦ以下の前記保護素子を、前記スイッチ回路素子の２端子間に接続することにより、該スイッチ回路素子の静電破壊電圧がマシンモデルで３００Ｖ以上となることを特徴とする請求項７または請求項８に記載の半導体装置。
15. 前記第２電流経路は、前記第２側面から１５μｍ以上の幅を確保して形成されることを特徴とする請求項７または請求項８に記載の半導体装置。
16. 複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、
    基板に対向配置された２つの高濃度不純物領域と、前記２つの高濃度不純物領域の周囲に配置された絶縁領域を有する保護素子を備え、
    少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第１側面と、該第１側面に対して十分大きく該第１側面から略垂直方向に離間して延在する第２側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第３側面と、該第３側面と対向する第４側面を有する棒状であり、
    前記２つの高濃度不純物領域を２端子として前記集積回路素子の２端子間に接続し、前記第１側面および前記第４側面から前記他方の高濃度不純物領域の対応する側面に向かい前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第１電流経路と、該第１電流経路より外側で前記第２側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第２電流経路により前記集積回路素子の２端子間に印加される静電エネルギーを減衰させることを特徴とする半導体装置。
17. 前記集積回路素子はＣＭＯＳロジック回路素子であることを特徴とする請求項１６に記載の半導体装置。
18. 前記集積回路素子と前記保護素子を同一基板上に集積化することを特徴とする請求項１６に記載の半導体装置。
19. 前記集積回路素子上に前記保護素子を配置したことを特徴とする請求項１６に記載の半導体装置。
20. 前記配線は前記集積回路素子の電源端子に接続する第１配線および前記接地端子に接続する第２配線であることを特徴とする請求項１６に記載の半導体装置。
21. 前記集積回路素子の入出力端子および電源端子間、入出力端子および接地端子間の少なくとも一方に前記保護素子を接続することを特徴とする請求項１６に記載の半導体装置。
22. 前記他方の高濃度不純物領域は、前記集積回路素子の各端子のいずれかと接続する他の電極パッドまたは配線の周辺に設けられることを特徴とする請求項１６に記載の半導体装置。
23. 前記第２電流経路の電流値は前記第１電流経路の電流値の５倍以上であることを特徴とする請求項１６に記載の半導体装置。
24. 前記第１側面の前記高濃度不純物領域の幅は５μｍ以下であることを特徴とする請求項１６に記載の半導体装置。
25. 一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が０．７ｆＦ以下の前記保護素子を、前記集積回路素子の２端子間に接続することにより、該集積回路素子の静電破壊電圧がマシンモデルで３００Ｖ以上となることを特徴とする請求項１６に記載の半導体装置。
26. 前記第２電流経路は、前記第２側面から１５μｍ以上の幅を確保して形成されることを特徴とする請求項１６に記載の半導体装置。
    
    

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