JP2006073568A - 保護素子およびそれを用いた半導体装置 - Google Patents
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Abstract
【課題】マイクロ波FETでは、内在するショットキー接合容量またはpn接合容量が小さく、それらの接合が静電気に弱い。しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が、高周波特性の劣化を招き、その手法を取ることができなかったという問題があった。
【解決手段】pn接合、ショットキー接合、または容量を有する被保護素子の2端子間に第1n+型領域−絶縁領域−第2n+型領域からなる保護素子を並列に接続する。第1n+型領域および第2n+型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第1、第2n+領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくHEMTの動作領域に至る静電エネルギーを大幅に減衰させることができる。
【選択図】 図1
【解決手段】pn接合、ショットキー接合、または容量を有する被保護素子の2端子間に第1n+型領域−絶縁領域−第2n+型領域からなる保護素子を並列に接続する。第1n+型領域および第2n+型領域のうち少なくとも一方は対向する先端部分の幅が非常に狭く、金属層が重畳してコンタクトしており、近接した第1、第2n+領域間で非常に大きな静電気を放電できるので、寄生容量をほとんど増やすことなくHEMTの動作領域に至る静電エネルギーを大幅に減衰させることができる。
【選択図】 図1
Description
本発明は、保護素子およびそれを用いた半導体装置に関し、特に被保護素子の高周波特性、計算処理スピードを劣化させずに静電破壊電圧を大幅に向上させる保護素子およびそれを用いた半導体装置に関する。
従来の半導体装置において、一般に静電気からデバイスを保護するには、静電破壊しやすいpn接合、ショットキ接合、容量を含むデバイスに、静電破壊保護ダイオードを並列に接続するという手法が採用されてきた。
図24は、従来の半導体装置の静電破壊保護回路を示す。すなわち、外部入出力用のボンディングパッド301の近傍にpn接合ダイオードD1、D2を形成し、ダイオードD1のアノード側をボンディングパッド301に、カソード側を電源電位Vccに接続し、ダイオードD2のカソードをボンディングパッド301にアノードを接地電位に接続し、更にボンディングパッド301から延在する電極配線302をp型の拡散領域で形成した抵抗領域303の一端に接続し、抵抗領域303の他端を電極配線304に接続して内部回路に接続する構成を採用していた(例えば特許文献1参照。)。
また、図25の如く、化合物半導体装置において静電破壊電圧を大幅に向上するため、被保護素子の2端子間にn+/i/n+構造の保護素子360を接続した技術も知られている。図は、ソース315、ゲート317、ドレイン320を有するFETで構成したスイッチ回路装置であり、入力端子−制御端子間、出力端子−制御端子間に保護素子360を接続したものである(例えば特許文献2参照。)。
図26は、図25のOUT−1Pad部分を示す。保護素子360は、パッド下方に設けられるn+型領域350とn+型不純物の抵抗Rなどを4μmまで近接して配置することにより接続される。そして抵抗Rのパターンを利用して、静電エネルギーを減衰させる電流経路I、I’の形成領域を確保したものもある(例えば特許文献3参照。)。
図27は集積回路装置(以下LSIと称する)であり、ロジック回路408の周囲に保護素子領域407を形成している。図はMOS型ICの静電気等による過大電圧に対する保護回路であり、ロジック回路408周囲にゲート接地pチャネル型MOSFET401とゲート接地nチャネル型MOSFET402の保護素子を配置したいわゆるCMOSバッファ回路型保護回路である。入出力端子パッド400に接続された信号線403は、nチャネル型MOSFET402を介して基準電圧GNDに接続され、且つpチャネル型MOSFET401を介して電源電圧Vccに接続されている。(例えば特許文献4参照。)。
特開平6−29466号公報
国際公開第2004/027869号パンフレット 第12図
国際公開第2004/023555号パンフレット 第23図
特開平7−169918号公報
一般に静電気からデバイスを保護するには図24のpn接合ダイオードの如き保護ダイオードを被保護素子(デバイス)に並列に接続する手法が採用されていた。
しかし、マイクロ波デバイスにおいては、保護ダイオードを接続することによる寄生容量の増加が高周波特性の劣化を招き、その手法を採用することができない。特に、衛星放送、携帯電話、無線ブロードバンド用など、GHz帯以上のマイクロ波用途に用いられる、MESFET、HEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)等の化合物半導体装置では、良好なマイクロ波特性を確保するためゲート長もサブミクロンオーダーとなっており、ゲートショットキ接合容量が極めて小さく設計されている。そのため静電破壊に非常に弱く、GaAsMESFET、HEMTを集積化したMMICを含め、その取り扱いに細心の注意が必要であった。さらに、音響、映像、電源用など周波数の低い一般民生用半導体において、静電破壊電圧を上げるため広く採用されている保護ダイオードは、pn接合を有するため、その使用により寄生容量が最小でも数百fF以上と大きく増加してしまうため、上記の化合物半導体装置のマイクロ波特性を大きく劣化させる問題があった。
一方、図25ではアイソレーション向上のため共通入力端子パッドINPad周辺、OUT−1Pad周辺及びOUT−2Pad周辺にn+型領域350が設けられる。このn+型領域350とn+型不純物のイオン注入により形成される抵抗R1、R2とを4μmまで近接して配置する。これら近接するn+型領域はその間に配置される絶縁領域(GaAs基板)355とともに保護素子360となる。
保護素子360は、pn接合がないため上記の保護ダイオードと比較して数fFと寄生容量が小さい。しかし、共通入力端子パッドINPadから入力された入力信号の一部が抵抗R1を介して高周波GND電位である制御端子パッドCtl−1Padに漏れることが判った。これは保護効果を高めるため制御端子パッドCtl−1Padに近い位置で抵抗R1が共通入力端子パッドINPadと80μmもの長距離に渡って近接して配置されているためである。
このような数fF程度の寄生容量による入力信号の漏れは、例えばMESFETでは問題にはならない。しかし、特にオフ容量の小さいHEMTに接続する場合はわずか数fFとはいえHEMTの小さいオフ容量に対して無視できるレベルを超えているため高周波特性に影響を与えてしまい、インサーションロスが保護素子360を接続しない場合のインサーションロスよりも劣化してしまう問題があった。
更に図26では抵抗Rとなるn+型領域によって絶縁領域355に主電流経路I、側面の電流経路I’を形成し、これらを利用してより大きな静電エネルギーを放電している。そして保護素子の端子となるn+型領域同士が対向配置される距離が長いほど静電破壊に対する保護効果が高まるため、パッド下方のn+型領域350になるべく長く沿うように抵抗(n+型領域)Rを配置している。しかし、抵抗Rの幅は3μmまで縮めて寄生容量の低減を図っているが抵抗Rの幅をいくら狭めても保護素子360の端子となるn+型領域同士が対向配置される領域では少ないながら寄生容量が発生しHEMTスイッチのインサーションロスを劣化させてしまう。つまり静電破壊強度を高めるためn+型領域を長く対向させるほど寄生容量が増加し、特にオフ容量の小さい被保護素子に当該保護素子360を接続するとインサーションロスの劣化が顕著になる問題があった。
また図27のごときCMOSロジック回路素子などのLSI410では、デバイスの微細化に伴いロジック回路408を構成する基本素子であるMOSFETの性能がますます向上している。つまりゲート長が短くゲート酸化膜が薄くなる方向に進んでいるが、その反面静電破壊に対しては弱い素子となっている。そこでこれを保護するためにロジック回路408の周辺に保護素子を複数配置した保護素子領域407を配置する。しかし保護素子のサイズが大きいほど保護効果が高まるため、現状ではロジック回路408の面積に対して保護素子領域407の面積が増大しすぎ、LSI410のコストが増大してしまう問題がある。また、保護素子領域407のサイズをある程度以上に大きくしても保護素子として動作が不均一になり、保護効果に限界が出るという問題も発生している。更に、保護素子領域407が大きいと、大きな保護素子を並列接続することになるので、保護素子の持つ寄生容量によりLSI410の計算処理スピードが落ちるという弊害もあった。
本発明はかかる課題に鑑みてなされ、第1に、基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出し電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、前記2つの高濃度不純物領域を2端子として被保護素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記被保護素子の2端子間に印加される静電エネルギーを減衰させることにより解決するものである。
また、前記他方の高濃度不純物領域は、他の電極パッドまたは他の配線の周辺に配置されることを特徴とするものである。
また、前記第2電流経路の電流値は前記第1電流経路の電流値の5倍以上であることを特徴とするものである。
また、前記第1側面の前記高濃度不純物領域の幅は5μm以下であることを特徴とするものである。
また、一組の前記高濃度不純物領域を両端子として前記被保護素子の2端子間に接続することにより、該被保護素子の静電破壊電圧がマシンモデルで300V以上で、且つ前記両端子間の寄生容量値が0.7fF以下となることを特徴とするものである。
また、前記第2電流経路は、前記第2側面から15μm以上の幅を確保して形成されることを特徴とするものである。
第2に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を有する少なくとも1つのFETと、前記FETのソース電極またはドレイン電極に接続する少なくとも1つの入力端子と、前記FETのドレイン電極またはソース電極に接続する少なくとも1つの出力端子と、前記FETにDC電位を印加する端子を有するスイッチ回路素子と、前記基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、前記2つの高濃度不純物領域を2端子とする保護素子を前記スイッチ回路素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記スイッチ回路素子の2端子間に印加される静電エネルギーを減衰させることにより解決するものである。
第3に、基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第1および第2FETを形成し、両FETに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両FETのドレイン電極あるいはソース電極に接続する端子をそれぞれ第1および第2出力端子とし、両FETのゲート電極のいずれかに接続する端子をそれぞれ第1および第2制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のFETを導通させて前記共通入力端子と前記第1および第2出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、前記基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、前記2つの高濃度不純物領域を2端子とする保護素子を前記スイッチ回路素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記スイッチ回路素子の2端子間に印加される静電エネルギーを減衰させることにより解決するものである。
また、前記他方の高濃度不純物領域は、前記接続手段の一部であることを特徴とするものである。
また、前記スイッチ回路素子の少なくとも1つの前記制御端子と前記共通入力端子間に前記保護素子を接続することを特徴とするものである。
また、前記他方の高濃度不純物領域は、前記スイッチ回路素子の各端子のいずれかと電気的に接続する他の電極パッドまたは他の配線の周辺に配置されることを特徴とするものである。
また、一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が0.7fF以下の前記保護素子を、前記スイッチ回路素子の2端子間に接続することにより、該スイッチ回路素子の静電破壊電圧がマシンモデルで300V以上となることを特徴とするものである。
第4に、複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域を有する保護素子を備え、少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、前記2つの高濃度不純物領域を2端子として前記集積回路素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かい前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記集積回路素子の2端子間に印加される静電エネルギーを減衰させることにより解決するものである。
また、前記集積回路素子はCMOSロジック回路素子であることを特徴とするものである。
また、前記集積回路素子と前記保護素子を同一基板上に集積化することを特徴とするものである。
また、前記集積回路素子上に前記保護素子を配置したことを特徴とするものである。
また、前記配線は前記集積回路素子の電源端子に接続する第1配線および前記接地端子に接続する第2配線であることを特徴とするものである。
また、前記集積回路素子の入出力端子および電源端子間、入出力端子および接地端子間の少なくとも一方に前記保護素子を接続することを特徴とするものである。
また、前記他方の高濃度不純物領域は、前記集積回路素子の各端子のいずれかと接続する他の電極パッドまたは配線の周辺に設けられることを特徴とするものである。
また、一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が0.7fF以下の前記保護素子を、前記集積回路素子の2端子間に接続することにより、該集積回路素子の静電破壊電圧がマシンモデルで300V以上となることを特徴とするものである。
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
第1に、保護素子は少なくとも一方の端子が棒状n+型領域であり、棒状n+型領域の第2側面から他方の端子であるn+型領域に向かう絶縁領域に形成される第2電流経路を利用して静電気を流すことができる。第2電流経路は絶縁領域の水平および垂直方向に数十μmと大きく広がって形成されるので非常に大きな静電気電流を流すことができ、保護効果が絶大である。また他の端子となるn+型領域と対向配置する面積が非常に微小であるため、この部分の寄生容量は非常に小さくなり、高周波信号が漏れることはない。従ってHEMTのようなオフ容量が極めて小さいデバイスを基本デバイスとするスイッチ回路装置に使用する場合においてさえ、保護素子の接続によるインサーションロスの劣化を防止できる。
更に、棒状n+型領域上に重畳して金属層を配置するため、静電気は棒状n+型領域の全体にわたってまんべんなく流れ、これによっても保護効果の増大を図ることができる。
第2に、スイッチ回路装置に保護素子を接続することにより、静電破壊に弱いスイッチ回路装置の2端子間の保護効果を大幅に高めることができる。また、保護素子の端子となる(棒状)n+型領域および金属層は全てスイッチ回路装置の他の構成要素と同一工程で形成できる。つまり特に工程を増やすことなく保護素子を接続することができる。
更に、保護素子はパッド間の絶縁領域に配置できる。従来のn+/i/n+型保護素子では保護効果を高めるために対向するn+型領域の距離を長くするなど、チップ内の保護素子の占有面積を必要としていたが、本実施形態によれば特に保護素子接続のためのスペースを必要とせず、他の構成要素が配置されない領域を利用して保護素子を接続することができる。
第3に、保護素子の他方の端子としてパッドや配線周辺のアイソレーション確保のための周辺高濃度不純物領域や、抵抗等、スイッチ回路装置の構成要素を利用することにより、更に保護素子を接続するための占有面積を低減できる。
第4に、CMOSロジック回路などのLSIに従来のCMOSバッファ回路型保護回路に替えて本保護素子を接続することにより、ロジック回路の保護素子の占有面積を大幅に縮小でき、LSIの小型化、低コスト化を実現できる。
例えば、ロジック回路素子と保護素子領域を1チップに集積化する場合には、ロジック回路素子領域の外周に配置される電源端子および接地端子に接続する配線と入出力端子パッドを利用して保護素子を接続できるので、ロジック回路のみのチップとほぼ同等のチップサイズで保護素子を接続できる。
また、保護素子を1つのチップで形成しロジック回路素子上に積層実装することができるので、ロジック回路素子のみのチップサイズで保護素子を接続でき、なおかつ保護効果を増大させることができる。
つまり、本発明の保護素子は、保護素子の2端子間においては、第1側面の幅が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第2電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電気電圧から被保護素子を保護することができる。具体的には一組の棒状n+型領域を両端子とする保護素子を接続することによりマシンモデル(200pF,0Ω)で300V以上の静電破壊電圧から被保護素子を保護することができ、なおかつそのときの寄生容量値は0.7fF(0Vバイアス時)以下となる。
更に、棒状n+型領域を複数並列に接続することにより静電破壊からの保護能力を増加させることができる。
以下に本発明の実施の形態を図1から図23を用いて詳細に説明する。まず図1から図13を参照して本発明の第1の実施形態を説明する。
図1は、第1の実施形態の保護素子200を示す概要図である。図1(A)(D)は平面図であり、図1(B)は、図1(A)のa−a線断面図、図1(C)は図1(A)のb−b線断面図である。
保護素子200は、基板101に対向配置された2つの高濃度不純物領域201とその周囲に配置された絶縁領域203とからなる。
基板101は、シリコン半導体基板、化合物半導体基板、HEMT用エピタキシャル基板等いずれの半導体基板でもよく、高濃度不純物領域201はこれらの基板に設けられる。2つの高濃度不純物領域201は同導電型の不純物領域であり、以下n型不純物の場合を例に説明する。
2つの高濃度不純物領域201は静電エネルギーを通せる距離、例えば4μm程度離間して設けられ、その不純物濃度は、共に1×1017cm−3以上である。また高濃度不純物領域201の周囲は絶縁領域203である。ここで、絶縁領域203とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板101に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域の不純物濃度は、5×1014cm−3以下程度、抵抗率は、1×103Ωcm以上が望ましい。さらに絶縁領域はノンドープのポリシリコンで形成してもよい。
少なくとも一方の高濃度不純物領域201は、第1側面S1と、第2側面S2と、第3側面S3と、第4側面S4とを有する棒状である。
第1側面S1は他方の高濃度不純物領域201との微小な対向面である。第2側面S2は第1側面S1に対して十分大きく基板深さ方向に形成され、第1側面S1から略垂直方向に延在する面である。図1(A)、(B)のごとく例えば棒状の高濃度不純物領域201の幅w1は少なくとも第1側面S1の部分で5μm以下(ここでは3μm)であり、第2側面S2の幅(長さ)w2は例えば10μm〜50μm程度である。
そして基板上面方向を向いた第3側面S3には絶縁膜205が設けられ、絶縁膜205のコンタクトホール(破線で示す)を介して金属層201Mがコンタクトする。第4側面S4は基板深さ方向を向いた面である。金属層201Mは棒状n+型領域201と重畳する形状にパターンニングされて近傍の電極パッド201Pまたは配線201Wと連続する。すなわち金属層201Mは、電極パッド201Pまたは配線201Wから突出した形状となっている(図1(A)、(B))。また図示はしないが棒状の高濃度不純物領域201の幅w1は均一でなくとも良く例えば電極パッド201Pまたは配線201Wに近い部分は広く第1側面S1に向かうに従って狭くなるような形状でも良い。
本明細書では以下、電極パッド201Pまたは配線201Wから突出する金属層201Mと重畳してコンタクトする高濃度不純物領域を棒状n+型領域201と称する。また、重畳するため平面図において図示を省略する場合も、金属層201Mの下方には棒状n+型領域201が配置されるとする。
金属層201Mの表面の幅w3は棒状n+型領域201と同様の3μmであり、第3側面S3とコンタクトする底面の幅w4は2μmである(図1(B))。金属層201Mは、電極パッド201Pの一辺に対して垂直方向に、あるいは、配線201Wの延在方向に対して垂直方向に、突出する。また図示はしないが金属層201Mの表面の幅w3は均一でなくとも良く例えば電極パッド201Pまたは配線201Wと接続する部分は広く第1側面S1に向かうに従って狭くなるような形状でも良い。
尚、図1では保護素子200の他方の端子となる高濃度不純物領域も棒状n+型領域201の場合を示す。すなわち他方の端子も同様に第1側面S1から第4側面S4を有し、図1(A)のごとく電極パッド201Pまたは配線201Wから突出する金属層201Mが重畳してコンタクトする。
金属層201Mは、棒状n+型領域201とオーミック接合するオーミック金属層またはショットキー接合するショットキー金属層である。またはオーミック金属層やショットキー金属層の上にシリーズ抵抗低減のためさらに別の金属層を重畳させても良い。
本実施形態の保護素子200は上記のごとく2つの棒状n+型領域201の周囲に絶縁領域203を配置した構造であり、棒状n+型領域201をそれぞれ被保護素子の2端子に接続する。このとき棒状n+型領域201の離間距離を4μm程度にすると、2つの棒状n+型領域201がそれぞれ接続する被保護素子の2端子間に向かって外部より印加される静電エネルギーを、絶縁領域203を介して放電することができる。
この離間距離4μmは、静電エネルギーを通すのに適当な距離であり、10μm以上離間すると保護素子200間での放電が確実でない。又、例えば1μm以下と近接し過ぎても、耐圧の不足や寄生容量の増大を招くため好ましくない。棒状n+型領域201の不純物濃度および絶縁領域203の抵抗値も、同様である。
図1(C)(D)は放電時の電流経路を表す概略図である。本実施形態では、放電の際に両端子の周囲の絶縁領域203には図の矢印の如く2つの電流経路I1、I2が形成される。尚、矢印の電流経路は概念図であり第1電流経路I1および第2電流経路I2の詳細については後述する。
例えば図1(D)の左側に位置する棒状n+型領域201に着目すると、第1電流経路I1は、第1側面S1および第4側面S4から右側の棒状n+型領域201の対応する側面に向かい、棒状n+型領域201の延在方向となる絶縁領域203に形成される電子電流及びホール電流の経路である。つまり、第1側面S1間の電流経路と、図1(C)の如く第4側面S4から他方の棒状n+型領域201の第4側面S4に向かい、棒状n+型領域201およびその延在方向と重畳した基板深さ方向に形成される電流経路をいう。
一方第2電流経路I2は、第1電流経路I1の外側で図1(A)の左側の棒状n+型領域201の第2側面S2から右側の棒状n+型領域201に向かう絶縁領域203に形成される電子電流及びホール電流の経路である。
本実施形態の棒状n+型領域201は、他の棒状n+型領域201との対向面となる第1側面S1が微小であり、全体に金属層201Mをコンタクトさせている。これにより、寄生容量を大幅に低減し、且つ非常に大きな電流値を有する第2電流経路I2を形成できる。
従って保護素子200の2端子間に印加される静電エネルギーを、第1電流経路I1及び第2電流経路I2を利用して保護素子200の2端子間で放電させ大幅に減衰させることができる。
つまり、棒状n+型領域201は、同じ(一つの)金属層201Mにコンタクトする領域であれば不連続な領域であってもよい。このような場合は不連続な領域がそれぞれ同一の金属層201Mにコンタクトすることにより第2電流経路I2が形成されるので、これらをまとめて保護素子200の一方の端子となる棒状n+型領域201とする。また棒状n+型領域201は、電極パッド201Pまたは配線201W下方に例えばアイソレーション向上のための高濃度不純物領域が配置されるような場合、これらと連続していてもよいし不連続であってもよい。
また、金属層201Mは棒状n+型領域201全体に静電気電流を流すために配置するので、両者は重畳して直接コンタクトする領域があればよく、パターンが完全に一致しなくてもよい。
図2および図3は保護素子200の他方の端子が他の高濃度不純物領域202の場合を示す。図の如く本実施形態の保護素子200は、少なくとも一方の端子が棒状n+型領域201であればよい。つまり他の端子は棒状n+型領域201とは異なる形状の他の高濃度不純物領域でもよい。または金属層201Mがコンタクトしない他の高濃度不純物領域でもよい。以下他の高濃度不純物領域をn+型領域202として説明する。
図2は、棒状n+型領域201と同様の形状のn+型領域202領域が、棒状n+型領域201と直交する方向に延在される場合であり、図2(A)(C)は平面図、図2(B)はd−d線断面図である。また、図3はn+型領域202が、パッドと同様に奥行きがある形状の場合であり、図3(A)(C)は平面図、図3(B)はf−f線断面図である。尚、図2(A)のc−c線、図3(A)のe−e線断面図は図1(B)と同様である。
第1電流経路I1は、図1と同様に、第1側面S1および第4側面S4からn+型領域202の対応する側面に向かい、棒状n+型領域201の延在方向の絶縁領域203に形成される電子電流及びホール電流の経路である。
つまり、第1側面S1間の電流経路と、第4側面S4からn+型領域202に向かい、棒状n+型領域201およびその延在方向と重畳し、基板深さ方向に形成される電流経路をいう。
一方第2電流経路I2は、第1電流経路I1の外側で棒状n+型領域201の第2側面S2からn+型領域202に向かう絶縁領域203に形成される電子電流及びホール電流の経路である。
図1の如く両端子とも棒状n+型領域201の場合には第4側面S4から他の第4側面S4に向かって形成される電流経路とは棒状n+型領域201の延在方向のみとなる。
一方図2、図3のごとく他方の端子がn+型領域202の場合にはその形状により棒状n+型領域201の第4側面S4からn+型領域202の対応する側面(底面)に向かって形成される電流経路であっても、棒状n+型領域201の延在方向と重畳する方向から逸れる経路もある。本実施形態ではこのように少しでも棒状n+型領域201の延在方向と重畳する方向から逸れる方向に形成される電流経路は全て第2電流経路I2とする。
またn+型領域202の場合は図2および図3のごとく金属層が配置されていなくてもよい。またn+型領域202に金属層がコンタクトする場合は、オーミック金属層(オーミック接合)でもよいしショットキー金属層(ショットキー接合)でもよい。
図4を参照して保護素子200の接続例を説明する。図は被保護素子100がGaAsMESFETの場合であり、図4(A)は平面図、図4(B)は図4(A)のg−g線断面図であり、図4(C)は図4(A)の等価回路図である。
図4(A)、図4(B)のごとく、被保護素子100は、MESFETであり、半絶縁基板101(203)であるGaAs表面に設けた動作層62とショットキー接合を形成するゲート電極67と、動作層62両端に設けた高濃度不純物領域からなるソース領域64およびドレイン領域63と、その表面に設けられたソース電極66およびドレイン電極65とを有する。これらは動作領域68に櫛歯をかみ合わせた形状に配置される。
ゲート電極67、ソース電極66およびドレイン電極65はそれぞれ配線130を介してゲートパッドGP、ソースパッドSP、ドレインパッドDPと接続する。これらはそれぞれゲート端子G、ソース端子S、ドレイン端子Dと接続する。また、各パッドの下方にはアイソレーション向上のためn+型不純物領域が形成されている。
ソースパッドSPおよびゲートパッドGPを近接して配置し、対向するパッドの辺から垂直に金属層201Mを突出させる。金属層201Mはその下方の基板に設けられ保護素子200の端子となる棒状n+型領域201とコンタクトする。
また、ゲートパッドGPからドレインパッドDPに向かう配線130を形成し、配線130から突出する金属層201Mおよび金属層201Mとコンタクトする棒状n+型領域201を配置する。ドレインパッドの下方にはアイソレーション向上のためn+型の周辺高濃度不純物領域が形成されるので、これを保護素子200の他のn+型領域202として利用する。
これにより、ゲート端子G−ソース端子S間、ゲート端子G−ドレイン端子D間に保護素子200を接続することができる。
図4(B)、図4(C)の如く、MESFETにおいては、ゲートショットキ接合容量の小さいゲート端子G−ソース端子S間またはゲート端子G−ドレイン端子D間に、ゲート端子G側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、動作領域68と動作領域68表面に設けられたゲート電極67との界面に形成されるショットキバリアダイオード61に対して逆バイアスに静電気が印加される状態となる。
つまり静電破壊からの保護は、弱い接合であるゲート電極67のショットキ接合にかかる静電エネルギーを軽減すれば良い。そこで、本実施形態では、MESFET100の2端子間に並列に上記の保護素子200を接続し、対応する2端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護している。
ここで、図4は接続の一例であり、例えばドレインパッドDPから配線130に向かって棒状n+型領域201および金属層201Mが突出するパターンでもよい。
また、MESFETではゲートショットキ接合が最も静電破壊に弱いため、ゲート端子G−ソース端子S間、ゲート端子G−ドレイン端子D間に保護素子を接続する一例を示したが、いずれか一方でもよいし、またはソース端子S−ドレイン端子D間に保護素子を並列に接続してもよい。
更に被保護素子100はMESFETに限らず、pn接合を有する接合型FET、シリコンバイポーラトランジスタ(npnトランジスタなど)、容量、MOSFET等に保護素子200を接続してもよい。
以下図5から図13を参照して、保護素子200の少なくとも一方を棒状n+型領域201とし金属層201Mをコンタクトさせることで保護効果が大幅に向上する点についてシミュレーション結果を参照して詳述する。
近年半導体のデバイスシミュレーション技術が発達し、デバイスの電気的特性だけでなく静電破壊についても詳しくシミュレーションできるようになった。その結果、静電破壊対策としての保護素子の適正な設計ができるようになってきた。
具体的には、まずミックスドモードシミュレーションにより所定の電圧で容量に電荷を蓄積する。そして、結晶の温度をモニターしながら、その電荷を被測定素子の両端に放電する。デバイスの破壊は結晶の温度が結晶の溶ける温度の約8割になったときに起こると仮定し、マシンモデルにおける被測定素子の静電破壊レベルをシミュレーションするものである。
さらに最近は、別の静電破壊強度レベル評価法としてTLP(Transmission Line Pulse)法により静電破壊レベルを測定し、その測定値が同時にTLPのシミュレーションの値と一致しやすいことが判明し、脚光を浴びている。
本明細書では、まずマシンモデルにおける静電破壊レベルをミックスドモードでシミュレーションを行う。そして、静電破壊時の保護素子の物理的状況についてTLP法のシミュレーションを用いて詳しく解析する。そしてこれらのシミュレーションを組み合わせることにより、寄生容量が少なく、静電破壊保護レベルの優れた保護素子を設計できたことを説明する。
本明細書では、まずマシンモデルにおける静電破壊レベルをミックスドモードでシミュレーションを行う。そして、静電破壊時の保護素子の物理的状況についてTLP法のシミュレーションを用いて詳しく解析する。そしてこれらのシミュレーションを組み合わせることにより、寄生容量が少なく、静電破壊保護レベルの優れた保護素子を設計できたことを説明する。
図5は、図1に示した両端子が棒状n+型領域201である保護素子200(以下a構造と称する)を設計したときにシミュレーションに使用した構造を表わした図である。図5(A)が斜視図であり図5(B)が図5(A)のh−h線断面図である。
a構造は、不純物濃度5×1014cm−3の50μm厚のシリコン基板101に3×1018cm−3の棒状n+型領域201を4μmの離間距離で配置し、アノード電極およびカソード電極となる金属層201Mを形成したものである。この程度の不純物濃度であればシリコン基板101はほぼ絶縁領域203として機能する。
棒状n+型領域201の第1側面S1の幅w1は3μmで、金属層201Mのコンタクト部分の幅w2は2μmである。またシミュレーションにおいてデバイスサイズとなる奥行き(例えばFETであればゲート幅)は1μmで計算した。
また、行ったシミュレーションの方法は以下のとおりである。
上記のマシンモデルのシミュレーションでは200pFで1000Vを印加し、破壊に至った時点での電流値の計算を行った。具体的には結晶内部のいずれかの箇所で温度が1350Kに至った時点でのカソード−アノード間に流れた電流値を計算した。この電流値はそのまま静電破壊時に第1電流経路I1に流れた電流値となる。
マシンモデルシミュレーションで得られた静電破壊時の電流値はTLPのシミュレーションに使用する。TLPシミュレーションではこの電流値を瞬間的に保護素子に印加し、そのときの電子電流密度分布を計算した。
図5(C)はその結果である。つまり、a構造が上記マシンモデル評価法において破壊に至るとき流れる電流値を示している。第1電流経路I1は幅w1=1μmの場合1.19Aであり、幅w1=3μmではその3倍の3.57Aである。
図6は、TLPシミュレーションで1.19Aを印加した場合(幅w1=1μmのa構造)のh−h線の断面における電子電流密度、ホール電流密度の分布である。
図6(A)の電子電流密度分布において、p0領域が2つの棒状n+型領域201にまたがる領域の中で最も密度が高い(電子電流密度1.0×107cm−3〜1.8×107cm−3)領域である。ここで、電子電流とホール電流を合わせた電流がトータル電流であるがホール電流より電子電流の方が大きい。つまり本実施形態では電子電流を電流の代表として、電子電流密度が1×105cm−3以上の領域(p0〜p5領域)を、保護素子200の電流経路と定義する。つまりこの領域が、図1(C)、(D)等で矢印で示す第1電流経路I1、第2電流経路I2領域である。
p5領域までを電流経路とした理由は、電子電流密度を深さ方向に積分して電流値を計算したところp0からp5領域に全電流値の約9割分の電流が流れることがわかったため、p5領域より電子電流密度が小さい領域では、動作に影響しないと考えられるためである。
図は保護素子200のh−h線断面であるので、第1電流経路I1の電子電流密度の断面図になる。このように第1電流経路I1は棒状n+型領域201と重畳し基板深さ方向に広がって形成される。図6(B)のホール電流密度分布も、図6(A)と同様の分布である。従って電子電流密度分布を第2電流経路I2に流れる電流値を計算するのに使用した。尚、ホール電流密度分布と電子電流密度分布がほぼ一致するということは静電気電流が流れたとき伝導度変調が電流経路の全領域に渡って発生しているため静電気電流値が大きくなったことを示す。
図7は、図6(A)の電子電流密度分布図と同じ図と、その図を180度回転した図を合わせ、その間に棒状n+型領域201を配置し、図5の矢印α方向からの電子電流密度分布を表した平面図である。第1電流経路I1および第2電流経路I2が形成されている状況を示すが、第1電流経路I1は、対向面である第1側面S1間の電流経路を除きそのほとんどが棒状n+型領域201と重畳しているため図には現れていない。
一方第2電流経路I2は第1電流経路I1の外側で棒状n+型領域201の第2側面S2から対向する棒状n+型領域201の第2側面S2に向かって形成されており、第2電流経路I2が大きく広がっている様子がわかる。
平面図においてもp0領域からp5領域までが電流経路である。尚前述の如く、他方の端子がn+型領域202の場合、棒状n+型領域201の第4側面からn+型領域202の底面に向かう電流経路であっても、棒状n+型領域201の延在方向から逸れる電流経路がある。図7に示す平面図において棒状n+型領域201の延在方向から逸れて形成される電流経路はすべて第2電流経路I2である。
図8は、a構造の第1電流経路I1および第2電流経路I2を示す斜視図である。実際に静電気電流が流れる領域は、棒状n+型領域201を中心として図6(A)の電子電流密度分布図を回転させた3次元の領域に分布しており、図8に示す領域となる。ここで、ハッチングを付した、棒状n+型領域201の第1側面S1、第4側面S4間で、棒状n+型領域201の延在方向の電流経路が第1電流経路I1であり、第1電流経路I1の外側に形成される電流経路が第2電流経路I2である。この図により、第2電流経路I2に流れる電流が、第1電流経路I1に流れる電流に比べはるかに大きな電流となる理由がわかる。
図9は上記シミュレーションによる第2電流経路I2を説明する図である。図9(A)は図8のX=0面(図5(B)参照)の断面図であり、第2電流経路I2を棒状n+型領域201から10μm毎に区切って電流値を計算した図である。また、図9(B)は計算結果である。上記の図6、図7は、密度の値を一定間隔で区切ったp0〜p5領域で電子電流密度、ホール電流密度を2次元的に表した図である。
マシンモデルシミュレーションもTLPシミュレーションも2次元シミュレーションである。第1電流経路I1に流れる電流は2次元電流であるが、第2電流経路I2に流れる電流は3次元電流である。すなわちTLPシミュレーションで得られた電子電流密度分布を積分、回転することにより電子電流密度分布データを電流値化、3次元化し、第2電流経路I2に流れた電流値を計算した。
すなわち、図9(A)のごとく、図6(A)の電子電流密度分布を積分、回転させ、第2電流経路I2の3次元電流の電流値を計算し、I21〜I25領域毎に表した。
図9(B)のごとく、第2電流経路I2の電流値は第1領域I21〜第5領域I25の総和であり、幅w1=1μm、3μmのいずれも25.4Aとなる。このように、実際の計算結果を比較しても第1電流経路I1に流れる電流が3.57Aであるのに対し、第2電流経路I2に流れる電流が25.4Aと、第1電流経路I1に流れる電流に比べはるかに大きな電流となることが明らかとなった。
そして、第1電流経路I1と第2電流経路I2の合計が、a構造の保護素子200が流せる電流値であり、幅w1=1μmの場合26.59A、幅w1=3μmでは28.97Aである。
図10は、pn接合ダイオードで上記と同様のシミュレーションを行った結果を示す。図10(A)はpn接合ダイオードのシミュレーションに使用した構造の断面図であり、図10(B)は電子電流密度の分布図である。
図10(A)のごとくpn接合ダイオードのシミュレーションの構造は、不純物濃度5×1014cm−3の50μm厚のシリコン基板に表面から0.2μmの深さまでn型領域502(不純物濃度1×1017cm−3)を形成し、そのn型領域502と4μmの距離に渡って接合を形成するように3×1018cm−3のp+型領域501を表面から0.02μmの深さまで形成する。そして、カソード電極504およびアノード電極503を形成したものである。奥行き1μmのマシンモデルシミュレーションの結果ダイオードは0.45Aで破壊に至ることがわかった。
図10(B)はTLPシミュレーションで0.45A印加したときの電子電流密度分布の断面図であり、pn接合付近に電子電流が集中していることが判る。つまり第1電流経路I1が広がらず、奥行き1μmあたり0.45Aで電流の高密度部分の温度がシリコン溶融温度の8割となり、静電破壊してしまう。通常pn接合ダイオードは、p+型領域501とn型領域502のpn接合面を垂直に通過する電流のみで設計されており、ダイオード周辺には特にスペースを確保せず、またダイオード周辺は絶縁領域になっていない。このため保護素子200の第2電流経路I2に相当する電流経路はほとんど形成されず、形成されたとしてもシミュレーションの結果に影響を及ぼすものではない。
更に、図11から図12に示すn+/i/n+構造においても同様のシミュレーションを行った。
図11は、本実施形態の棒状n+型領域201を有する保護素子200で図2および図3の構造(b構造と称する)を代表して図3の構造を斜めから見た図である。尚、他の端子となるn+型領域202は棒状n+型領域201との対向面が左右に50μmの幅を有する構造とし、ここでは金属層206をコンタクトさせる。それ以外はa構造と同様である。
更に図12は、対向面(本実施形態の第1側面S1に相当)の幅が広い(距離が長い)構造の一例である。図25、図26に示す従来の保護素子360は、保護効果を高めるために対向面の距離を長くとっている。この構造と、本実施形態の保護素子200を比較するため、図12の構造で計算を行った。
まず、図12(A)はパッド下方のn+型領域と、n+型領域の抵抗を長い距離で対向させることによるn+/i/n+の最も単純な構造を示す。この構造は2次元構造のため、ある一定の幅を切り取ることによりそれを1単位としてシミュレーションすれば良い。すなわち図12(B)、図12(C)のような応用パターンにおいては、各形状のサイズが何単位分に相当するかを見積もり、その単位数に前記の1単位分の値を掛け合わせて計算する。
シミュレーションは図25のパッド下方のn+型領域350と抵抗Rに相当する2つのn+型領域510を4μmの離間距離(w12)で対向配置し、一方のn+型領域510の幅w13を抵抗Rと同等の3μmとして計算した。そしてこのパターンの幅w11=1μm分を上記の1単位としてシミュレーションした。この1単位の構造をc構造と称する。
図12のパターンの計算値は対向面の距離に比例するので、1単位としてのc構造の計算結果から、図25のINPad部に相当するd構造(図12(B))、OUT−1Pad部に相当するe構造(図12(C))の計算値が掛け算により得られる。すなわち図12(B)の場合の対向面の距離は80μmで1単位の80倍、図12(C)の場合の対向面の距離は60μmで1単位の60倍の計算となる。
上記の計算は第1電流経路I1の計算である。図12(B)は第1電流経路I1のみであり、計算値がその電流値となる。一方図12(C)の場合は対向面の端部に側面の電流経路I’(本実施形態の第2電流経路I2に相当)を含んでいる。従って、第1電流経路I1の計算値に第2電流経路I2の計算値を加えている。側面の電流経路I’については後述する。
図13は今まで述べたすべての保護素子構造のシミュレーション結果をまとめた表であり、それぞれ静電破壊時に流れる電流値と、被保護素子に寄生して被保護素子の性能を劣化させる原因となる容量値を比較している。尚、容量値とはアノード−カソード間に0Vを印加したときの容量の値である。
既述のごとく、本実施形態の棒状n+型領域201を少なくとも一方の端子とする保護素子200(a構造、b構造)の、1μmあたりの第1電流経路I1の電流値は1.19Aであり、第2電流経路I2は、a構造が25.4A、b構造が28.4Aとなる。
また、棒状n+型領域201の幅w1について、現在一般的なプロセス設計ルールである3μmの場合と微細プロセスの設計ルールである1μmの場合についても比較した。
静電破壊保護素子の性能指標としていかに低い寄生容量値で、いかに大きな電流を流せるかを表す”電流値/容量値”が考えられる。この指標が大きい方が保護素子の性能として高くなる。指標を各構造で比較すると、ダイオードは0.049と非常に小さく、c構造、d構造では11.3、e構造で15.0である。
ここで、e構造では図26のごとくn+型領域510の側面同士の電流経路I’が形成されるため、従来構造のうちでは高い性能指標を示すが、n+型領域510が対向する幅が長く容量値が6.76fFと高くなってしまう。
しかし本実施形態では一般的なプロセスによる3μm幅であってもa構造で、69.0、b構造で59.2と高い性能指標を示す。さらに微細プロセスの1μm幅であればa構造で190、b構造で164となり、保護素子として非常に高い性能であることが明らかである。b構造はa構造に比べるとやや性能が落ちるが、他の端子となるn+型領域202の形状が自在にできるのでa構造に比べて占有面積が少なくできるのと電流を若干多く流せる利点がある。
以下に、側面の電流経路が形成されるe構造と、本実施形態のa構造、b構造について更に比較して説明する。
e構造は、実際のデバイスにおいては図25のごとくOUT−1Pad下方のn+型領域350に他のn+型領域で形成した抵抗Rの一部を接近させ、n+/i/n+構造による保護素子360を形成したものである。このとき、抵抗Rの幅w13を3μmと狭くすることで、OUT−1Pad下方のn+型領域の対向面、底面、抵抗Rの対向面、底面と対向面と逆側の側面を利用して非常に大きな電流経路(以下主電流経路I)を形成することができる(図12(C)、図26)。これにより、抵抗Rに金属層が重畳しないにも関わらず、寄生容量を比較的小さく押さえ、制御端子からゲート電極317に至る信号の経路途中の保護素子内で静電エネルギーを放電することにより被保護素子の静電破壊電圧を向上させることができる。そして主電流経路Iは対向面の距離に比例して大きくなる。つまりe構造では対向面の距離を稼いで静電破壊電圧を向上させることを目的としている。そして抵抗Rを引き回す必要のあるレイアウトの都合上、主電流経路Iに付随して、図26のごとく側面同士にも電流経路I’が形成される。このとき電流経路I’はいわば抵抗の連続性により偶然形成された電流経路である。
スイッチ回路装置は、制御端子パッドCtl−1Padからn+型領域で形成した抵抗を介してゲート電極317に信号を伝えるパターンである。つまり図25は、このようなパターンによって、n+型領域(抵抗R)に金属層を重畳させることなく、制御端子からゲート電極317に至る経路途中で保護素子360を接続することができる。
換言すれば、e構造の保護素子360は、図25のごときスイッチ回路装置のパターンでなければ実現できないとも言える。
また、e構造では対向面の距離を稼いで静電破壊電圧を向上させることを目的とするため、寄生容量が非常に大きくなってしまう。この寄生容量はオフ容量の大きなGaAsMESFETをキーデバイスとするスイッチ回路装置では問題にならなくても、オフ容量の小さいpHEMTをキーデバイスとするスイッチICではインサーションロス、アイソレーションといった高周波特性を劣化させてしまうという問題が発生する。
一方、本実施形態のa構造、b構造は、e構造で必要としていた対向面の距離を微小にするものである。
既に述べたが、デバイスシミュレーション技術の発達により、静電気が印加されたときの電子電流密度分布、ホール電流密度分布の状況を詳しく把握することが可能となった。
具体的には、従来不可能であったミックスドモードシミュレーションによる容量計算、同じくミックスドモードシミュレーションによるマシンモデルの静電破壊電圧の計算、TLP法による静電気電流の電子電流密度分布計算、ホール電流密度分布計算ができるようになったことによる。
本出願人は、e構造の主電流経路に付随して形成される側面の電流経路I’について上記のごとき詳細なシミュレーションを行った。その結果、側面の電流経路I’は主電流経路Iに比べて極めて大きな静電気電流を流す能力があることが判った。
そこで、本実施形態ではa構造、b構造のごとく対向面を微小にし、金属を重畳させる構造とした。これにより、寄生容量を極めて小さくしながら、巨大な静電気電流を流すことを可能にした。更に、棒状n+型領域201と金属層201Mはわずかなスペースに配置できるので、e構造のごとくパターンの制約がほとんどなく、保護素子200の接続の汎用性を飛躍的に高めることができる。
尚、d構造においては実際のデバイス(図25)の静電破壊電圧の実測値が1800Vであった。この形状をマシンモデルでシミュレーションすると図のごとく電流値は99.2Aである。これら2つの数値は比例すると考えられ、1800/99.2=18.1(V/A)が静電破壊電圧実測値とマシンモデルシミュレーション電流値の比例係数となる。この比例係数は要求される静電破壊電圧から保護素子を設計する際に利用するが、これについては後述する。
図14から図16を参照して、本発明の第2の実施形態を説明する。第2の実施形態は、化合物半導体のSPDT(Single Pole Double Throw)スイッチ回路装置に第1の実施形態の保護素子200を接続した例であり、図14は回路概要図、図15は図14の回路を1チップに集積化したスイッチ回路装置である。
図14のごとく、第2の実施形態のスイッチ回路装置は、基本的なSPDTスイッチ回路装置であり、第1のFET1と第2のFET2のソース電極(あるいはドレイン電極)が共通入力端子INに接続され、FET1およびFET2のゲート電極がそれぞれ抵抗R1、R2を介して第1と第2の制御端子Ctl1、Ctl2に接続され、そしてFET1およびFET2のドレイン電極(あるいはソース電極)が第1と第2の出力端子OUT1、OUT2に接続されたものである。
第1と第2の制御端子Ctl1、Ctl2に印加される制御信号は相補信号であり、Hレベルの信号が印加された側のFETがONして、共通入力端子INに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗R1、R2は、交流接地となる制御端子Ctl1、Ctl2の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
そして、出力端子OUT1に信号を通すときには制御端子Ctl1に例えば3V、制御端子Ctl2に0Vを印加し、逆に出力端子OUT2に信号を通すときには制御端子Ctl2に3V、Ctl1に0Vのバイアス信号を印加している。
図15のごとく、基板に、スイッチを行うFET1およびFET2を中央部に配置する。なお、本実施形態では基本デバイスがHEMTの場合を例に説明する。基板の周辺でFET1およびFET2の周囲には複数のパッドPが配置される。パッドPは具体的には共通入力端子IN、第1および第2出力端子OUT1、OUT2、第1および第2制御端子Ctl1、Ctl2に対応するパッドIC、O1、O2、C1、C2である。各FETのゲート電極に抵抗R1、R2が接続される。なお、点線で示した第2層目金属層は各FETのゲート電極17形成時に同時に形成されるゲート金属層(Pt/Mo)20である。実線で示した第3層目金属層は各素子の接続およびパッドの形成を行うパッド金属層(Ti/Pt/Au)25である。第1層目金属層は基板にオーミックに接合するオーミック金属層(AuGe/Ni/Au)であり、各FETのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
FET1のゲート電極17と、制御端子パッドC1は抵抗R1で接続され、FET2のゲート電極17と制御端子パッドC2は抵抗R2で接続されている。
チップ中心に向かって伸びる櫛歯状の9本の第3層目金属層のパッド金属層25が出力端子パッドO1に接続されるドレイン電極16(あるいはソース電極)であり、この下に第1層目金属層のオーミック金属層で形成されるドレイン電極(あるいはソース電極)がある。またチップ中心から外側に伸びる櫛歯状の9本の第3層目金属層のパッド金属層25が共通入力端子パッドICに接続されるソース電極15(あるいはドレイン電極)であり、この下に第1層目金属層のオーミック金属層で形成されるソース電極(あるいはドレイン電極)がある。
この両電極は動作領域12に櫛歯をかみ合わせた形状に配置され、その間に第2層目金属層のゲート金属層20で形成されるゲート電極17が17本の櫛歯形状に配置される。
基板30には一点鎖線のごとく動作領域12が設けられる。動作領域12内にはソース領域およびドレイン領域が形成されており、それぞれソース電極15、ドレイン電極16と接続している。また、ゲート電極17はソース領域およびドレイン領域間の動作領域12表面とショットキー接合を形成している。
FET1のゲート電極17は、動作領域12外でゲート配線120により各櫛歯が束ねられ、抵抗R1を介して制御端子パッドC1に接続する。FET2のゲート電極17も同様にゲート配線120により各櫛歯が束ねられ、抵抗R2を介して制御端子パッドC2に接続する。抵抗R1、R2はそれぞれ高濃度不純物領域により形成される。
各パッドPはパッド金属層25により形成され、各パッドPの下方にはアイソレーション向上のためパッドPと直流的に接続する周辺高濃度不純物領域150(二点鎖線で示す)が配置される。そして、周辺高濃度不純物領域150は、各パッドPと直接接続し、パッドP下の全面(またはパッドP周辺)に、パッドPよりはみ出して設けられる。またパッドPから5μm以下程度離間してその周辺に設けられ、基板を介して直流的に接続してもよい。5μm以下程度の離間距離であれば、パッドPと周辺高濃度不純物領域150とは十分直流的に接続していると言える。
また、同様の理由からゲート配線120の周辺には、ゲート配線120と直流的に接続する周辺高濃度不純物領域150が配置されており、ゲート配線120は、ゲート電極17と同様に基板とショットキー接合を形成している。この場合もゲート配線120の下全面(またはゲート配線120下周辺)にゲート配線120よりはみ出して、またはゲート配線120から5μm以下程度離間して周辺に設けられる。
共通入力端子パッドICは、パッドの一辺に対して垂直に金属層201Mが突出し、その直下には棒状n+型領域201が設けられる。また、制御端子パッドC1もパッドの一辺に対して垂直に金属層201Mが突出し、その直下には棒状n+型領域201が設けられる。
このように本実施形態のスイッチ回路装置では共通入力端子パッドICから突出する金属層201Mが棒状n+型領域201とコンタクトし、保護素子200の一方の端子となる。つまり共通入力端子パッドICが保護素子200の電極パッド201Pを兼用し、保護素子200の一方の端子が共通入力端子INと電気的に接続する。また同様に制御端子パッドC1が保護素子の電極パッド201Pを兼用し、保護素子200の他方の端子が制御端子Ctl1と電気的に接続する。
出力端子パッドO1もパッドの一辺に対して垂直に金属層201Mが突出し、その直下には棒状n+型領域201が設けられる。出力端子パッドO1が保護素子の電極パッド201Pを兼用して保護素子200の一方の端子は出力端子OUT1と電気的に接続する。また、制御端子パッドC1に接続する抵抗R1が、出力端子パッドO1と接続する棒状n+型領域201の近傍で直交する方向に延在する。つまり抵抗R1は保護素子200の棒状n+型領域201が対向配置する他方の端子となる。このように他方の端子となるn+型領域202は金属層と直接コンタクトする構造でなくてもよく、n+型領域202は制御端子パッドC1を介して制御端子Ctl1と電気的に接続する。
なお、図の出力端子パッドO1部分の如く、棒状n+型領域201の第2側面S2、および金属層201Mは10μmから50μm程度の長さがあればよく、パッドPとの接続部分では幅広の形状であってもよい。
これにより、スイッチ回路装置の共通入力端子IN−制御端子Ctl1間および制御端子Ctl1−出力端子OUT1間に保護素子200を接続することができる。
図16の断面図を参照してHEMTの基板構造について説明する。尚、図16(A)は図15のi−i線、図16(B)は図15のj−j線、図16(C)は図15のk−k線断面図である。
HEMTの基板30は、半絶縁性GaAs基板31上にノンドープのバッファ層32を積層して形成する。バッファ層32は、複数の層で形成される場合が多い。そして、バッファ層32上には、電子供給層となるn+AlGaAs層33、チャネル(電子走行)層となるノンドープのInGaAs層35、電子供給層となるn+AlGaAs層33を順次積層する。また、電子供給層33と、チャネル層35間にはスペーサ層34が配置される。
電子供給層33上には、障壁層となるノンドープのAlGaAs層36を積層し所定の耐圧とピンチオフ電圧を確保し、更にキャップ層となるn+GaAs層37を最上層に積層する。キャップ層37には、パッド、ソース電極、ドレイン電極(または抵抗の取出し電極)等の金属層が接続し、不純物濃度を高濃度(1〜5×1018cm−3程度)とすることによりソース抵抗、ドレイン抵抗を低減し、オーミック性を向上させている。
HEMTは、電子供給層であるn+AlGaAs層33のドナー不純物から発生した電子が、チャネル層35側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層35を走行するが、チャネル層35には電子移動度低下の原因となるドナー・イオンが存在しないため、クーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
尚、本明細書においてHEMTの高濃度不純物領域とは、絶縁化領域により分離され、キャップ層(後述)が露出した領域をいう。絶縁化領域は、電気的に完全な絶縁ではなく、図の如く不純物(B+)をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。例えば、動作領域12は、図の一点鎖線の領域を絶縁化領域により分離して形成される。絶縁化領域にもエピタキシャル層として不純物は存在しているが、B+注入により不活性化されている。尚、保護素子200の絶縁領域203は上記の絶縁化領域により形成されるとする。
つまり、HEMTは基板に選択的に形成された絶縁化領域203で基板を分離することにより、必要なパターンを形成している。従って、ソース領域37s、ドレイン領域37d、周辺高濃度不純物領域150および抵抗の構造は、HEMTのエピタキシャル層構造と同じであり、キャップ層37(不純物濃度1〜5×1018cm−3程度)を含んでいるため、機能的には高濃度不純物領域といえる。
動作領域12の、ソース領域37sまたはドレイン領域37dとなる基板のキャップ層37に第1層目金属層のオーミック金属層で形成されるソース電極45、ドレイン電極46が接続する。そしてその上層にはパッド金属層25によりソース電極15、ドレイン電極16が形成される。
また、動作領域12の一部、すなわちソース領域37sおよびドレイン領域37d間のキャップ層37をエッチングして、露出したノンドープAlGaAs層36に第2層目金属層のゲート金属層20で形成されるゲート電極17を配置する。
前述の如くFETにおいて、最も静電破壊電圧が低いのはゲート電極17と動作領域12とのショットキー接合部分である。つまり、ゲート−ドレイン端子間、又はゲート−ソース端子間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
本実施形態では、スイッチ回路装置の共通入力端子IN−制御端子Ctl1間および出力端子OUT1−制御端子Ctl1間に保護素子200を接続することにより、共通入力端子IN−制御端子Ctl1間に印加された静電エネルギーがFET1のゲート電極17−ドレイン電極16間、又はゲート電極17−ソース電極15間に到達する前に、静電エネルギーを減衰させることができる。
図16(B)は、保護素子200の2端子が共に棒状n+型領域201であり(a構造)、この場合共通入力端子パッドIC、制御端子パッドC1から棒状n+型領域201と重畳する金属層201Mが突出する。尚この場合金属層201Mはパッド金属層25により形成される。
つまり共通入力端子パッドIC、制御端子パッドC1がそれぞれ保護素子200の電極パッド200Pを兼ねる構造である。保護素子200の2つの端子は、絶縁化領域203を挟んで4μmの距離で離間して配置される。
これにより、共通入力端子IN−制御端子Ctl1間、つまりFET1のソース−ゲート端子間(又はドレイン−ゲート端子間)に保護素子200を接続したことになり、この間に印加された静電エネルギーを減衰させることができる。
また、共通入力端子パッドIC−制御端子パッドC1間に接続することにより静電気を最も初期段階で放電することができる。
また、図16(C)では保護素子200の一方の端子のみが棒状n+型領域201の構造である(b構造)。抵抗R1は絶縁化領域203を形成することにより分離された高濃度不純物領域であり、その一部を保護素子200の他の端子となるn+型領域202として利用する。
つまり、保護素子200の2端子は絶縁化領域203を挟んで4μmの距離で離間して配置され、制御端子Ctl1−出力端子OUT1間、つまりFET1のドレイン−ゲート端子間(又はソース−ゲート端子間)に保護素子200を接続したことになる。
また、信号が印加される制御端子パッドC1から動作領域に至る経路途中に接続できる。これにより、制御端子Ctl1−出力端子OUT1間に印加される静電エネルギーを、抵抗R1で一部熱として消費しながら、さらに保護素子200での放電により消費し、動作領域12に達するまでに、動作領域12の破壊電圧以下まで減衰することができる。
図17、図18は図15のスイッチ回路装置の他の実施形態を示す。図17は平面図であり、図18(A)、図18(B)はそれぞれ図17のl−l線、m−m線断面図である。
保護素子200の一方の端子のみが棒状n+型領域201を有する場合、他方の端子となるn+型領域202は、抵抗R1に限らず、周辺高濃度不純物領域150であってもよい。つまり、パッドPに向かって、保護素子200の一方の端子が突出する構造またはパッドPから保護素子200の一方の端子が突出する構造である。
図17の例えばFET1側では、共通入力端子パッドICの周辺高濃度不純物領域150の一辺に対向して保護素子200の棒状n+型領域201が配置される。つまり、制御端子パッドC1が保護素子200の一方の電極パッド201Pを兼用し、制御端子パッドC1から棒状n+型領域201と重畳する金属層201Mが突出する。保護素子200の一方の端子は制御端子Ctl1に接続する。
保護素子200の他の端子は、共通入力端子パッドICの周辺高濃度不純物領域150の一部であり、これをn+型領域202として利用する。つまりこの場合保護素子200の他の端子は、共通入力端子INと電気的に接続する。
これにより、共通入力端子IN−制御端子Ctl1間に印加される静電エネルギーを、動作領域12の破壊電圧以下まで減衰することができる。
同様に、出力端子パッドO1の周辺高濃度不純物領域150の一辺に対向して保護素子200の棒状n+型領域201が配置される。この場合ゲート配線120に接続する金属配線130から、棒状n+型領域201と重畳する金属層201Mが突出する。尚この場合金属配線130、金属層201Mはパッド金属層25により形成され、棒状n+型領域201は抵抗R1を介して制御端子Ctl−1と電気的に接続する。
保護素子200の他の端子は、出力端子パッドO1の周辺高濃度不純物領域150の一部であり、これをn+型領域202として利用する。つまりこの場合保護素子の他の端子は、出力端子OUT1と電気的に接続する。
つまり、絶縁化領域203を挟んで棒状n+型領域201と周辺高濃度不純物領域150を4μmの離間距離で配置することにより、FET1のゲート−ドレイン端子間、ゲート−ソース端子間の両方に保護素子200を接続できる。
このように、スイッチ回路装置の2端子を保護素子の2端子と並列に接続することにより2端子間に外部より印加される静電エネルギーの大部分を保護素子内部で放電させ、保護素子内部において外部より印加される静電気エネルギーをほとんど消費できる。すなわち、被保護素子内部に侵入する静電エネルギーを大幅に減少させることにより被保護素子を静電気から保護することができる。
更に、2端子間においては、対向面の幅が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第2電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電破壊保護効果を有するものである。
特に、HEMTの場合は、GaAsFETと比較して基本デバイスのインサーションロスが小さいため、チップ内の高周波信号経路において高周波信号がわずかでも漏れる箇所があると、スイッチ回路装置としてのインサーションロスの増加が顕著となる。また、絶縁化領域203も、電気的に完全な絶縁ではなく絶縁化領域50中に空乏層が伸び、空乏層の変化により信号が漏れる。
しかし、本実施形態によれば、保護素子200の対向面の面積を微小にすることによりこの部分での容量成分を小さくできる。従って、高周波信号の漏れを防止でき、インサーションロスを低減しつつ、静電破壊を防止することができる。
また、パッド間にa構造の保護素子200を接続することにより静電気が印加される最も初期段階で放電することができる。また抵抗Rを利用したb構造の保護素子200を接続することにより、静電エネルギーを抵抗R1で一部熱として消費しながら、さらに保護素子200での放電により消費し、動作領域12に達するまでに、動作領域12の破壊電圧以下まで減衰することができる。
尚、図ではパッド金属層25のみの1層構造を示したが、各パッドPは基板上にゲート金属層20、パッド金属層25をこの順に積層した2層構造であってもよい。
このように、保護素子200の端子となる棒状n+型領域201は、スイッチ回路装置のパッド間などを利用して配置できる。また、スイッチ回路装置では、配線130が棒状n+型領域201が接続する配線201Wを兼用し、各端子パッドIC、C1、O1等が保護素子200の電極パッド201Pを兼用する。また他方の端子が棒状n+型領域201ではないn+型領域202の場合、各パッド(又は配線)の周辺高濃度不純物領域150または抵抗Rを利用できる。従って、保護素子200のチップ上の占有面積を小さくできる。
携帯電話などの無線通信市場では静電破壊電圧値としてマシンモデルで100V以上保証というニーズがある。従来では静電破壊電圧値100V以上の保証ができるpHEMTスイッチが実現できないため例えばpHEMTスイッチICが静電破壊しないよう共通入力端子IN、出力端子OUTにインダクタを外付けするなどして対応していた。
しかしインダクタを外付けすることにより整合がずれてしまいインサーションロスが増大する、実装面積が増大する、インダクタは容量、抵抗に比べ比較的高価なためコストアップになる、などの問題があった。
スイッチICは出荷時に静電破壊電圧を測定、選別することができないため、設計保証で静電破壊電圧値100Vの市場ニーズに応えるしか方法は無いが、100Vを保証するには実力として800V程度必要である。
ここで、前述のごとく図12(B)のd構造において、静電破壊電圧実測値とマシンモデルシミュレーション電流値の比例係数となる電流値の比例係数が18.1(V/A)であった。つまり、静電破壊電圧800Vを保証するには800/18.1(比例係数)=44.2Aのマシンモデルシミュレーション電流値の実力のある保護素子が要求される。一般に保護素子はサイズを大きくすれば保護効果が増大し、44.2Aのマシンモデルシミュレーション電流値を得るのは簡単である。
しかし単に保護素子のサイズを大きくしただけでは保護素子の持つ寄生容量により、インサーションロスが劣化する場合がある。つまり保護素子の接続によりインサーションロスが低いことを特徴とするpHEMTスイッチのインサーションロスを増加させてしまうのは問題である。
具体的にはpHEMTスイッチのオフ容量は90fF程度であり、この容量値に対して例えば1fF程度以下とネグリジブルな寄生容量を持つ保護素子でないと、保護素子の接続によりインサーションロスの増大を招くことになる。例えば図25に示すパターンで、pHEMTスイッチを形成したところインサーションロスが本来のpHEMTスイッチのインサーションロスに比べて2GHzで0.15dBも増大してしまった。
図25のパターンでは共通入力端子パッドINPad−制御端子パッドCtl−1Pad間または共通入力端子パッドINPad−制御端子パッドCtl−2Pad間にd構造の保護素子が接続されている。また制御端子パッドCtl−2Pad−出力端子パッドOUT−1Pad間または制御端子パッドCtl−1Pad−出力端子パッドOUT−2Pad間にe構造の保護素子が接続されている。
そして、d構造、e構造の保護素子の容量値がそれぞれ8.8fF、6.76fFもある(図13参照)。このように、容量値がpHEMTスイッチのオフ容量90fFに対して無視できないレベルになると、インサーションロスが増大してしまう。
すなわち電流値/容量値としては、44(A)/1(fF)=44以上の保護素子が要求されることになる。本実施形態の保護素子200であれば、a構造、またはb構造のいずれもこの要求を満たすことができる。
例えば棒状n+型領域201の幅w1=3μmのa構造を2つ並列に接続することにより28.97×2=57.94Aの電流値が得られる。また容量値も0.42×2=0.84fFと1fF以下となり、電流値、容量値ともに上記要求を満たすことができる。
また同様に幅w1=3μmのb構造を2つ並列に接続することにより31.97×2=63.94Aの電流値が得られる。容量値も0.54×2=1.08fFと1fFに近い容量値となり、やはり電流値、容量値ともに上記要求を満たすことができる。
尚、制御端子Ctl1をFET2のゲート電極に接続し、制御端子Ctl2をFET1のゲート電極に接続し、出力端子OUT1に信号を通すときには制御端子Ctl2に例えば3V、制御端子Ctl1に0Vを印加し、逆に出力端子OUT2に信号を通すときには制御端子Ctl1に3V、Ctl2に0Vのバイアス信号を印加する、リバースタイプのスイッチ回路装置でも同様に実施できる。
以上絶縁領域203がHEMTの絶縁化領域の場合を例に説明したが、同様に基板に不純物を注入または拡散して絶縁化した領域を形成することによりシリコン基板にも適用できる。また絶縁領域はポリシリコンであってもよい。
また図15および図17のパターンは基板がGaAsのMESFETにも適用できるので、MESFETによるMMICに保護素子200を接続する構造であってもよい。GaAs基板は半絶縁基板であるので、この場合はGaAs基板にn+型領域をイオン注入などにより形成する。
図19には本発明の第3の実施形態を説明する。第1の実施形態の保護素子200は、MOSFET等を基本素子としてロジック回路を構成した集積回路装置(以下LSIと称する)に接続することもできる。
図19は平面図であり、本発明の半導体装置は、同一基板上にロジック回路素子と保護素子を集積化したものであり、具体的には中央部に配置されたロジック回路領域103と、ロジック回路領域103の外周部に設けられた保護素子領域102と、ロジック回路領域103の外側に延在する配線111、112を具備する構成となっている。ロジック回路は第1の配線111(電源端子パッドVに接続する内側の配線)、第2の配線112(接地端子パッドGに接続する外側の配線)により、電源端子Vccまたは接地端子GNDと接続される。
ロジック回路領域103は半導体装置の中央部付近に配置され電源配線およびGND配線がそれぞれ電源端子パッドV、接地端子パッドGと配線111、112により接続される。ロジック回路領域103は、例えばnチャネル型MOSFETおよびpチャネル型MOSFETで構成されたCMOSロジック回路である。
またロジック回路領域103の外側を囲む保護素子領域102には、ロジック回路に接続される信号の入出力端子パッドIOが複数配置されている。入出力端子パッドIOは、パッドの一辺に対して垂直に金属層201Mが突出し、その直下には棒状n+型領域201が設けられる。
このように集積化パターンでは、ロジック回路素子の入出力端子パッドIOから突出する金属層201Mが棒状n+型領域201とコンタクトし、保護素子200の一方の端子となる。つまり入出力端子パッドIOが保護素子200の電極パッド201Pを兼用して入出力端子と電気的に接続する。
また、第1配線111、第2配線112の周囲にも周辺高濃度不純物領域150が形成され、保護素子の棒状n+型領域201が対向配置する他方の端子(n+型領域202)となる。つまり他方の端子も電源端子Vccまたは接地端子GNDに接続する配線を兼用して電源端子Vcc又は接地端子GNDに電気的に接続する。
LSIの場合も、少なくとも金属層201Mが棒状n+型領域201とコンタクトする部分においては棒状n+型領域201が金属層201Mよりはみ出して設けられる。すなわちGaAsの場合もSiLSIの場合も棒状n+型領域201のエッジ−金属層201Mのコンタクト部エッジ間距離は、通常の動作において、どちらのエッジからもお互い相手側のエッジに空乏層が到達しないように設計する。棒状n+型領域201のエッジ−金属層201Mのコンタクト部エッジ間距離は0.2μmもあれば十分である。
これにより、ロジック回路素子の電源端子−入出力端子の2端子間、接地端子−入出力端子の2端子間にそれぞれ保護素子200を接続したことになり、ロジック回路に侵入する静電気を防止できる。
CMOSロジック回路を構成するnチャネル型MOSFETやpチャネル型MOSFETは、性能の向上に伴いゲート酸化膜がより薄くなり、ゲート長がより短くなり静電破壊に弱い構造となっている。従って、ロジック回路領域の周囲に保護素子領域を配置することにより、静電気がロジック回路領域に侵入する手前で静電気を放電することができる。
従来ではggnMOS(gate grounded nMOS)とggpMOS(gate grounded pMOS)を接続したCMOSバッファ回路型保護回路を配置した保護素子領域がロジック回路領域と比較して非常に大きく問題であった。しかし、本実施形態によれば入出力端子パッドから周囲の第1配線111および第2配線112に向かって棒状n+型領域201を突出させるだけでよく、大きな静電気電流を流すことができる。従って保護素子領域の面積を低減できる。また寄生容量が小さいためロジック回路素子の計算処理スピードを落とすことなく確実に静電気から被保護素子(LSI)を保護できる。
また上記の如くロジック回路素子、保護素子を1チップに集積化したシリコンLSIの場合、絶縁領域203をバルク内に形成することが難しい場合が多い。このような場合は、高抵抗ポリシリコンを保護素子領域102に設け、その中にn+/i/n+構造の保護素子200を形成するとよい。
尚、上記の例では、入出力端子パッドIOから第1配線111、第2配線112の両方に向かって突出する保護素子200としたが、第1配線111方向のみ、第2配線112方向のみに突出するパターンであってもよい。これにより、第1配線111方向に突出されれば入出力端子−電源端子間に保護素子200を接続したことになり、第2配線112方向であれば入出力端子−接地端子間に接続したことになる。
図示は省略するが上記のチップ160は、周辺に設けられたパッドを被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション被膜が形成され、パッドの上部は、ボンディング接続のために開口されている。
そして例えばチップ160はリードフレームのアイランドに接着材によりダイボンドされ、チップ160表面の電源端子パッドV、接地端子パッドG、入出力端子パッドIOは、金線等のボンディングワイヤの一端がボールボンディングでワイヤボンドされており、ボンディングワイヤの他端は対応する外部導出用のリードの先端部にステッチボンディングでワイヤボンドされる。
このように、複数の入出力端子、電源端子及び接地端子を有する集積回路を被保護素子として、被保護素子の2端子に保護素子200の2端子と並列に接続する。これにより2端子間に外部より印加される静電エネルギーの大部分を保護素子200内部で放電させ、保護素子200内部において外部より印加される静電気エネルギーをほとんど消費できる。すなわち、被保護素子内部に侵入する静電エネルギーを大幅に減少させることにより被保護素子を静電気から保護することができる。
更に、2端子間においては、対向面の幅が微小なため極わずかの寄生容量しか有することが無いにもかかわらず、第2電流経路が巨大な静電気電流を流す能力を持つため非常に大きな静電破壊保護効果を有するものである。
図20から図23には第4の実施形態を示す。第4の実施形態は、LSIにチップオンチップで保護素子200が集積化されたチップ180を配置した構造である。
図20は斜視図であり、図の如く半導体装置は、ロジック回路素子と保護素子を個別のチップとして形成し、フレームなどに積層実装した構造である。
具体的には図の如く下層チップ170がロジック回路が集積化されたチップであり、上層チップ180が保護素子200が集積化されたチップ180である。下層チップはアイランド190上に固着され、下層チップ170上に上層チップ180が配置されている。ロジック回路素子は、図19と同様CMOSロジック回路であり、チップ周辺に接地端子に接続するGND配線112および接地端子パッドGが形成される。またGND配線112の内側に電源端子パッドV、入出力端子パッドIOが配置され、各パッドまたはGND配線112はロジック回路に接続する。なお、図示は省略するが上チップの下方に電源配線111が配置されている。
チップ170、180は、周辺に設けられたパッドを被覆するようにシリコン窒化膜、シリコン酸化膜、ポリイミド系絶縁膜などのパッシベーション被膜が形成され、パッドの上部は、ボンディング接続のために開口されている。
入出力端子パッドIO、接地端子パッドG、電源端子パッドVは、図19の場合と同様にそれぞれパッド近傍に配置され対応するリード191にボンディングワイヤ192などにより接続される。
保護素子200は半導体基板に複数の棒状n+型領域201を形成し、電極パッド201Pまたは配線201Wから突出する金属層201Mが、棒状n+型領域201にコンタクトしている。
保護素子200の電極パッド201Pも下層のロジック回路素子と同様にボンディングワイヤ192などによりそれぞれのパッド近傍に配置されるリード191に接続される。これにより、下層チップ170の電源端子パッドV、接地端子パッドG、入出力端子パッドIOと保護素子の対応する端子に接続する電極パッド201Pとが電気的に接続される。
例えばチップの中心に延在する配線201W1から金属層201Mが突出し棒状n+型領域201とコンタクトする。そして当該配線201W1は電極パッド201P1を介してVcc電位が印加されるリード191に接続する。
そして配線201W1の両側に複数配列された電極パッド201P3から金属層201Mが突出し、棒状n+型領域201とコンタクトする。電極パッド201P3は入出力端子パッドIOに接続し、入出力信号が印加されるリード191に接続する。
更に保護素子のチップ周辺に配置された配線201W2も同様に棒状n+型領域201とコンタクトし、コーナー部に設けられた電極パッド201P2を介して接地端子パッドGに接続し、接地電位が印加されるリード191に接続する。
これにより、ロジック回路素子のVcc−入出力端子の2端子間、GND−入出力端子の2端子間にそれぞれ保護素子を接続したことになり、ロジック回路に侵入する静電気を防止できる。
積層実装構造であれば、上層のチップは保護素子のみのチップにすることができ、ロジック回路に必要な基板スペックやプロセスを一切考慮する必要がない。従って保護素子に必要な絶縁領域を容易に得ることができる。チップオンチップのため保護素子と対応する被保護素子のパッド同士を近接して配置でき、効率的なレイアウトが可能となる。またチップ面積及びチップの実装面積を低減できるので、外形サイズを小型化できる。
図21乃至図23は、上層チップとなる保護素子チップ180のパターン例である。図21は保護素子の両端子が共に棒状n+型領域201の場合であり、図21(A)がチップ平面図であり図21(B)が保護素子200の拡大図である。
中央が電源端子に接続する配線201W1および電極パッド201P1であり、その両側が入出力端子に接続する電極パッド201P3である。そしてチップ周囲に配置された配線201W2および電極パッド201P2が接地端子に接続する。
保護素子200の2端子は共に棒状n+型領域201であり、十分な保護効果が得られながら寄生容量が非常に小さい。つまりロジック回路の計算処理スピードを全く落とすことがない。
このような場合図21(B)の矢印の如く第2電流経路I2が形成されるが、隣接する保護素子200(すなわちロジック回路の異なる入出力端子−電源または接地端子)間に同時に静電気が印加するケースは少ない。したがって隣接する保護素子200同士で必要な領域を共有でき、基板上に多数の保護素子200を形成する場合であってもチップ面積の増大を抑制できる。
図22は一方の端子がパッドに向かって突出する棒状n+型領域であり、他方の端子がパッドの場合である。図22(A)がチップ平面図であり図22(B)が保護素子200の拡大図である。
中央が電源端子に接続する配線201W1および電極パッド201P1であり、その両側が入出力端子に接続する電極パッド201P3である。そしてチップ周囲に配置された配線201W2および電極パッド201P2が接地端子に接続する。
図のように入出力端子に接続する電極パッド201P3は棒状n+型領域201を有しない。このような場合は図22(B)の如くパッド周辺に設けられたn+型領域202と棒状n+型領域201に近接する他の辺の一部を利用して第2の電流経路I2が形成される。図21と比較しても明らかなとおり、保護素子200としての領域を大幅に低減できる。
図23は、一方の端子がパッドから突出する棒状n+型領域であり、他方の端子が配線の場合である。図23(A)がチップ平面図であり図23(B)が保護素子200の拡大図である。
中央が電源端子に接続する配線201W1および電極パッド201P1であり、その両側が入出力端子に接続する電極パッド201P3である。そしてチップ周囲に配置された配線201W2および電極パッド201P2が接地端子に接続する。
図のように電源端子及び接地端子に接続する配線201W1、W2は棒状n+型領域201を有しない。このような場合は図23(B)の如く棒状n+型領域201に近接する配線の周辺に設けられたn+型領域202を利用して第2の電流経路I2が形成される。他方の端子が連続しているため上図に比べると保護素子として必要な領域を有効に活用できる。
12 動作領域
17 ゲート電極
16、46 ドレイン電極
15、45 ソース電極
20 ゲート金属層
25 パッド金属層
30 基板
31 半絶縁性GaAs基板
32 バッファ層
33 電子供給層
35 チャネル(電子走行)層
34 スペーサ層
36 障壁層
37 キャップ層
37s ソース領域
37d ドレイン領域
66 ソース電極
65 ドレイン電極
63 ドレイン領域
64 ソース領域
67 ゲート電極
62 動作層
68 動作領域
61 ショットキーバリアダイオード
100 被保護素子
102 保護素子領域
103 ロジック回路領域
111、112 配線
120 ゲート配線
130 配線
150 周辺高濃度不純物領域
170 LSIチップ
180 保護素子チップ
190 アイランド
191 リード
192 ボンディングワイヤ
200 保護素子
201 棒状n+型領域
202 n+型領域
201W、201W1、201W2 配線
201P、201P1、201P2、201P3 電極パッド
201M 金属層
203 絶縁領域
205 絶縁膜
206 金属層
301 ボンディングパッド
302、304 電極配線
315 ソース
317 ゲート
320 ドレイン
350 n+型領域
360 保護素子
401 pチャネル型MOSFET
402 nチャネル型MOSFET
407 保護素子領域
408 ロジック回路
501 p型領域
502 n型領域
503 アノード電極
504 カソード電極
510 n型領域
I1 第1電流経路
I2 第2電流経路
S1 第1側面
S2 第2側面
S3 第3側面
S4 第4側面
IC、INPad 共通入力端子パッド
C1、C2、Ctl−1Pad、Ctl−2Pad 制御端子パッド
O1、O2、OUT−1Pad、OUT2−Pad 出力端子パッド
IN 共通入力端子
Ctl1、Ctl2 制御端子
OUT1、OUT2 出力端子
R1、R2 抵抗
V 電源端子パッド
G 接地端子パッド
IO 入出力端子パッド
Vcc 電源端子
GND 接地端子
D1、D2 ダイオード
17 ゲート電極
16、46 ドレイン電極
15、45 ソース電極
20 ゲート金属層
25 パッド金属層
30 基板
31 半絶縁性GaAs基板
32 バッファ層
33 電子供給層
35 チャネル(電子走行)層
34 スペーサ層
36 障壁層
37 キャップ層
37s ソース領域
37d ドレイン領域
66 ソース電極
65 ドレイン電極
63 ドレイン領域
64 ソース領域
67 ゲート電極
62 動作層
68 動作領域
61 ショットキーバリアダイオード
100 被保護素子
102 保護素子領域
103 ロジック回路領域
111、112 配線
120 ゲート配線
130 配線
150 周辺高濃度不純物領域
170 LSIチップ
180 保護素子チップ
190 アイランド
191 リード
192 ボンディングワイヤ
200 保護素子
201 棒状n+型領域
202 n+型領域
201W、201W1、201W2 配線
201P、201P1、201P2、201P3 電極パッド
201M 金属層
203 絶縁領域
205 絶縁膜
206 金属層
301 ボンディングパッド
302、304 電極配線
315 ソース
317 ゲート
320 ドレイン
350 n+型領域
360 保護素子
401 pチャネル型MOSFET
402 nチャネル型MOSFET
407 保護素子領域
408 ロジック回路
501 p型領域
502 n型領域
503 アノード電極
504 カソード電極
510 n型領域
I1 第1電流経路
I2 第2電流経路
S1 第1側面
S2 第2側面
S3 第3側面
S4 第4側面
IC、INPad 共通入力端子パッド
C1、C2、Ctl−1Pad、Ctl−2Pad 制御端子パッド
O1、O2、OUT−1Pad、OUT2−Pad 出力端子パッド
IN 共通入力端子
Ctl1、Ctl2 制御端子
OUT1、OUT2 出力端子
R1、R2 抵抗
V 電源端子パッド
G 接地端子パッド
IO 入出力端子パッド
Vcc 電源端子
GND 接地端子
D1、D2 ダイオード
Claims (26)
- 基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、
少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出し電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、
前記2つの高濃度不純物領域を2端子として被保護素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記被保護素子の2端子間に印加される静電エネルギーを減衰させることを特徴とする保護素子。 - 前記他方の高濃度不純物領域は、他の電極パッドまたは他の配線の周辺に配置されることを特徴とする請求項1に記載の保護素子。
- 前記第2電流経路の電流値は前記第1電流経路の電流値の5倍以上であることを特徴とする請求項1に記載の保護素子。
- 前記第1側面の前記高濃度不純物領域の幅は5μm以下であることを特徴とする請求項1に記載の保護素子。
- 一組の前記高濃度不純物領域を両端子として前記被保護素子の2端子間に接続することにより、該被保護素子の静電破壊電圧がマシンモデルで300V以上で、且つ前記両端子間の寄生容量値が0.7fF以下となることを特徴とする請求項1に記載の保護素子。
- 前記第2電流経路は、前記第2側面から15μm以上の幅を確保して形成されることを特徴とする請求項1に記載の保護素子。
- 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を有する少なくとも1つのFETと、前記FETのソース電極またはドレイン電極に接続する少なくとも1つの入力端子と、前記FETのドレイン電極またはソース電極に接続する少なくとも1つの出力端子と、前記FETにDC電位を印加する端子を有するスイッチ回路素子と、
前記基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、
少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、
前記2つの高濃度不純物領域を2端子とする保護素子を前記スイッチ回路素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記スイッチ回路素子の2端子間に印加される静電エネルギーを減衰させることを特徴とする半導体装置。 - 基板上の動作領域に接続するソース電極、ゲート電極およびドレイン電極を設けた第1および第2FETを形成し、両FETに共通のソース電極あるいはドレイン電極に接続する端子を共通入力端子とし、両FETのドレイン電極あるいはソース電極に接続する端子をそれぞれ第1および第2出力端子とし、両FETのゲート電極のいずれかに接続する端子をそれぞれ第1および第2制御端子とし、前記両制御端子に制御信号を印加して、前記両制御端子と前記ゲート電極とを接続する接続手段である抵抗を介していずれか一方のFETを導通させて前記共通入力端子と前記第1および第2出力端子のいずれか一方と信号経路を形成するスイッチ回路素子と、
前記基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域とを備え、
少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、
前記2つの高濃度不純物領域を2端子とする保護素子を前記スイッチ回路素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かって前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記スイッチ回路素子の2端子間に印加される静電エネルギーを減衰させることを特徴とする半導体装置。 - 前記他方の高濃度不純物領域は、前記接続手段の一部であることを特徴とする請求項8に記載の半導体装置。
- 前記スイッチ回路素子の少なくとも1つの前記制御端子と前記共通入力端子間に前記保護素子を接続することを特徴とする請求項8に記載の半導体装置。
- 前記他方の高濃度不純物領域は、前記スイッチ回路素子の各端子のいずれかと電気的に接続する他の電極パッドまたは他の配線の周辺に配置されることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記第2電流経路の電流値は前記第1電流経路の電流値の5倍以上であることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記第1側面の前記高濃度不純物領域の幅は5μm以下であることを特徴とする請求項7または請求項8に記載の半導体装置。
- 一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が0.7fF以下の前記保護素子を、前記スイッチ回路素子の2端子間に接続することにより、該スイッチ回路素子の静電破壊電圧がマシンモデルで300V以上となることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記第2電流経路は、前記第2側面から15μm以上の幅を確保して形成されることを特徴とする請求項7または請求項8に記載の半導体装置。
- 複数の入出力端子、電源端子及び接地端子を有する集積回路素子と、
基板に対向配置された2つの高濃度不純物領域と、前記2つの高濃度不純物領域の周囲に配置された絶縁領域を有する保護素子を備え、
少なくとも一方の前記高濃度不純物領域は、他方の前記高濃度不純物領域との微小な対向面である第1側面と、該第1側面に対して十分大きく該第1側面から略垂直方向に離間して延在する第2側面と、前記基板から露出して前記各端子のいずれかと電気的に接続する電極パッドまたは配線から突出する金属層が重畳してコンタクトする第3側面と、該第3側面と対向する第4側面を有する棒状であり、
前記2つの高濃度不純物領域を2端子として前記集積回路素子の2端子間に接続し、前記第1側面および前記第4側面から前記他方の高濃度不純物領域の対応する側面に向かい前記一方の高濃度不純物領域の延在方向の前記絶縁領域に形成される電子電流及びホール電流の経路となる第1電流経路と、該第1電流経路より外側で前記第2側面から前記他方の高濃度不純物領域に向かう前記絶縁領域に形成される電子電流及びホール電流の経路となる第2電流経路により前記集積回路素子の2端子間に印加される静電エネルギーを減衰させることを特徴とする半導体装置。 - 前記集積回路素子はCMOSロジック回路素子であることを特徴とする請求項16に記載の半導体装置。
- 前記集積回路素子と前記保護素子を同一基板上に集積化することを特徴とする請求項16に記載の半導体装置。
- 前記集積回路素子上に前記保護素子を配置したことを特徴とする請求項16に記載の半導体装置。
- 前記配線は前記集積回路素子の電源端子に接続する第1配線および前記接地端子に接続する第2配線であることを特徴とする請求項16に記載の半導体装置。
- 前記集積回路素子の入出力端子および電源端子間、入出力端子および接地端子間の少なくとも一方に前記保護素子を接続することを特徴とする請求項16に記載の半導体装置。
- 前記他方の高濃度不純物領域は、前記集積回路素子の各端子のいずれかと接続する他の電極パッドまたは配線の周辺に設けられることを特徴とする請求項16に記載の半導体装置。
- 前記第2電流経路の電流値は前記第1電流経路の電流値の5倍以上であることを特徴とする請求項16に記載の半導体装置。
- 前記第1側面の前記高濃度不純物領域の幅は5μm以下であることを特徴とする請求項16に記載の半導体装置。
- 一組の前記高濃度不純物領域を両端子として該両端子間の寄生容量値が0.7fF以下の前記保護素子を、前記集積回路素子の2端子間に接続することにより、該集積回路素子の静電破壊電圧がマシンモデルで300V以上となることを特徴とする請求項16に記載の半導体装置。
- 前記第2電流経路は、前記第2側面から15μm以上の幅を確保して形成されることを特徴とする請求項16に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004251552A JP2006073568A (ja) | 2004-08-31 | 2004-08-31 | 保護素子およびそれを用いた半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004251552A JP2006073568A (ja) | 2004-08-31 | 2004-08-31 | 保護素子およびそれを用いた半導体装置 |
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Publication Number | Publication Date |
---|---|
JP2006073568A true JP2006073568A (ja) | 2006-03-16 |
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Family Applications (1)
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---|---|---|---|
JP2004251552A Pending JP2006073568A (ja) | 2004-08-31 | 2004-08-31 | 保護素子およびそれを用いた半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006073568A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100952272B1 (ko) | 2006-10-27 | 2010-04-12 | 산요덴키가부시키가이샤 | 반도체 장치 |
US9029247B2 (en) | 2012-09-05 | 2015-05-12 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor manufacturing apparatus |
-
2004
- 2004-08-31 JP JP2004251552A patent/JP2006073568A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100952272B1 (ko) | 2006-10-27 | 2010-04-12 | 산요덴키가부시키가이샤 | 반도체 장치 |
US9029247B2 (en) | 2012-09-05 | 2015-05-12 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device and semiconductor manufacturing apparatus |
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