JP3123445B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に超高周波帯で動作するショットキーバ
リアゲート電界効果トランジスタなどにおいて、ゲート
電極をソース電極側へオフセットして形成するオフセッ
トゲートの形成方法に関する。
方法に関し、特に超高周波帯で動作するショットキーバ
リアゲート電界効果トランジスタなどにおいて、ゲート
電極をソース電極側へオフセットして形成するオフセッ
トゲートの形成方法に関する。
【０００２】
【従来の技術】マイクロ波増幅用のガリウム砒素電界効
果トランジスタ（ＧａＡｓ ＦＥＴ）及びヘテロ接合型
電界効果トランジスタ（ＨＪ ＦＥＴ）は、低雑音用及
び電力用を問わず、超高周波帯に高性能特性を実現でき
るため、通信機器並びにレーダー機器などに広く使用さ
れている。
果トランジスタ（ＧａＡｓ ＦＥＴ）及びヘテロ接合型
電界効果トランジスタ（ＨＪ ＦＥＴ）は、低雑音用及
び電力用を問わず、超高周波帯に高性能特性を実現でき
るため、通信機器並びにレーダー機器などに広く使用さ
れている。
【０００３】このような電界効果トランジスタ及びヘテ
ロ接合型電界効果トランジスタは、性能向上及び電気的
な破壊強度を高めるために、リセスと呼ばれる溝をドレ
イン電極とソース電極との間に設け、そのリセス内にゲ
ート電極を設置する構造を採用することが多い。
ロ接合型電界効果トランジスタは、性能向上及び電気的
な破壊強度を高めるために、リセスと呼ばれる溝をドレ
イン電極とソース電極との間に設け、そのリセス内にゲ
ート電極を設置する構造を採用することが多い。
【０００４】このリセス構造の電界効果トランジスタに
おいて、ソース電極とケート電極間の直列抵抗Ｒｓは、
ソース電極側のリセス端とゲート電極間距離に強く依存
している。特に、小電流で動作させる低雑音素子では、
ゲート電極直下の２次元電子ガス濃度が低く制限され、
リセスの底部下の直列抵抗Ｒｓは、素子の雑音性能を大
きく左右する程度にまで増加する。従って、素子設計
上、ソース電極側のリセス端とゲート電極間距離は、で
きるだけ短い方が望ましい。
おいて、ソース電極とケート電極間の直列抵抗Ｒｓは、
ソース電極側のリセス端とゲート電極間距離に強く依存
している。特に、小電流で動作させる低雑音素子では、
ゲート電極直下の２次元電子ガス濃度が低く制限され、
リセスの底部下の直列抵抗Ｒｓは、素子の雑音性能を大
きく左右する程度にまで増加する。従って、素子設計
上、ソース電極側のリセス端とゲート電極間距離は、で
きるだけ短い方が望ましい。
【０００５】一方、ドレイン電極側のリセス端とゲート
電極間距離は、ゲート電極をドレイン電極間の容量Ｃｇ
ｄに関係し、距離が小さくなると、このＣｇｄが増加す
るため、高周波動作時に素子の電力利得性能劣化が生じ
る。また、ゲート電極の逆方向耐圧やドレイン耐圧を向
上させて、高出力ＦＥＴとして使う場合、ドレイン電極
側のリセス端とゲート電極間距離は、ソース電極側のリ
セス端とゲート電極間距離よりも大きく設計することが
望ましい。この種の電界効果トランジスタにおいて、リ
セス内でゲート電極をオフセットした位置に設けるオフ
セットゲート構造の検討が進められている。
電極間距離は、ゲート電極をドレイン電極間の容量Ｃｇ
ｄに関係し、距離が小さくなると、このＣｇｄが増加す
るため、高周波動作時に素子の電力利得性能劣化が生じ
る。また、ゲート電極の逆方向耐圧やドレイン耐圧を向
上させて、高出力ＦＥＴとして使う場合、ドレイン電極
側のリセス端とゲート電極間距離は、ソース電極側のリ
セス端とゲート電極間距離よりも大きく設計することが
望ましい。この種の電界効果トランジスタにおいて、リ
セス内でゲート電極をオフセットした位置に設けるオフ
セットゲート構造の検討が進められている。
【０００６】図８（ａ）〜（ｄ）は、従来のオフセット
ゲートの形成方法について説明するための工程順断面図
である。まず図８（ａ）に示すように、動作層２０を設
けたＧａＡｓ基板２１上に絶縁膜２３を設ける。次いで
レジスト層２４を被着後、後にいわゆるリセスと呼ばれ
るくぼみの幅に相当する開口幅を持つように、光学露光
法によってパターニングする。
ゲートの形成方法について説明するための工程順断面図
である。まず図８（ａ）に示すように、動作層２０を設
けたＧａＡｓ基板２１上に絶縁膜２３を設ける。次いで
レジスト層２４を被着後、後にいわゆるリセスと呼ばれ
るくぼみの幅に相当する開口幅を持つように、光学露光
法によってパターニングする。
【０００７】次に図８（ｂ）に示すように、絶縁膜２３
をエッチングして除去した後、絶縁膜２３をマスクにし
て、エッチングを行い、リセス領域２５を形成する。
をエッチングして除去した後、絶縁膜２３をマスクにし
て、エッチングを行い、リセス領域２５を形成する。
【０００８】更に、ゲート電極をリセス内にソース側に
オフセットさせて形成するために図８（ｃ）に示すよう
に、レジスト層２６を位置決めしてパターン形成する。
このとき、ゲート長は、通常の光学露光法によるときは
０．５μｍ程度が限界であるため、更に微細なパターン
を形成するには、電子ビーム露光などの手段を用いる必
要がある。
オフセットさせて形成するために図８（ｃ）に示すよう
に、レジスト層２６を位置決めしてパターン形成する。
このとき、ゲート長は、通常の光学露光法によるときは
０．５μｍ程度が限界であるため、更に微細なパターン
を形成するには、電子ビーム露光などの手段を用いる必
要がある。
【０００９】レジスト層２６を開口した後、ゲート金属
を蒸着し、ゲート金属の一部をメチルエチルケトンによ
ってレジスト層２６とともに除去し（本工程、手法をリ
フトオフという。）、図２（ｄ）に示すように、残った
ゲート金属によりゲート電極２７を形成する。この場
合、ゲート電極７をソース側にオフセットするのには、
目合わせ精度としては、±０．０２μｍ程度の高精度が
要求される。光学露光で用いるｉ線ステッパーや電子ビ
ーム露光で用いる電子ビーム露光機の目合わせ精度は、
ともに±０．０５μｍ程度であり、オフセットゲートを
精度よく形成するには不十分である。
を蒸着し、ゲート金属の一部をメチルエチルケトンによ
ってレジスト層２６とともに除去し（本工程、手法をリ
フトオフという。）、図２（ｄ）に示すように、残った
ゲート金属によりゲート電極２７を形成する。この場
合、ゲート電極７をソース側にオフセットするのには、
目合わせ精度としては、±０．０２μｍ程度の高精度が
要求される。光学露光で用いるｉ線ステッパーや電子ビ
ーム露光で用いる電子ビーム露光機の目合わせ精度は、
ともに±０．０５μｍ程度であり、オフセットゲートを
精度よく形成するには不十分である。
【００１０】図８に示した従来例における問題点を解決
するため、次に述べる２種類の方法が提案されている。
特開平３−２９３７３２号公報に記載されている従来例
について説明する。まず、図９（ａ）に示すように、Ｇ
ａＡｓ基板２１上の全面にチャネル層２８並びにｎ+−
導電層２９を形成した後、ＡｕＧｅにより、１対のオー
ミック電極３０を形成する。続いて、図９（ｂ）に示す
ようにスパッタリング法により、ＳｉＯ2による絶縁膜
３１をオーミック電極３０及びチャネル層２８上の全体
に形成する。
するため、次に述べる２種類の方法が提案されている。
特開平３−２９３７３２号公報に記載されている従来例
について説明する。まず、図９（ａ）に示すように、Ｇ
ａＡｓ基板２１上の全面にチャネル層２８並びにｎ+−
導電層２９を形成した後、ＡｕＧｅにより、１対のオー
ミック電極３０を形成する。続いて、図９（ｂ）に示す
ようにスパッタリング法により、ＳｉＯ2による絶縁膜
３１をオーミック電極３０及びチャネル層２８上の全体
に形成する。
【００１１】次に図９（ｃ）に示すように、エッチング
法により、絶縁膜３１の一部を薄化する。このとき、絶
縁膜３１の部分的な薄化によって生じる段差は、後述す
るゲート電極の位置に概ね対応している。
法により、絶縁膜３１の一部を薄化する。このとき、絶
縁膜３１の部分的な薄化によって生じる段差は、後述す
るゲート電極の位置に概ね対応している。
【００１２】次に、図９（ｄ）に示すように、最終的に
ゲート電極を形成するために使用するレジスト層３２を
形成する。ここで、レジスト層３２は、ゲート電極のパ
ターンにパターニングされており、かつ、ゲート電極の
形成領域は、前の工程で絶縁膜３１に形成された段差を
含むように形成されている。
ゲート電極を形成するために使用するレジスト層３２を
形成する。ここで、レジスト層３２は、ゲート電極のパ
ターンにパターニングされており、かつ、ゲート電極の
形成領域は、前の工程で絶縁膜３１に形成された段差を
含むように形成されている。
【００１３】以上のようにして、パターニングされたレ
ジスト層３２を装荷した基板２１を反応性イオンエッチ
ング処理に付すことにより、図９（ｅ）に示すように、
絶縁膜３１を部分的に除去する。このとき、まず、レジ
スト層３２が欠損している領域で絶縁膜３１が垂直にエ
ッチングされ、続いてサイドエッチングにより、レジス
ト層３２の下方に位置する絶縁膜３１も部分的にエッチ
ングされるようにエッチング条件を選択する。
ジスト層３２を装荷した基板２１を反応性イオンエッチ
ング処理に付すことにより、図９（ｅ）に示すように、
絶縁膜３１を部分的に除去する。このとき、まず、レジ
スト層３２が欠損している領域で絶縁膜３１が垂直にエ
ッチングされ、続いてサイドエッチングにより、レジス
ト層３２の下方に位置する絶縁膜３１も部分的にエッチ
ングされるようにエッチング条件を選択する。
【００１４】前述のように、絶縁膜３１は、部分的に薄
化されているため、このようなエッチングを行うことに
より、絶縁膜３１が薄化された領域では、サイドエッチ
ングが早く進行し、レジスト層３２の欠損領域に対し
て、絶縁膜３１のエッチング領域は、非対称に形成され
る。
化されているため、このようなエッチングを行うことに
より、絶縁膜３１が薄化された領域では、サイドエッチ
ングが早く進行し、レジスト層３２の欠損領域に対し
て、絶縁膜３１のエッチング領域は、非対称に形成され
る。
【００１５】次に、上述のように非対称にエッチングさ
れた絶縁膜３１をマスクとして、ｎ+−導電層２９及び
チャネル層２８をエッチングすることにより、図９
（ｆ）に示すように、絶縁膜３１の欠損領域に対応した
リセス２８ａが形成される。
れた絶縁膜３１をマスクとして、ｎ+−導電層２９及び
チャネル層２８をエッチングすることにより、図９
（ｆ）に示すように、絶縁膜３１の欠損領域に対応した
リセス２８ａが形成される。
【００１６】最後に、レジスト層３２を使用したリフト
オフ法により、図９（ｇ）に示すように、ゲート電極２
７を形成する。このとき前述のように、レジスト層３２
の欠損領域に対して、リセス２８ａは非対称に形成され
ているため、形成されたゲート電極２７は、リセス２８
ａ内でオフセットして形成される。
オフ法により、図９（ｇ）に示すように、ゲート電極２
７を形成する。このとき前述のように、レジスト層３２
の欠損領域に対して、リセス２８ａは非対称に形成され
ているため、形成されたゲート電極２７は、リセス２８
ａ内でオフセットして形成される。
【００１７】次に、特開平５−２１８０９０号公報に記
載されている従来例について説明する。図１０（ａ）に
示すように、活性領域が形成されたＧａＡｓ基板２１上
に第１の絶縁膜３３，第２の絶縁膜３４及び第１のリセ
スを形成するための開口部をパターニングしたレジスト
層３５を形成する。第１の絶縁膜３３としてはＳｉＯ2
膜を用い、第２の絶縁膜３４としてはＳｉＮ膜を使用す
る。
載されている従来例について説明する。図１０（ａ）に
示すように、活性領域が形成されたＧａＡｓ基板２１上
に第１の絶縁膜３３，第２の絶縁膜３４及び第１のリセ
スを形成するための開口部をパターニングしたレジスト
層３５を形成する。第１の絶縁膜３３としてはＳｉＯ2
膜を用い、第２の絶縁膜３４としてはＳｉＮ膜を使用す
る。
【００１８】次に図１０（ｂ）に示すように、レジスト
層３５をマスクとして、第２の絶縁膜（ＳｉＮ）３４及
び、第１の絶縁膜（ＳｉＯ）３３をエッチングした後、
第１のリセス３６を形成する。レジスト層３５を除去し
た後、図１０（ｃ）に示すように、第１のリセス３６の
一方向（通常はソース電極側）にオフセットするように
レジスト層３７に開口部を設ける。
層３５をマスクとして、第２の絶縁膜（ＳｉＮ）３４及
び、第１の絶縁膜（ＳｉＯ）３３をエッチングした後、
第１のリセス３６を形成する。レジスト層３５を除去し
た後、図１０（ｃ）に示すように、第１のリセス３６の
一方向（通常はソース電極側）にオフセットするように
レジスト層３７に開口部を設ける。
【００１９】その後、図１０（ｄ）に示すように、所望
のピンチオフ電圧あるいはドレイン飽和電流が得られる
ように第２のリセス３８を形成し、次に、ウェットエッ
チングにより、第１の絶縁膜（ＳｉＯ）３３をサイドエ
ッチングした後、ゲート金属を蒸着し、レジスト層３７
を利用しリフトオフ法により、ゲート電極２７を形成す
る（図４（ｅ））。この形成法によるゲート長は、レジ
スト層３７のパターン及び、第２の絶縁膜（ＳｉＮ）３
４により決定される。
のピンチオフ電圧あるいはドレイン飽和電流が得られる
ように第２のリセス３８を形成し、次に、ウェットエッ
チングにより、第１の絶縁膜（ＳｉＯ）３３をサイドエ
ッチングした後、ゲート金属を蒸着し、レジスト層３７
を利用しリフトオフ法により、ゲート電極２７を形成す
る（図４（ｅ））。この形成法によるゲート長は、レジ
スト層３７のパターン及び、第２の絶縁膜（ＳｉＮ）３
４により決定される。
【００２０】
【発明が解決しようとする課題】前述した図８に示され
る従来例の問題点を解決するために提案された、図９の
従来例では、ゲート形成予定位置が、露光プロセスの目
合わせ精度に左右され、ウェーハ内でのオフセット量が
ばらつき、再現性が悪い。
る従来例の問題点を解決するために提案された、図９の
従来例では、ゲート形成予定位置が、露光プロセスの目
合わせ精度に左右され、ウェーハ内でのオフセット量が
ばらつき、再現性が悪い。
【００２１】また、図１０に示される従来例では、第１
のリセスにレジストが塗布されるため、リセス底面の汚
染が懸念される。
のリセスにレジストが塗布されるため、リセス底面の汚
染が懸念される。
【００２２】本発明の目的は、リセス底面の汚染を起こ
すことなく、高精度に再現性よくオフセット構造を実現
できる半導体装置の製造方法を提供することにある。
すことなく、高精度に再現性よくオフセット構造を実現
できる半導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、オフセット
ゲート構造を有する半導体装置の製造方法であって、半
導体基板の表面部に活性領域を形成する工程と、リセス
幅を規定する第一の絶縁膜を前記活性領域上に形成する
工程と、前記半導体基板上に、第二の絶縁膜を堆積し、
前記第一の絶縁膜を覆う工程と、第二の絶縁膜上にレジ
スト層を形成し、第一の絶縁膜と第二の絶縁膜との境界
を含むような開口を前記レジスト層に形成する工程と、
前記レジスト層をマスクとして、第一の絶縁膜が露出
し、かつ第二の絶縁膜を抜き切らない深さまで第二の絶
縁膜をエッチングする工程と、第一の絶縁膜に対するエ
ッチングレートが第二の絶縁膜に対するエッチングレー
トより大きいエッチャントを用いて第一の絶縁膜を選択
的に除去した後、第二の絶縁膜をマスクに露出した前記
活性領域を選択的にエッチングしてリセスを形成する工
程と、前記活性領域とショットキー接合をなす導電膜を
前記リセス内に堆積し、ゲート電極を形成する工程とを
含んでいるものである。
め、本発明に係る半導体装置の製造方法は、オフセット
ゲート構造を有する半導体装置の製造方法であって、半
導体基板の表面部に活性領域を形成する工程と、リセス
幅を規定する第一の絶縁膜を前記活性領域上に形成する
工程と、前記半導体基板上に、第二の絶縁膜を堆積し、
前記第一の絶縁膜を覆う工程と、第二の絶縁膜上にレジ
スト層を形成し、第一の絶縁膜と第二の絶縁膜との境界
を含むような開口を前記レジスト層に形成する工程と、
前記レジスト層をマスクとして、第一の絶縁膜が露出
し、かつ第二の絶縁膜を抜き切らない深さまで第二の絶
縁膜をエッチングする工程と、第一の絶縁膜に対するエ
ッチングレートが第二の絶縁膜に対するエッチングレー
トより大きいエッチャントを用いて第一の絶縁膜を選択
的に除去した後、第二の絶縁膜をマスクに露出した前記
活性領域を選択的にエッチングしてリセスを形成する工
程と、前記活性領域とショットキー接合をなす導電膜を
前記リセス内に堆積し、ゲート電極を形成する工程とを
含んでいるものである。
【００２４】また、第一の絶縁膜及び第二の絶縁膜は、
それぞれ酸化シリコン膜及び、窒化シリコン膜である。
それぞれ酸化シリコン膜及び、窒化シリコン膜である。
【００２５】また、第一の絶縁膜及び第二の絶縁膜は、
それぞれドライエッチ法及び、ウェットエッチング法で
エッチングする。
それぞれドライエッチ法及び、ウェットエッチング法で
エッチングする。
【００２６】
【作用】本発明によれば、ゲート開口部が設けられたレ
ジスト層の下部に異なる種類の絶縁膜を２層に形成して
いる。２種類の絶縁膜のエッチングレートの違いを利用
して、ゲート開口部に対して露出させた基板表面を非対
称にすることにより、オフセットしたゲート電極を形成
する。
ジスト層の下部に異なる種類の絶縁膜を２層に形成して
いる。２種類の絶縁膜のエッチングレートの違いを利用
して、ゲート開口部に対して露出させた基板表面を非対
称にすることにより、オフセットしたゲート電極を形成
する。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２８】（実施形態１）まず、本発明の実施形態１
に係る半導体装置の製造方法について説明する。
に係る半導体装置の製造方法について説明する。
【００２９】図１（ａ），（ｂ）及び図２（ａ），
（ｂ）に示すように、半絶縁性のＧａＡｓ基板１の表面
にｎ型ＧａＡｓ層からなる動作層２を形成し、動作層２
をパターニングして、平面形状が長方形のメサを形成す
る。次に、プラズマＣＶＤ法により、厚さ５０ｎｍの例
えば酸化シリコン膜のような第１の絶縁膜３を堆積し、
レジスト層４をマスクにしてＨＦ系エッチャントによっ
てウェットエッチングを行い、動作層２上に第１の絶縁
膜３を部分的に配置する。この第１の絶縁膜３は、後述
するリセス９の幅を規定する。
（ｂ）に示すように、半絶縁性のＧａＡｓ基板１の表面
にｎ型ＧａＡｓ層からなる動作層２を形成し、動作層２
をパターニングして、平面形状が長方形のメサを形成す
る。次に、プラズマＣＶＤ法により、厚さ５０ｎｍの例
えば酸化シリコン膜のような第１の絶縁膜３を堆積し、
レジスト層４をマスクにしてＨＦ系エッチャントによっ
てウェットエッチングを行い、動作層２上に第１の絶縁
膜３を部分的に配置する。この第１の絶縁膜３は、後述
するリセス９の幅を規定する。
【００３０】次に、図３（ａ），（ｂ）に示すように、
厚さ１００ｎｍの例えば窒化シリコン膜のような第２の
絶縁膜５をＧａＡｓ基板１上にＣＶＤ法により堆積す
る。これにより、ＧａＡｓ基板１上には、異なる種類、
すなわちエッチングレートの異なる絶縁膜３，５が２層
に積層形成される。
厚さ１００ｎｍの例えば窒化シリコン膜のような第２の
絶縁膜５をＧａＡｓ基板１上にＣＶＤ法により堆積す
る。これにより、ＧａＡｓ基板１上には、異なる種類、
すなわちエッチングレートの異なる絶縁膜３，５が２層
に積層形成される。
【００３１】次に、図４（ａ），（ｂ）に示すように、
第２の絶縁膜５上にレジスト層６を形成し、ｉ線露光に
よってレジスト開口部７を形成する。このとき、レジス
ト開口部７は、動作層２上に部分的に配置した第１の絶
縁膜３の縁端部上に一部が重なるように形成する。動作
層２上に配置した絶縁膜３の縁端部とレジスト開口部７
の縁端部でゲート長が定まる。
第２の絶縁膜５上にレジスト層６を形成し、ｉ線露光に
よってレジスト開口部７を形成する。このとき、レジス
ト開口部７は、動作層２上に部分的に配置した第１の絶
縁膜３の縁端部上に一部が重なるように形成する。動作
層２上に配置した絶縁膜３の縁端部とレジスト開口部７
の縁端部でゲート長が定まる。
【００３２】次に、図５（ａ），（ｂ）に示すように、
レジスト開口部７が設けられたレジスト層６をマスクと
して、第２の絶縁膜５を例えばＣＦ4／Ｈ2系ガスでドラ
イエッチングし、ゲート開口部８を形成する。このと
き、第２の絶縁膜５をエッチングする量は、第２の絶縁
膜５を抜ききらずに、かつ第１の絶縁膜３の一部を露出
させるように、例えば１３０ｎｍとする。これにより、
第２の絶縁膜５に段差５ａが形成される。
レジスト開口部７が設けられたレジスト層６をマスクと
して、第２の絶縁膜５を例えばＣＦ4／Ｈ2系ガスでドラ
イエッチングし、ゲート開口部８を形成する。このと
き、第２の絶縁膜５をエッチングする量は、第２の絶縁
膜５を抜ききらずに、かつ第１の絶縁膜３の一部を露出
させるように、例えば１３０ｎｍとする。これにより、
第２の絶縁膜５に段差５ａが形成される。
【００３３】次に、図６（ａ），（ｂ）に示すように、
動作層２上に部分的に配置した例えば酸化シリコン膜の
ような第１の絶縁膜３は、例えば窒化シリコン膜のよう
な絶縁膜５に対するエッチングレートよりも早いエッチ
ングレートをもつ例えばＨＦのようなエッチャントを用
いてウエットエッチング法により除去する。第１の絶縁
膜３の除去により露出した動作層２をＨ2ＳＯ4とＨ2Ｏ2
の混合液によってエッチングし、リセス９を形成する。
動作層２上に部分的に配置した例えば酸化シリコン膜の
ような第１の絶縁膜３は、例えば窒化シリコン膜のよう
な絶縁膜５に対するエッチングレートよりも早いエッチ
ングレートをもつ例えばＨＦのようなエッチャントを用
いてウエットエッチング法により除去する。第１の絶縁
膜３の除去により露出した動作層２をＨ2ＳＯ4とＨ2Ｏ2
の混合液によってエッチングし、リセス９を形成する。
【００３４】次に、図７（ａ），（ｂ）に示すように、
レジスト層６をマスクにして、ＧａＡｓとショットキー
接続をなすゲート金属を動作層２上に蒸着法によって堆
積し、ゲート金属の一部をメチルエチルケトンによって
レジスト層６とともに除去し、残ったゲート金属により
ゲート電極１０を形成する。
レジスト層６をマスクにして、ＧａＡｓとショットキー
接続をなすゲート金属を動作層２上に蒸着法によって堆
積し、ゲート金属の一部をメチルエチルケトンによって
レジスト層６とともに除去し、残ったゲート金属により
ゲート電極１０を形成する。
【００３５】実施形態１において、レジスト開口部７の
下部に、部分的に配置した第１の絶縁膜３の縁端部が位
置するようにしなければならないが、ｉ線ステッパーの
目合わせ精度は±０．０５μｍ程度であり、レジスト開
口部７を０．５μｍ以上で露光する場合は十分マージン
がある。ソース側におけるゲート電極の接合面とリセス
との相対位置関係は、露光機の目合わせ精度ではなく、
リセス９を形成するためのエッチング量によって決定さ
れる。エッチングの精度は、ねらいちに対し、±０．０
２μｍ程度であり、目合わせで形成する方法（図８の従
来例）と比較して、精度が高い。
下部に、部分的に配置した第１の絶縁膜３の縁端部が位
置するようにしなければならないが、ｉ線ステッパーの
目合わせ精度は±０．０５μｍ程度であり、レジスト開
口部７を０．５μｍ以上で露光する場合は十分マージン
がある。ソース側におけるゲート電極の接合面とリセス
との相対位置関係は、露光機の目合わせ精度ではなく、
リセス９を形成するためのエッチング量によって決定さ
れる。エッチングの精度は、ねらいちに対し、±０．０
２μｍ程度であり、目合わせで形成する方法（図８の従
来例）と比較して、精度が高い。
【００３６】（実施形態２）次に、本発明の実施形態２
に係る半導体装置の製造方法について説明する。
に係る半導体装置の製造方法について説明する。
【００３７】実施形態１との相違点について説明する。
実施形態２においては、第２の絶縁膜５として、環状オ
レフィン系樹脂をベースとした低誘電率膜、例えば厚さ
１００ｎｍのポリオレフィン膜を形成し、フォトリソグ
ラフィー法によりゲート開口部８を設ける。それ以降の
工程は、実施形態１と同じである。ポリオレフィン膜
は、ＨＦ系のエッチャントによってエッチングされな
い。窒化シリコンの誘電率が５であるのに対して、ポリ
オレフィン膜の誘電率は２．４と低いため、ゲート寄生
容量を更に小さくでき、例えば実施形態１によるＦＥＴ
の遮断周波数が２０ＧＨｚであるとすると、３０ＧＨｚ
程度に向上できる。
実施形態２においては、第２の絶縁膜５として、環状オ
レフィン系樹脂をベースとした低誘電率膜、例えば厚さ
１００ｎｍのポリオレフィン膜を形成し、フォトリソグ
ラフィー法によりゲート開口部８を設ける。それ以降の
工程は、実施形態１と同じである。ポリオレフィン膜
は、ＨＦ系のエッチャントによってエッチングされな
い。窒化シリコンの誘電率が５であるのに対して、ポリ
オレフィン膜の誘電率は２．４と低いため、ゲート寄生
容量を更に小さくでき、例えば実施形態１によるＦＥＴ
の遮断周波数が２０ＧＨｚであるとすると、３０ＧＨｚ
程度に向上できる。
【００３８】以上の実施形態においては、半導体材料と
してＧａＡｓを用いたものについて説明したが、ＩｎＰ
やＩｎＧａＡｓなどＦＥＴとして使用される他の半導体
材料を用いたものについても本発明を適用できる。
してＧａＡｓを用いたものについて説明したが、ＩｎＰ
やＩｎＧａＡｓなどＦＥＴとして使用される他の半導体
材料を用いたものについても本発明を適用できる。
【００３９】また、以上の実施形態では、ゲート電極１
０は、第２の絶縁膜５の段差５ａに接触し、かつ動作層
２に接触しているため、抵抗値を低く抑えることができ
るという利点がある。
０は、第２の絶縁膜５の段差５ａに接触し、かつ動作層
２に接触しているため、抵抗値を低く抑えることができ
るという利点がある。
【００４０】
【発明の効果】以上説明したように本発明によれば、半
導体の表面を第１の開口を有する第１の絶縁膜で覆い、
エッチングレートの小さな第２の絶縁膜を堆積し、前記
第１の開口とずらしてレジスト開口部を形成し、レジス
ト層をマスクにして前記第２の絶縁膜にゲート開口を形
成し、第２の絶縁膜を除去して露出する半導体基板にリ
セスを形成し、更にゲート電極を形成するため、ゲート
電極をリセスに対しオフセットを有して設けることがで
き、ゲート電極は、第１の絶縁膜と接触せず、かつ第２
の絶縁膜と片側でのみ接触するように形成することがで
きる。
導体の表面を第１の開口を有する第１の絶縁膜で覆い、
エッチングレートの小さな第２の絶縁膜を堆積し、前記
第１の開口とずらしてレジスト開口部を形成し、レジス
ト層をマスクにして前記第２の絶縁膜にゲート開口を形
成し、第２の絶縁膜を除去して露出する半導体基板にリ
セスを形成し、更にゲート電極を形成するため、ゲート
電極をリセスに対しオフセットを有して設けることがで
き、ゲート電極は、第１の絶縁膜と接触せず、かつ第２
の絶縁膜と片側でのみ接触するように形成することがで
きる。
【図１】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図２】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図３】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図４】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図５】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図６】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図７】（ａ）は、本発明の実施形態に係る半導体装置
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
の製造方法を工程順に説明するための平面図、（ｂ）
は、（ａ）のＸ−Ｘ’線断面図である。
【図８】従来例に係る半導体装置の製造方法を工程順に
説明する断面図である。
説明する断面図である。
【図９】従来例に係る半導体装置の製造方法を工程順に
説明する断面図である。
説明する断面図である。
【図１０】従来例に係る半導体装置の製造方法を工程順
に説明する断面図である。
に説明する断面図である。
１ ＧａＡｓ基板 ２ 動作層 ３ 第１の絶縁膜 ４ レジスト層 ５ 第２の絶縁膜 ６ レジスト層 ７ レジスト開口部 ８ ゲート開口部 ９ リセス １０ ゲート電極
Claims (3)
- 【請求項１】 オフセットゲート構造を有する半導体装
置の製造方法であって、 半導体基板の表面部に活性領域を形成する工程と、 リセス幅を規定する第一の絶縁膜を前記活性領域上に形
成する工程と、 前記半導体基板上に、第二の絶縁膜を堆積し、前記第一
の絶縁膜を覆う工程と、 第二の絶縁膜上にレジスト層を形成し、第一の絶縁膜と
第二の絶縁膜との境界を含むような開口を前記レジスト
層に形成する工程と、 前記レジスト層をマスクとして、第一の絶縁膜が露出
し、かつ第二の絶縁膜を抜き切らない深さまで第二の絶
縁膜をエッチングする工程と、第一の絶縁膜に対するエッチングレートが第二の絶縁膜
に対するエッチングレートより大きいエッチャントを用
いて 第一の絶縁膜を選択的に除去した後、第二の絶縁膜
をマスクに露出した前記活性領域を選択的にエッチング
してリセスを形成する工程と、 前記活性領域とショットキー接合をなす導電膜を前記リ
セス内に堆積し、ゲート電極を形成する工程とを含んで
いることを特徴とする半導体装置の製造方法。 - 【請求項２】 第一の絶縁膜，第二の絶縁膜は、それぞ
れ酸化シリコン膜，窒化シリコン膜であることを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 第一の絶縁膜，第二の絶縁膜は、それぞ
れドライエッチ法，ウェットエッチング法によりエッチ
ングすることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08268777A JP3123445B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08268777A JP3123445B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116838A JPH10116838A (ja) | 1998-05-06 |
| JP3123445B2 true JP3123445B2 (ja) | 2001-01-09 |
Family
ID=17463153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08268777A Expired - Fee Related JP3123445B2 (ja) | 1996-10-09 | 1996-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123445B2 (ja) |
-
1996
- 1996-10-09 JP JP08268777A patent/JP3123445B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10116838A (ja) | 1998-05-06 |
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