JP3425877B2 - パワーｍｏｓｆｅｔ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
使用されるパワーＭＯＳＦＥＴ（パワー電界効果型トラ
ンジスタ）及びその製造方法に関し、特にゲート電極の
ゲート長が０．５μｍ以下であるパワーＭＯＳＦＥＴ及
びその製造方法に関する。

【０００２】

【従来の技術】従来のパワーＭＯＳＦＥＴの構成につい
て図８に基づいて説明する。図８は従来のパワーＭＯＳ
ＦＥＴを示す断面図である。

【０００３】従来のパワーＭＯＳＦＥＴにおいては、図
８に示すように、ｐ⁺基板１００上にｐ^-エピタキシャル
層１０１を堆積させた基板に、ソース高濃度ｎ⁺拡散層
１０３とドレイン低濃度ｎ^-拡散層１０４とがｐ型チャ
ネル拡散層１０２を挟んで対向して形成されている。こ
のｐ^-エピタキシャル層１０１の上のソース高濃度ｎ⁺拡
散層１０３とドレイン低濃度ｎ^-拡散層１０４との上に
は、ゲート絶縁膜１０６が形成されている。ｐ型チャネ
ル拡散層１０２に該当する位置のゲート絶縁膜１０６上
にゲート電極１０７が形成されている。このゲート電極
１０７及びゲート絶縁膜１０６を覆うように層間絶縁膜
１０８が形成されている。また、ソース高濃度ｎ⁺拡散
層１０３とドレイン低濃度ｎ^-拡散層１０４の両端には
高濃度ｎ⁺拡散層１０５が形成されている。更に、高濃
度ｎ⁺拡散層１０５の上には、夫々ソース電極１０９と
ドレイン電極１１０とが形成されている。即ち、不純物
濃度が異なり非対称なソース高濃度ｎ⁺拡散層１０３と
ドレイン低濃度ｎ^-拡散層１０４とを有している。

【０００４】次に、ソース高濃度ｎ⁺拡散層１０３とド
レイン低濃度ｎ^-拡散層１０４の形成方法を図９に基づ
いて説明する。図９は従来のパワーＭＯＳＦＥＴの拡散
層の形成方法を示す断面図である。

【０００５】従来は、先ず、ゲート電極１０７を先に形
成する。次に、ソース高濃度ｎ⁺拡散層１０３を形成す
るために、図９に示すように、ゲート電極１０７の真上
にフォトレジスト（以下、ＰＲという。）膜１１１をパ
ターンニングし、このＰＲ膜１１１とゲート電極１０７
の両方をマスクとして使用し、ソースへのイオン注入を
行うことにより、ｐ^-エピタキシャル層１０１にソース
高濃度ｎ⁺拡散層１０３を形成する。図８に示すドレイ
ン低濃度ｎ^-拡散層１０４の形成方法もソース高濃度ｎ⁺
拡散層１０３と同様の形成方法である。

【０００６】

【発明が解決しようとする課題】しかし、ここで、パワ
ーＭＯＳＦＥＴの高周波特性の向上には、ゲート長の微
細化が最も効果的であることが知られている。しかしな
がら、従来の製造方法では、ゲート長を０．５μｍ以下
に微細化すると、上述のゲート電極１０７の真上にＰＲ
膜１１１をパターンニングすることが困難であるという
問題点がある。

【０００７】この点について図１０に基づいて説明す
る。図１０は従来のパワーＭＯＳＦＥＴにおけるゲート
電極へのＰＲ膜のパターニングを説明する模式図であ
る。

【０００８】現在、量産性のあるＰＲ膜１１１パターン
ニング工程能力は±０．２μｍ程度であり、図１０に示
すように、ゲート電極１０７上にＰＲ膜１１１を歩留り
良くパターンニングするためには、ゲート電極１０７
は、最低でも幅が０．４μｍ以上である必要がある。こ
のため、ゲート長の加工精度が０．５±０．１μｍ程度
の場合、従来の製造方法ではゲート電極１０７の幅を
０．５μｍ以下に微細化することが困難になるという問
題点がある。

【０００９】従って、ゲート電極の幅を０．５μｍ以下
に微細化しつつ、ソース拡散層及びドレイン拡散層の不
純物濃度が非対称であるパワーＭＯＳＦＥＴを形成する
ことが困難であるという問題点がある。

【００１０】更に、従来のゲート電極１０７の構造で
は、ゲート電極１０７を微細化するほどゲート電極１０
７の断面積が減少し、ゲ―ト電極１０７の抵抗が増大す
るという問題点がある。このゲート電極１０７の抵抗が
増大することにより、高周波における信号遅延が生じて
しまうため、ゲート電極１０７を微細化しても抵抗を増
大させないという問題点がある。

【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート電極のゲート長が０．５μｍ以下の
ゲート長を有すると共に、ソース拡散層及びドレイン拡
散層の不純物濃度が非対称なパワーＭＯＳＦＥＴ及びそ
の製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係るパワーＭＯ
ＳＦＥＴは、半導体基板と、前記半導体基板表面に形成
されたソース拡散層と、前記半導体基板表面に形成さ
れ、前記ソース拡散層よりも不純物濃度が低いドレイン
拡散層と、前記ソース拡散層と前記ドレイン拡散層との
間に形成されたチャネル拡散層と、前記ソース拡散層と
前記ドレイン拡散層との上に夫々形成された第１の絶縁
膜と、前記第１の絶縁膜における前記チャネル拡散層側
の対向面に形成された側壁絶縁膜と、前記チャネル拡散
層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
の上に形成されたゲート電極と、前記チャネル拡散層と
の間で前記ソース拡散層を挟むように形成されソース電
極に接続されたソース高濃度拡散層と、前記チャネル拡
散層との間で前記ドレイン拡散層を挟むように形成され
ドレイン電極に接続されたドレイン高濃度拡散層と、前
記ソース拡散層と第１の絶縁膜との間に形成された第１
の拡散層と、前記ドレイン拡散層と第１の絶縁膜との間
に形成され前記第１の拡散層よりも不純物濃度が低い第
２の拡散層と、を有することを特徴とする。前記半導体
基板の導電型はｎ又はｐ型とすることができる。

【００１３】本発明においては、前記ソース拡散層と第
１の絶縁膜との間には、第１の拡散層が形成され、前記
ドレイン拡散層と第１の絶縁膜との間には、前記第１の
拡散層よりも不純物濃度が低い第２の拡散層が形成され
ていることが好ましい。

【００１４】また、本発明においては、前記半導体基板
の上には、エピタキシャル層が形成されていることが好
ましい。

【００１５】更に、本発明においては、前記ゲート電極
は、断面Ｔ字形に形成されていることが好ましい。

【００１６】本発明に係るパワーＭＯＳＦＥＴの製造方
法は、半導体基板の上にエピタキシャル層を形成する工
程と、前記エピタキシャル層の上に多結晶シリコン層を
形成する工程と、前記多結晶シリコン層の上に第１のレ
ジスト膜をパターニングして第１の拡散層を形成する工
程と、前記多結晶シリコン層の上に第２のレジスト膜を
パターニングして前記第１の拡散層よりも不純物濃度が
低い第２の拡散層を形成する工程と、前記多結晶シリコ
ン層の上に第１の絶縁膜を形成した後に前記エピタキシ
ャル層にまで達する開口部をソース拡散層形成予定領域
とドレイン拡散層形成予定領域との間に形成する工程
と、前記第１の絶縁膜の前記チャネル拡散層側の対向面
に側壁絶縁膜を形成する工程と、前記側壁絶縁膜の間の
前記エピタキシャル層の上にゲート絶縁膜を形成する工
程と、熱処理によりソース拡散層と前記ソース拡散層よ
りも不純物濃度が低いドレイン拡散層を形成する工程
と、前記ゲート絶縁膜の上にゲート電極を形成する工程
と、を有することを特徴とする。

【００１７】本発明においては、前記ゲート絶縁膜の上
にゲート電極を形成する工程の後工程として、第３のレ
ジスト膜をパターニングしてソース拡散層及びドレイン
拡散層のコンタクト部を開口する工程と、前記コンタク
ト部にイオンを注入して高濃度拡散層を形成する工程
と、導電性金属膜を形成する工程と、前記導電性金属膜
をパターニングしてソース電極及びドレイン電極を形成
する工程と、を有することが好ましい。

【００１８】本発明においては、第１の絶縁膜における
チャネル拡散層側の対向面に側壁絶縁膜を形成すること
により、実効ゲート長がフォトリソグラフィにより決定
される開口寸法よりも微細なゲート長をセルフアライン
により形成することができる。

【００１９】

【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して詳細に説明する。図１は本発明の第
１実施例に係るパワーＭＯＳＦＥＴを示す断面図であ
る。図２（ａ）乃至（ｄ）乃至図６（ａ）及び（ｂ）は
本発明の第１実施例に係るパワーＭＯＳＦＥＴの製造方
法を工程順に示す断面図である。

【００２０】本実施例に係るパワーＭＯＳＦＥＴにおい
ては、例えば、Ｓｉからなるｐ⁺基板１上に、例えば、
Ｓｉからなるｐ^-エピタキシャル層２を堆積させた基板
に、ソース拡散層としてソース高濃度ｎ⁺拡散層８ａ
と、ソース高濃度ｎ⁺拡散層８ａよりも不純物濃度の低
いドレイン低濃度ｎ^-拡散層８ｂとがドレイン拡散層と
してｐ型チャネル拡散層９を挟んで対向して形成されて
いる。ソース高濃度ｎ⁺拡散層８ａとドレイン低濃度ｎ^-
拡散層８ｂとには夫々ｐ型チャネル拡散層９と接してい
ない側に高濃度ｎ⁺拡散層１２が形成されている。高濃
度ｎ⁺拡散層１２の上には、夫々ソース電極１３ａとド
レイン電極１３ｂとが形成されている。なお、ソース高
濃度ｎ⁺拡散層８ａの不純物濃度がドレイン低濃度ｎ^-拡
散層８ｂよりも高濃度であるのは、ソース抵抗の低減の
ためであり、ドレイン低濃度ｎ^-拡散層８ｂの不純物濃
度がソース高濃度ｎ⁺拡散層８ａよりも低濃度であるの
は、ドレイン−ソース間耐圧を確保するためである。

【００２１】また、ソース高濃度ｎ⁺拡散層８ａの上に
は、第１の拡散層として高濃度ｎ⁺拡散層３ａが形成さ
れ、開口部１４を挟んでドレイン低濃度ｎ^-拡散層８ｂ
の上には、第２の拡散層として低濃度ｎ^-拡散層３ｂが
形成されている。高濃度ｎ⁺拡散層３ａと低濃度ｎ^-拡散
層３ｂとの上には、開口部１４を挟んで夫々第１の絶縁
膜５が形成されている。

【００２２】更に、高濃度ｎ⁺拡散層３ａと第１の絶縁
膜５とのｐ型チャネル拡散層９側の側面には、側壁絶縁
膜６ａが形成されている。また、低濃度ｎ^-拡散層３ｂ
と第１の絶縁膜５とのｐ型チャネル拡散層９側の側面に
は、側壁絶縁膜６ａが形成されている。

【００２３】ｐ型チャネル拡散層９の上にはゲート絶縁
膜７が形成されている。このゲート絶縁膜７の上には断
面Ｔ字形のゲート電極１０が形成されている。ゲート電
極１０及び第１の絶縁膜５の上を覆うように、層間絶縁
膜１１が形成されている。

【００２４】本実施例においては、高濃度ｎ⁺拡散層３
ａと第１の絶縁膜５との側面に、側壁絶縁膜を形成し、
低濃度ｎ^-拡散層３ｂと第１の絶縁膜５との側面に、側
壁絶縁膜を形成することにより、即ち、第１の絶縁膜５
におけるｐ型チャネル拡散層９側の対向面に側壁絶縁膜
６ａを形成することにより、フォトリソグラフィにより
開口された開口部１４の開口寸法よりもゲート長を短く
することができる。このことにより、ＰＲ膜のパターニ
ング工程能力よりも微細なゲート長を形成することがで
きる。

【００２５】また、本実施例において、ゲート電極１０
を断面Ｔ字形に形成することにより、ゲート長を短くし
てもゲート抵抗が増大することがない。

【００２６】次に本実施例に係るパワーＭＯＳＦＥＴの
製造方法について、図２（ａ）乃至（ｄ）乃至図６
（ａ）及び（ｂ）に基づいて説明する。先ず、図２
（ａ）に示すように、ｐ⁺基板１上にｐ^-エピタキシャル
層２を堆積させた基板の上に、固相拡散源となる多結晶
シリコン層３を形成する。

【００２７】次に、図２（ｂ）に示すように、ＰＲ膜４
を形成した後にＰＲ膜４のパターンニングを行い、例え
ば、イオン注入により、ソース拡散層側となる領域の多
結晶シリコン層３に高濃度ｎ⁺拡散層３ａを形成する。

【００２８】次に、図２（ｃ）に示すように、ソース拡
散層側と同様の手順で、ＰＲ膜４ａのパターンニングを
行い、例えば、イオン注入により、ドレイン側となる多
結晶シリコン層３に低濃度ｎ^-拡散層３ｂを形成する。

【００２９】次に、図２（ｄ）に示すように、多結晶シ
リコン層３の上に第１の絶縁膜５して、例えば、絶縁物
であるＳｉＯ₂膜を堆積する。

【００３０】次に、図３（ａ）に示すように、ＰＲ膜４
ｂのパターンニングを行い、第１の絶縁膜５と多結晶シ
リコン層３とを、例えば、ドライエッチングして、例え
ば、横幅が０．５μｍである開口部１４をソース拡散層
形成予定領域とドレイン拡散層形成予定領域との間に形
成する。この開口部１４を形成することにより、ソース
拡散層にあたる高濃度ｎ⁺拡散層３ａと、ドレイン拡散
層にあたる低濃度ｎ^-拡散層３ｂとが分離される。

【００３１】次に、図３（ｂ）に示すように、第１の絶
縁膜５の開口部１４を埋め込むようにして第２の絶縁膜
６として、例えば、絶縁物であるＳｉＯ₂膜を全面に堆
積する。

【００３２】次に、図３（ｃ）に示すように、第２の絶
縁膜６を例えば、異方性ドライエッチングを行い、高濃
度ｎ⁺拡散層３ａと第１の絶縁膜５との側面と、低濃度
ｎ^-拡散層３ｂと第１の絶縁膜５との側面とに、夫々側
壁絶縁膜６ａを形成する。この側壁絶縁膜６ａは高濃度
ｎ⁺拡散層３ａと低濃度ｎ^-拡散層３ｂとを絶縁すると共
に、横幅が０．５μｍの開口寸法よりも実効ゲート長を
短くしている。この側壁絶縁膜６ａの横幅を片側で０．
１μｍにすると、実効ゲート長は０．３μｍになる。

【００３３】次に、図３（ｄ）に示すように、例えば、
熱酸化によりゲート酸化膜７を形成後、熱処理による押
し込みを行い、ｐ^-エピタキシャル層２に拡散層を形成
する。即ち、高濃度ｎ⁺拡散層３ａと低濃度ｎ^-拡散層３
ｂとからの固相拡散により、ソース高濃度ｎ⁺拡散層８
ａとドレイン低濃度ｎ^-拡散層８ｂとを形成する。な
お、押し込みは、ソース高濃度ｎ⁺拡散層８ａとドレイ
ン低濃度ｎ^-拡散層８ｂとが側壁絶縁膜６ａの横幅分だ
け横方向に拡散されるように調節する。

【００３４】次に、図４（ａ）に示すように、第１の絶
縁膜５の全面への例えば、イオン注入によりｐ型チャネ
ル拡散層９を形成する。

【００３５】次に、図４（ｂ）に示すように、ゲート電
極材１５として、例えば、高濃度ｎ ⁺多結晶シリコン膜
等を第１の絶縁膜５と開口部１４を埋め込むように形成
して全面に堆積する。

【００３６】次に、図４（ｃ）に示すようにＰＲ膜４ｃ
のパターニングを行い、ゲート電極材を例えば、ドライ
エッチングして断面形状がＴ字形のゲート電極１０を形
成する。

【００３７】次に、図４（ｄ）示すように、ゲート電極
１０及び第１の絶縁膜５の上全面に層間膜絶縁膜１１と
して、例えば、ＳｉＯ₂膜を堆積する。

【００３８】次に、図５（ａ）に示すように、ＰＲ膜４
ｄのパターニングを行い、層間絶縁膜１１、第１の絶縁
膜５、高濃度ｎ⁺拡散層３ａ及び低濃度ｎ^-拡散層３ｂを
エッチングして、ソース高濃度ｎ⁺拡散層８ａ側とドレ
イン低濃度ｎ^-拡散層８ｂ側とにコンタクト部１２ａ、
１２ｂを開口する。更に、例えば、全面イオン注入によ
り、ソース高濃度ｎ⁺拡散層８ａと、ドレイン低濃度ｎ^-
拡散層８ｂとの両端部に夫々高濃度ｎ⁺拡散層１２を形
成する。

【００３９】次に、図５（ｂ）に示すように、例えば、
Ａｌを電極材１３として全面に堆積する。

【００４０】次に、図６（ａ）に示すように、ＰＲ膜４
ｅのパターニングを行い、電極材を例えば、ドライエッ
チングすることにより、ソース電極１３ａ及びドレイン
電極１３ｂを形成する。

【００４１】以上により、図６（ｂ）に示すように、ソ
ース・ドレイン領域の不純物濃度が異なる非対称なパワ
ーＭＯＳＦＥＴを形成することができる。

【００４２】本実施例においては、開口部１４に絶縁物
のＳｉＯ₂等を堆積後、異方性ドライエッチングを使用
して開口部１４に側壁絶縁膜６ａを形成することによ
り、フォトリソグラフィにより形成された開口寸法より
も、形成された側壁絶縁膜６ａの横幅の分だけ開口部１
４の開口寸法を短くすることができる。従って、実効ゲ
ート長はリソグラフィーにより決定される開口寸法より
も微細なゲート長をセルフアラインにより容易に実現す
ることができる。

【００４３】また、本実施例においては、ｐ^-エピタキ
シャル層２の上に堆積させた多結晶シリコン層３に形成
された夫々不純物濃度の異なる高濃度ｐ⁺拡散層３ａ及
び低濃度ｐ^-拡散層３ｂからの固相拡散と押し込みによ
り、同一基板内に不純物濃度が異なる非対称なソース・
ドレイン領域を形成することができる。

【００４４】更に、本実施例においては、ゲート電極１
０を断面Ｔ字形に形成することにより、実効ゲート長を
短くしてもゲート断面積が小さくなることを防止するこ
とができる。

【００４５】本発明の第２実施例について添付の図面を
参照して詳細に説明する。なお、図１乃至図６に示す第
１実施例と同一構成物には同一符号を付してその詳細な
説明は省略する。図７は本発明の第２実施例に係るパワ
ーＭＯＳＦＥＴを示す断面図である。

【００４６】本実施例に係るパワーＭＯＳＦＥＴにおい
ては、第１実施例と比較して、層間絶縁膜１１が形成さ
れていないことと、ソース電極１３ａ及びドレイン電極
１３ｂの形状が相違する点で異なり、それ以外は第１実
施例と同様の構成である。

【００４７】本実施例においては、高濃度ｎ⁺拡散層３
ａと第１の絶縁膜５との側面に、側壁絶縁膜６ａを形成
し、低濃度ｎ^-拡散層３ｂと第１の絶縁膜５との側面
に、側壁絶縁膜６ａを形成することにより、開口寸法よ
りもゲート長を短くすることができる。このことによ
り、ＰＲ膜のパターニング工程能力よりも微細なゲート
長を形成することができる。

【００４８】次に、本実施例に係るパワーＭＯＳＦＥＴ
の製造方法を図７に基づいて説明する。本実施例の製造
方法においては、第１実施例の製造方法と比較して、図
４（ａ）に示すチャネル形成後にコンタクト部を形成し
た後に図６（ａ）に示すゲート電極１０、ソース電極１
３ａ及びゲート電極１３ｂを同時に形成する点で異な
り、それ以外は、第１実施例と同様の製造方法である。

【００４９】本実施例においては、ゲート電極１０、ソ
ース電極１３ａ及びゲート電極１３ｂを同時に形成する
ことが可能となり、第１実施例と比較して工程数の短縮
を図ることができる。

【００５０】上述のいずれの実施例においても、基板
は、図２（ａ）に示したようなｐ⁺基板１上にｐ^-エピタ
キシャル層２を堆積した構造だけではなく、ｐ^-基板だ
けの単層構造とすることもできる。また、図２（ｂ）及
び（ｃ）に示したように、多結晶シリコン層３に高濃度
ｎ⁺拡散層３ａ及び低濃度ｎ^-拡散層３ｂを形成する方法
は、イオン注入に限定されるものではなく、ガス拡散又
は固相拡散により形成することができる。

【００５１】更に、図３（ｄ）に示すように、ソースｎ
⁺拡散層８ａ及びドレインｎ^-拡散層８ｂを形成するため
の固相拡散源として導電性の多結晶シリコン層３を使用
したが、本発明は特にこれに限定されるものではなく、
固相拡散源は導電性である必要はなく、ＳｉＯ₂等の絶
縁物を使用することもできる。更にまた、図４（ｃ）に
示すゲート電極１０の材質は、高濃度ｎ⁺多結晶シリコ
ンに限定されるものではなく、ＷＳｉ、Ｍｏ及びＡｌ等
の他の導電性物質を使用することができる。

【００５２】また、上述のいずれの実施例おいても、図
６（ａ）に示すように、ゲート電極１０は、Ａｌに限定
されるものではなく、Ｃｕ又はＡｕ等の他の導電性物質
を使用することができる。また、図６（ｂ）に示す層間
絶縁膜はＳｉＯ₂に限定されるものではなく、多結晶Ｓ
ｉＮ等の他の絶縁物からなる絶縁膜を使用することがで
きる。

【００５３】更に、上述のいずれの実施例においても、
各層の導電型を即ち、ｐ型とｎ型とを反転させることに
より、当然ながらｐチャネルパワーＭＯＳＦＥＴを形成
することが可能である。

【００５４】

【発明の効果】以上詳述したように本発明においては、
第１の絶縁膜におけるチャネル拡散層側の対向面に側壁
絶縁膜を形成することにより、フォトリソグラフィによ
り形成された開口部の開口寸法よりもゲート長を短くす
ることができる。従って、ゲート長をセルフアラインに
より、フォトリソグラフィにより決定される開口寸法よ
りも微細な実効ゲート長を容易に実現することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るパワーＭＯＳＦＥＴ
を示す断面図である。

【図２】（ａ）乃至（ｄ）は本発明の第１実施例に係る
パワーＭＯＳＦＥＴの製造方法を工程順に示す断面図で
ある。

【図３】（ａ）乃至（ｄ）は図２の次の工程を工程順に
示す断面図である。

【図４】（ａ）乃至（ｄ）は図３の次の工程を工程順に
示す断面図である。

【図５】（ａ）及び（ｂ）は図４の次の工程を工程順に
示す断面図である。

【図６】（ａ）及び（ｂ）は図５の次の工程を工程順に
示す断面図である。

【図７】本発明の第２実施例に係るパワーＭＯＳＦＥＴ
を示す断面図である。

【図８】従来のパワーＭＯＳＦＥＴを示す断面図であ
る。

【図９】従来のパワーＭＯＳＦＥＴの拡散層の形成方法
を示す断面図である。

【図１０】従来のパワーＭＯＳＦＥＴにおけるゲート電
極へのＰＲ膜のパターニングを説明する模式図である。

【符号の説明】

１、１００；ｐ⁺基板 ２、１０１；ｐ^-エピタキシャル層 ３；多結晶シリコン層 ３ａ；高濃度ｎ⁺拡散層 ３ｂ；低濃度ｎ^-拡散層 ４、４ａ、４ｂ、４ｃ、４ｄ、４ｅ、１１１；フォトレ
ジスト膜（ＰＲ膜） ５；第１の絶縁膜 ６；第２の絶縁膜 ６ａ；側壁絶縁膜 ７、１０６；ゲート絶縁膜 ８ａ、１０３；ソース高濃度ｎ⁺拡散層 ８ｂ、１０４；ドレイン低濃度ｎ^-拡散層 ９、１０２；ｐ型チャネル拡散層 １０、１０７；ゲート電極 １１、１０８；層間絶縁膜 １２、１０５；高濃度ｎ⁺拡散層 １２ａ、１２ｂ；コンタクト部 １３；電極材 １３ａ、１０９；ソース電極 １３ｂ、１１０；ドレイン電極 １４；開口部 １５；ゲート電極材

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−206161（ＪＰ，Ａ) 特開 平２−30185（ＪＰ，Ａ) 特開 平８−88361（ＪＰ，Ａ) 特開 平３−214739（ＪＰ，Ａ) 特開 平４−276661（ＪＰ，Ａ) 特開 平９−82950（ＪＰ，Ａ) 特開 平２−232933（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、前記半導体基板表面に形
   成されたソース拡散層と、前記半導体基板表面に形成さ
   れ、前記ソース拡散層よりも不純物濃度が低いドレイン
   拡散層と、前記ソース拡散層と前記ドレイン拡散層との
   間に形成されたチャネル拡散層と、前記ソース拡散層と
   前記ドレイン拡散層との上に夫々形成された第１の絶縁
   膜と、前記第１の絶縁膜における前記チャネル拡散層側
   の対向面に形成された側壁絶縁膜と、前記チャネル拡散
   層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜
   の上に形成されたゲート電極と、前記チャネル拡散層と
   の間で前記ソース拡散層を挟むように形成されソース電
   極に接続されたソース高濃度拡散層と、前記チャネル拡
   散層との間で前記ドレイン拡散層を挟むように形成され
   ドレイン電極に接続されたドレイン高濃度拡散層と、前
   記ソース拡散層と第１の絶縁膜との間に形成された第１
   の拡散層と、前記ドレイン拡散層と第１の絶縁膜との間
   に形成され前記第１の拡散層よりも不純物濃度が低い第
   ２の拡散層と、を有することを特徴とするパワーＭＯＳ
   ＦＥＴ。
2. 【請求項２】 前記半導体基板の上には、エピタキシャ
   ル層が形成されていることを特徴とする請求項１に記載
   のパワーＭＯＳＦＥＴ。
3. 【請求項３】 前記ゲート電極は、断面Ｔ字形に形成さ
   れていることを特徴とする請求項１又は２に記載のパワ
   ーＭＯＳＦＥＴ。
4. 【請求項４】 半導体基板の上にエピタキシャル層を形
   成する工程と、前記エピタキシャル層の上に多結晶シリ
   コン層を形成する工程と、前記多結晶シリコン層の上に
   第１のレジスト膜をパターニングして第１の拡散層を形
   成する工程と、前記多結晶シリコン層の上に第２のレジ
   スト膜をパターニングして前記第１の拡散層よりも不純
   物濃度が低い第２の拡散層を形成する工程と、前記多結
   晶シリコン層の上に第１の絶縁膜を形成した後に前記エ
   ピタキシャル層にまで達する開口部をソース拡散層形成
   予定領域とドレイン拡散層形成予定領域との間に形成す
   る工程と、前記第１の絶縁膜の前記チャネル拡散層側の
   対向面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜
   の間の前記エピタキシャル層の上にゲート絶縁膜を形成
   する工程と、熱処理によりソース拡散層と前記ソース拡
   散層よりも不純物濃度が低いドレイン拡散層を形成する
   工程と、前記ゲート絶縁膜の上にゲート電極を形成する
   工程と、を有することを特徴とするパワーＭＯＳＦＥＴ
   の製造方法。
5. 【請求項５】 前記ゲート絶縁膜の上にゲート電極を形
   成する工程の後工程として、第３のレジスト膜をパター
   ニングしてソース拡散層及びドレイン拡散層のコンタク
   ト部を開口する工程と、前記コンタクト部にイオンを注
   入して高濃度拡散層を形成する工程と、導電性金属膜を
   形成する工程と、前記導電性金属膜をパターニングして
   ソース電極及びドレイン電極を形成する工程と、を有す
   ることを特徴とする請求項４に記載のパワーＭＯＳＦＥ
   Ｔの製造方法。