JP2004226159A - バーンインテスト用アダプタおよびバーンインテスト装置 - Google Patents
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Abstract
【課題】半導体チップを得るコストを低く抑え、一度に多数のチップをテストできるバーンインテスト用アダプタおよびバーンインテスト装置を得ること。
【解決手段】バーンインテスト用の入力波形を入力する端子２３を備えた複数の半導体チップ１１が配置されたアセンブリ用基板１０に対し着脱可能なバーンインテスト用アダプタ２０ａであって、アセンブリ用基板１０に装着された時、アセンブリ用基板１０の各半導体チップ１１の端子２３と接触するように配置される配線２２と、配線２２に接続され、配線２２へ入力波形を入力するためのバーンインテスト用端子２１とを備える。
【選択図】 図１
【解決手段】バーンインテスト用の入力波形を入力する端子２３を備えた複数の半導体チップ１１が配置されたアセンブリ用基板１０に対し着脱可能なバーンインテスト用アダプタ２０ａであって、アセンブリ用基板１０に装着された時、アセンブリ用基板１０の各半導体チップ１１の端子２３と接触するように配置される配線２２と、配線２２に接続され、配線２２へ入力波形を入力するためのバーンインテスト用端子２１とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置の初期不良を検査するテスト装置に関するものであり、特にバーンインテスト用アダプタおよびバーンインテスト装置に関するものである。
【０００２】
【従来の技術】
一般に半導体チップは、出荷前に初期不良や製造工程での不具合が発生していないことを確認した後、良品のみを出荷しており、この半導体チップの初期不良や製造工程での不具合の検査はバーンインテストと呼ばれるテストによって行われる。このバーンインテストでは、半導体チップを例えば１２５℃等の高温環境下に置き、半導体チップに電圧や信号を印加している。
【０００３】
従来のバーンインテストは、半導体チップが形成されたウエハを半導体チップごとに切断し、この半導体チップを組み立て、半導体集積回路装置として仕上げた後に行っている。そのため、各半導体集積回路装置を個別にバーンインテスト用配線がなされたバーンインボードへ装着し、半導体集積回路装置の入力端子よりバーンインテスト用入力波形を入力している。
【０００４】
しかし、この従来のバーンインテストでは、半導体チップを半導体集積回路装置に実装した後に行っているので、不良と判定された半導体集積回路装置はその実装工程およびその工程で使用される原材料に無駄が生じてしまう。
【０００５】
そこで、特許文献１に記載のバーンインテストは、半導体チップが形成されたウエハを半導体チップごとに切断した後で、この半導体チップを半導体集積回路装置に組み立てる前に行うようにしている。ここでのバーンインテストでは、まず、バーンインテスト用の基板（以下、サブ基板という）にバーンインテスト用の配線とバーンインテスト用の端子を形成させている。そして、チップごとに切断された半導体チップをサブ基板に複数搭載させ、バーンインテスト用の端子と半導体チップのパッドとを電気的に接続させ、バーンインテストを行っている。このようなバーンインテストによって半導体チップの良否判定をした後、半導体チップが搭載された状態のサブ基板を半導体チップごとに切断して、良品と判定されたサブ基板上の半導体チップのみをサブ基板とともにメイン基板に実装して半導体集積回路装置として出荷している。
【０００６】
【特許文献１】
特開平４−３１２９４３号公報（第３頁）
【０００７】
【発明が解決しようとする課題】
上記特許文献１に記載の従来技術によれば、半導体チップをサブ基板に搭載させた状態でバーンインテストを実行し、その後サブ基板をチップごとに切断してメイン基板上に搭載しているので、各半導体チップはメイン基板上に搭載された後に良否判定をする必要がなく、半導体チップの良否判定作業効率が向上する。
【０００８】
しかし、バーンインテスト後にサブ基板を切断するため、サブ基板の再利用が不可能であり、サブ基板上にテストを行う半導体チップごとにバーンインテスト用の配線やバーンインテスト用の端子を形成する必要があり、半導体チップを搭載させるサブ基板のコストが高くなるという問題があった。
【０００９】
また、サブ基板切断時にサブ基板とともにサブ基板上の配線も切断するために、回転式ブレード等の基板切断装置の寿命を縮め、バーンインテストがコスト高になり、このため半導体チップを得るコストが高くなるという問題があった。
【００１０】
また、１つのサブ基板に複数の半導体チップを搭載させてバーンインテストを実行しているが、一度に測定する半導体チップの測定数を増やすためにはサブ基板を大きくするしかないという問題があった。
【００１１】
この発明は上記に鑑みてなされたものであって、半導体チップを得るコストを低く抑え、一度に多数のチップをテストできるバーンインテスト用アダプタおよびバーンインテスト装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるバーンインテスト用アダプタにあっては、バーンインテスト用の入力波形を入力する端子を備えた複数の半導体チップが配置されたアセンブリ用基板に対し着脱可能なバーンインテスト用アダプタであって、前記アセンブリ用基板に装着された時、前記アセンブリ用基板の各半導体チップの前記端子と接触するように配置される配線と、前記配線に接続され、前記配線へ前記入力波形を入力するためのバーンインテスト用端子とを備えることを特徴とする。
【００１３】
この発明によれば、バーンインテスト用アダプタを設けることにより、アセンブリ用基板上にバーンインテスト用の配線やバーンインテスト用の端子を設けることなく半導体チップのバーンインテストを可能とする。また、バーンインテスト用の配線やバーンインテスト用の端子が形成されたバーンインテスト用アダプタは切断されないので、再利用することが可能となる。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して、この発明にかかるバーンインテスト用アダプタおよびバーンインテスト装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
図１および図２に従ってこの発明の実施の形態１について説明する。図１はこの発明のバーンインテスト用アダプタの構成の概略を示す上面図であり、図２はこの発明のバーンインテスト用アダプタの構成の概略を示す側面図である。
【００１６】
アセンブリ用基板１０のおもて面（アセンブリ用基板１０がバーンインテスト用アダプタ２０ａと接続される側の面と反対の面）には複数の半導体チップ１１がアセンブリ用基板１０と電気的に接続されて搭載されており、アセンブリ用基板１０の裏面にはバーンインテスト用波形入力端子２３が配置されている。このバーンインテスト用波形入力端子２３と半導体チップ１１はアセンブリ用基板１０の裏面および内部に設けられた配線を介して電気的に接続された状態となっている。
【００１７】
バーンインテスト用アダプタ２０ａは半導体チップを組み立てるための基板であるアセンブリ用基板１０上に搭載された複数の半導体チップ１１を測定するためのアダプタであり、バーンインテスト用アダプタ２０ａに対してアセンブリ用基板１０は着脱可能な構成となっている。また、バーンインテスト用アダプタ２０ａのおもて面（バーンインテスト用アダプタ２０ａがアセンブリ用基板１０と接続される側の面）は、バーンインテスト用端子２１と、バーンインテスト用配線２２とで構成されている。
【００１８】
バーンインテスト用端子２１は、図示しないバーンインテスト用の入力波形発生装置とバーンインテスト用アダプタ２０ａを電気的に接続するための端子である。
【００１９】
バーンインテスト用配線２２は、アセンブリ用基板１０をこのバーンインテスト用アダプタ２０ａに装着したときに、図示しないバーンインテスト用の入力波形発生装置からの入力波形を、アセンブリ用基板１０のバーンインテスト用波形入力端子２３に伝播するためにバーンインテスト用アダプタ２０ａ上に設けられた配線であり、バーンインテスト用端子２１と複数のバーンインテスト用波形入力端子２３を電気的に接続している。そして、バーンインテスト用端子から引き延ばされるバーンインテスト用配線２２は、配線の途中で分岐して複数のバーンインテスト用波形入力端子２３のそれぞれに対して個別に接続されるような構成となっている。
【００２０】
図１では半導体チップ１１上の１つのパッドにつながるバーンインテスト用波形入力端子２３とバーンインテスト用配線２２を接続するため、バーンインテスト用波形入力端子２３と接続するバーンインテスト用配線２２は１本で構成されている。
【００２１】
なお、ここでは半導体チップ１１上のパッドが１つの場合について説明したが、半導体チップ１１上の複数のパッドと電気的に接続させることもできる。この場合、バーンインテスト用波形入力端子２３は複数本のバーンインテスト用配線２２と電気的に接続させることが可能な構造になっており、バーンインテスト用配線２２は上記複数のパッドと同数の本数で構成される。この複数本で構成されるバーンインテスト用配線２２は、バーンインテスト用端子２１から互いに接触しないように束となってバーンインテスト用波形入力端子２３まで引き延ばされ、バーンインテスト用波形入力端子２３へ入力される直前で複数の配線に分岐され、バーンインテスト用波形入力端子２３と電気的に接続される。
【００２２】
ここで、複数の半導体チップ１１が例えば半導体チップ１１ａ，１１ｂ，１１ｃ，１１ｄ，・・・であり、複数のバーンインテスト用波形入力端子２３が例えばバーンインテスト用波形入力端子２３ａ，２３ｂ，２３ｃ，２３ｄ，・・・とすると、半導体チップ１１とバーンインテスト用波形入力端子２３は、半導体チップ１１ａとバーンインテスト用波形入力端子２３ａ、半導体チップ１１ｂとバーンインテスト用波形入力端子２３ｂ、半導体チップ１１ｃとバーンインテスト用波形入力端子２３ｃ，・・・のように、それぞれ１対１で電気的に接続されるような構成としてアセンブリ用基板１０に配置される。
【００２３】
また、アセンブリ用基板１０の裏面および内部にはバーンインテスト用波形入力端子２３と半導体チップ１１を接続させるための配線があり、バーンインテスト用アダプタ２０ａとアセンブリ用基板１０を接続することにより、バーンインテスト用端子２１、バーンインテスト用配線２２，バーンインテスト用波形入力端子２３，アセンブリ用基板１０，半導体チップ１１は電気的に接続されることとなる。
【００２４】
このように、バーンインテスト用アダプタ２０ａを設けることにより、アセンブリ用基板１０上にバーンインテスト用の配線やバーンインテスト用の端子を設けることなく、半導体チップ１１のバーンインテストを可能としている。
【００２５】
つぎに、この実施の形態１にかかるバーンインテスト用アダプタを使用したバーンインテスト方法について説明する。まず、複数の半導体チップ１１が形成されたウエハを半導体チップ１１ごとに切断し、この半導体チップ１１をアセンブリ用基板１０と電気的に接続するよう搭載させる。そして、この半導体チップ１１が搭載されたアセンブリ用基板１０とバーンインテスト用アダプタ２０ａを電気的に接続させる。
【００２６】
つぎに、バーンインテスト用アダプタ２０ａを図示しないバーンインテスト用の入力波形発生装置に接続し、半導体チップ１１を例えば１２５℃といった高温環境下にして、バーンインテスト用の入力波形発生装置からバーンインテスト用の入力波形を発生させる。バーンインテスト用入力波形発生装置で発生したバーインテスト用入力波形は、バーンインテスト用端子２１、バーンインテスト用配線２２、バーンインテスト用波形入力端子２３を介して複数の半導体チップ１１に入力される。このようにしてバーンインテスト用の入力波形が入力された半導体チップ１１は所定時間この状態を保った後、バーンインテスト用アダプタ２０ａからアセンブリ用基板１０を取り外す。ここで、このバーンインテスト用アダプタ２０ａは、アセンブリ用基板１０と一体に形成されないので、切断されることがなく、再利用して次のバーンインテストに用いることができる。
【００２７】
この後、アセンブリ用基板１０が半導体チップ１１ごとに分離されるよう切断する。ここで、アセンブリ用基板１０にはバーンインテスト用配線２２はないので、アセンブリ用基板１０の切断時に金属配線を切断する必要はない。最後に、アセンブリ用基板１０がチップごとに分離されるよう切断し、初期不良を検出するため後のテストにおいてチップごとに良否が判定され、良品と判定されたものだけが次工程へ進められ、実装されることになる。
【００２８】
このように実施の形態１によれば、バーンインテスト用配線２２やバーンインテスト用端子２１を備えた構成のバーンインテスト用アダプタ２０ａとしたので、アセンブリ用基板１０にバーンインテスト用の配線やバーンインテスト用の端子を形成する必要がなくなり、コスト低減につながるという効果を有する。
【００２９】
また、バーンインテスト用アダプタ２０ａを再利用することができるため、バーンインテストのコスト削減を可能とする。さらに、バーンインテスト用アダプタ上のバーンインテスト用配線２２を切断する必要がないので、切断に用いる回転式ブレード等の基板切断装置の寿命を縮めることはない。
【００３０】
したがって、バーンインテスト用アダプタ２０ａを用いることによって、低コストでテストできるバーンインテスト装置を得ることが可能となる。
【００３１】
実施の形態２．
図３に従ってこの発明の実施の形態２について説明する。この実施の形態２においては、バーンインテスト時に印加可能な入力信号数を増加させるための回路をバーンインテスト用アダプタ上にさらに設けることを特徴とする。
【００３２】
図３はこの発明のバーンインテスト用アダプタ２０ｂの構成を示す概略図である。図３の各構成要素のうち図１に示す実施の形態１のバーンインテスト用アダプタ２０ａと同一の機能を達する構成要素については同一番号を付しており重複する説明は省略する。
【００３３】
バーンインテスト用アダプタ２０ｂは複数のバーンインテスト用入力波形発生回路２４と、バーンインテスト用配線２２と、バーンインテスト用端子２１で構成されており、バーンインテスト用入力波形発生回路２４は、例えば１つのバーンインテスト用の入力波形から複数のバーンインテスト用の入力波形を発生させるものである。
【００３４】
バーンインテスト用入力波形発生回路２４は、バーンインテスト用アダプタ２０ｂにアセンブリ用基板１０が装着された時に、バーンインテスト用波形入力端子２３の近傍でバーンインテスト用波形入力端子２３と電気的に接続されるような位置でバーンインテスト用アダプタ２０ｂ上に配置されており、バーンインテスト用アダプタ２０ｂ上に配置することが可能な半導体チップ１１の数と同じ数だけ配置されている。これにより、バーンインテスト用入力波形発生回路２４は、それぞれの半導体チップに対してバーンインテスト用の入力波形を発生させることが可能となる。
【００３５】
一般に、半導体チップ１１のバーンインテストにおいて複数のパッドを用いる場合、そのパッド数と同数の配線数を必要とし、それぞれの配線に対してそれぞれ適当な入力波形を入力する必要がある事が知られている。この実施の形態２においては例えば１本のバーンインテスト用配線２２を、バーンインテスト用入力波形発生回路２４によって複数の配線に分岐させている。
【００３６】
ここで、例えば１つのバーンインテスト用の入力波形が、バーンインテスト用端子２１とバーンインテスト用配線２２を介してバーンインテスト用入力波形発生回路２４に送られた場合、バーンインテスト用入力波形発生回路２４はこの１つの入力波形を複数の配線に分岐してバーンインテスト用波形入力端子２３内の複数端子へ出力し、半導体チップ１１へ入力することが可能となる。また、分岐後の配線に対しては各配線に対して複数種類の波形を出力させることも可能である。
【００３７】
このように、例えば１本のバーンインテスト用配線２２をバーンインテスト用入力波形発生回路２４によって複数の配線に分岐させた後、バーンインテスト用波形入力端子２３を介して各配線と半導体チップ１１の有する複数のパッドを電気的に接続する方が、バーンインテスト用端子２１から複数本のバーンインテスト用配線２２を引き延ばし、各配線と半導体チップ１１の有する複数のパッドを電気的に接続するよりもバーンインテスト用配線２２の配線構造が簡略化される。また、バーンインテスト用配線２２が簡略化されるとバーンインテスト用端子２１の数を減らすことも容易になる。
【００３８】
つぎに、この実施の形態２にかかるバーンインテスト用アダプタを使用したバーンインテスト方法について説明する。図示しないバーンインテスト用入力波形発生装置からのバーンインテスト用の入力波形は、バーンインテスト用端子２１を介してバーンインテスト用配線２２に送られ、この入力波形はこのバーンインテスト用配線２２により複数のバーンインテスト用入力波形発生回路２４に送られる。ここで、バーンインテスト用入力波形発生回路２４は、前述の入力波形を所望の配線数に応じて分岐させ、さらに複数種類の波形に変換し、それぞれの半導体チップ１１に入力させる。
【００３９】
このように実施の形態２によれば、バーンインテスト用入力波形発生回路２４を設けたことにより、バーンインテスト用アダプタ２０ｂ内の配線数を減らすことやバーンインテスト用端子２１を減らすことが可能となるため、バーンインテスト用アダプタ２０ｂの構造が単純になりその作成も容易となる。
【００４０】
実施の形態３．
図４に従ってこの発明の実施の形態３について説明する。この実施の形態３においては、バーンインテスト用アダプタが複数の場合であっても１度にバーンインテストの実施を可能とするバーンインボードをさらに設けることを特徴とする。
【００４１】
図４はこの発明のバーンインテスト装置の構成を示す概略図である。図４の各構成要素のうち図１および図２に示す実施の形態１のバーンインテスト用アダプタ２０ａ等と同一の機能を達する構成要素については同一番号を付しており重複する説明は省略する。
【００４２】
この実施の形態３にかかるバーンインテスト装置はアセンブリ用基板１０を装着することが可能なバーンインテスト用アダプタ２０ａとバーンインボード３０で構成されている。
【００４３】
バーンインテスト用アダプタ２０ａは実施の形態１のものと同様の構成をしており、この図４ではアセンブリ用基板１０がバーンインテスト用アダプタ２０ａに装着された状態であり、１〜複数個用意されている。ここで、アセンブリ用基板１０とバーンインテスト用アダプタ２０ａは、バーンインテスト用配線２２とバーンインテスト用波形入力端子２３が電気的に接続されるような位置で、例えばバネを用いたハサミ等の固定手段により固定される。
【００４４】
バーンインテスト用アダプタ２０ａ上のバーンインテスト用端子２１は、バーンインボード３０との接続を容易にするため、図１に示されるようにバーンインテスト用アダプタ２０ａの最外周部分の一部に配置されており、バーンインテスト用アダプタ２０ａ上に複数配置することも可能である。
【００４５】
バーンインボード３０は、図示しないバーンインテスト用波形発生装置からの入力波形をバーンインテスト用アダプタ２０ａに送るためのボードであり、バーンインボード３０上のソケット３１はバーンインテスト用アダプタ２０ａ内のバーンインテスト用端子２１をバーンインボード３０に電気的に接続させるとともにバーンインテスト用アダプタ２０ａをバーンインボード３０に固定させるためのものである。なお、ソケット３１は複数個でもよく、この場合はバーンインボード３０上に複数個のバーンインテスト用アダプタ２０ａを装着させることが可能となる。バーンインテスト用アダプタ２０ａとバーンインボード３０とは、バーンインテスト用アダプタ２０ａ内のバーンインテスト用端子２１をバーンインボード３０上のソケット３１に挿入することによって行われ、このような挿入によってバーンインテスト用端子２１とソケット３１は電気的に接続されることとなる。
【００４６】
アセンブリ用基板１０を装着したバーンインテスト用アダプタ２０ａは１〜複数個で構成され、バーンインテスト用アダプタ２０ａとバーンインボード３０は、バーンインボード３０の上面に対してバーンインテスト用アダプタ２０ａを垂直に立てた状態で３次元的に接続されている。
【００４７】
このように、バーンインボード３０上へのバーンインテスト用アダプタ２０ａの装着は、アセンブリ用基板と接続されたバーンインテスト用アダプタ２０ａの最外周部分に設けたバーンインテスト用端子２１を用いて３次元的に行うことが可能となる。
【００４８】
つぎに、この実施の形態３にかかるバーンインテスト装置を使用したバーンインテスト方法について説明する。半導体チップ１１をアセンブリ用基板１０と電気的に接続するよう搭載させる。そして、この半導体チップ１１が搭載されたアセンブリ用基板１０とバーンインテスト用アダプタ２０ａを電気的に接続させる。
【００４９】
半導体チップ１１を装着したバーンインテスト用アダプタ２０ａとバーンインボード３０を電気的に接続させるため、バーンインテスト用アダプタ２０ａのバーンインテスト用端子２１をバーンインボード３０上のソケット３１に装着する。
【００５０】
次に、バーンインボード３０を図示しないバーンインテスト用の入力波形発生装置に接続し、半導体チップ１１を例えば１２５℃といった高温環境下にして図示しないバーンインテスト用の入力波形発生装置からバーンインテスト用の入力波形を発生させる。バーンインテスト用入力波形発生装置からのバーインテスト用入力波形は、バーンインボード３０上に施された配線を通って、ソケット３１、バーンインテスト用端子２１、バーンインテスト用配線２２、バーンインテスト用波形入力端子２３を介して複数の半導体チップ１１に入力される。
【００５１】
このようにしてバーンインテスト用の入力波形が入力された半導体チップ１１は、所定時間この状態を保った後、バーンインテスト用アダプタ２０ａから半導体チップ１１と接続した状態のアセンブリ用基板１０を取り外す。最後にアセンブリ用基板１０がチップごとに分離されるよう切断し、後のテストにおいてチップごとに良否が判定され、良品と判定されたものだけが次工程へ進められ、実装されることになる。
【００５２】
なお、この実施の形態３においては、実施の形態１のバーンインテスト用アダプタ２０ａを用いて説明したが、実施の形態２のバーンインテスト用アダプタ２０ｂを用いても良い。
【００５３】
このように実施の形態３によれば、バーンインテスト用アダプタ２０ａの最外周部分にバーンインテスト用端子２１を設け、バーンインテスト装置にバーンインボード３０を備えているため、バーンインテスト用アダプタ２０ａの装着は３次元的に行うことができ、小スペースで一度に行えるバーンインテストの測定チップ数が増加する。
【００５４】
また、バーンインテストを実施した後、半導体チップ１１をアセンブリ用基板１０から取り外す必要がないため、作業工程を減らすことが可能となる。
【００５５】
また、半導体チップ１１を半導体集積回路装置に実装する前に半導体チップ１１のバーンインテストが可能となるため、実装前の半導体チップ１１の良品と不良品を選別することが可能となる。これにより、良品のみを実装して不良品を実装する必要がなくなるので、半導体集積回路装置の製造コスト削減につながる。
【００５６】
【発明の効果】
以上説明したとおり、この発明によれば、アセンブリ用基板にバーンインテスト用の配線やバーンインテスト用の端子を形成する必要がなくなり、バーンインテスト用アダプタ上のバーンインテスト用配線を切断する必要がなくなるため、アセンブリ用基板の切断に用いる基板切断装置の寿命を縮めることはない。さらに、バーンインテスト用アダプタを再利用することができるため、低コストでテストできるバーンインテスト装置を得ることが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】この発明のバーンインテスト用アダプタの構成を示す図である。
【図２】この発明の実施の形態１にかかるバーンインテスト用アダプタの構成を示す図である。
【図３】この発明の実施の形態２にかかるバーンインテスト用アダプタの構成を示す図である。
【図４】この発明の実施の形態３にかかるバーンインテスト装置の構成を示す図である。
【符号の説明】
１０ アセンブリ用基板、１１ａ，１１ｂ，１１ｃ，１１ｄ 半導体チップ、２０ａ，２０ｂ バーンインテスト用アダプタ、２１ バーンインテスト用端子、２２ バーンインテスト用配線、２３ バーンインテスト用波形入力端子、２４ａ，２４ｂ，２４ｃ，２４ｄ バーンインテスト用入力波形発生回路、３０ バーンインボード、３１ ソケット。
【発明の属する技術分野】
この発明は半導体集積回路装置の初期不良を検査するテスト装置に関するものであり、特にバーンインテスト用アダプタおよびバーンインテスト装置に関するものである。
【０００２】
【従来の技術】
一般に半導体チップは、出荷前に初期不良や製造工程での不具合が発生していないことを確認した後、良品のみを出荷しており、この半導体チップの初期不良や製造工程での不具合の検査はバーンインテストと呼ばれるテストによって行われる。このバーンインテストでは、半導体チップを例えば１２５℃等の高温環境下に置き、半導体チップに電圧や信号を印加している。
【０００３】
従来のバーンインテストは、半導体チップが形成されたウエハを半導体チップごとに切断し、この半導体チップを組み立て、半導体集積回路装置として仕上げた後に行っている。そのため、各半導体集積回路装置を個別にバーンインテスト用配線がなされたバーンインボードへ装着し、半導体集積回路装置の入力端子よりバーンインテスト用入力波形を入力している。
【０００４】
しかし、この従来のバーンインテストでは、半導体チップを半導体集積回路装置に実装した後に行っているので、不良と判定された半導体集積回路装置はその実装工程およびその工程で使用される原材料に無駄が生じてしまう。
【０００５】
そこで、特許文献１に記載のバーンインテストは、半導体チップが形成されたウエハを半導体チップごとに切断した後で、この半導体チップを半導体集積回路装置に組み立てる前に行うようにしている。ここでのバーンインテストでは、まず、バーンインテスト用の基板（以下、サブ基板という）にバーンインテスト用の配線とバーンインテスト用の端子を形成させている。そして、チップごとに切断された半導体チップをサブ基板に複数搭載させ、バーンインテスト用の端子と半導体チップのパッドとを電気的に接続させ、バーンインテストを行っている。このようなバーンインテストによって半導体チップの良否判定をした後、半導体チップが搭載された状態のサブ基板を半導体チップごとに切断して、良品と判定されたサブ基板上の半導体チップのみをサブ基板とともにメイン基板に実装して半導体集積回路装置として出荷している。
【０００６】
【特許文献１】
特開平４−３１２９４３号公報（第３頁）
【０００７】
【発明が解決しようとする課題】
上記特許文献１に記載の従来技術によれば、半導体チップをサブ基板に搭載させた状態でバーンインテストを実行し、その後サブ基板をチップごとに切断してメイン基板上に搭載しているので、各半導体チップはメイン基板上に搭載された後に良否判定をする必要がなく、半導体チップの良否判定作業効率が向上する。
【０００８】
しかし、バーンインテスト後にサブ基板を切断するため、サブ基板の再利用が不可能であり、サブ基板上にテストを行う半導体チップごとにバーンインテスト用の配線やバーンインテスト用の端子を形成する必要があり、半導体チップを搭載させるサブ基板のコストが高くなるという問題があった。
【０００９】
また、サブ基板切断時にサブ基板とともにサブ基板上の配線も切断するために、回転式ブレード等の基板切断装置の寿命を縮め、バーンインテストがコスト高になり、このため半導体チップを得るコストが高くなるという問題があった。
【００１０】
また、１つのサブ基板に複数の半導体チップを搭載させてバーンインテストを実行しているが、一度に測定する半導体チップの測定数を増やすためにはサブ基板を大きくするしかないという問題があった。
【００１１】
この発明は上記に鑑みてなされたものであって、半導体チップを得るコストを低く抑え、一度に多数のチップをテストできるバーンインテスト用アダプタおよびバーンインテスト装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかるバーンインテスト用アダプタにあっては、バーンインテスト用の入力波形を入力する端子を備えた複数の半導体チップが配置されたアセンブリ用基板に対し着脱可能なバーンインテスト用アダプタであって、前記アセンブリ用基板に装着された時、前記アセンブリ用基板の各半導体チップの前記端子と接触するように配置される配線と、前記配線に接続され、前記配線へ前記入力波形を入力するためのバーンインテスト用端子とを備えることを特徴とする。
【００１３】
この発明によれば、バーンインテスト用アダプタを設けることにより、アセンブリ用基板上にバーンインテスト用の配線やバーンインテスト用の端子を設けることなく半導体チップのバーンインテストを可能とする。また、バーンインテスト用の配線やバーンインテスト用の端子が形成されたバーンインテスト用アダプタは切断されないので、再利用することが可能となる。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して、この発明にかかるバーンインテスト用アダプタおよびバーンインテスト装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１５】
実施の形態１．
図１および図２に従ってこの発明の実施の形態１について説明する。図１はこの発明のバーンインテスト用アダプタの構成の概略を示す上面図であり、図２はこの発明のバーンインテスト用アダプタの構成の概略を示す側面図である。
【００１６】
アセンブリ用基板１０のおもて面（アセンブリ用基板１０がバーンインテスト用アダプタ２０ａと接続される側の面と反対の面）には複数の半導体チップ１１がアセンブリ用基板１０と電気的に接続されて搭載されており、アセンブリ用基板１０の裏面にはバーンインテスト用波形入力端子２３が配置されている。このバーンインテスト用波形入力端子２３と半導体チップ１１はアセンブリ用基板１０の裏面および内部に設けられた配線を介して電気的に接続された状態となっている。
【００１７】
バーンインテスト用アダプタ２０ａは半導体チップを組み立てるための基板であるアセンブリ用基板１０上に搭載された複数の半導体チップ１１を測定するためのアダプタであり、バーンインテスト用アダプタ２０ａに対してアセンブリ用基板１０は着脱可能な構成となっている。また、バーンインテスト用アダプタ２０ａのおもて面（バーンインテスト用アダプタ２０ａがアセンブリ用基板１０と接続される側の面）は、バーンインテスト用端子２１と、バーンインテスト用配線２２とで構成されている。
【００１８】
バーンインテスト用端子２１は、図示しないバーンインテスト用の入力波形発生装置とバーンインテスト用アダプタ２０ａを電気的に接続するための端子である。
【００１９】
バーンインテスト用配線２２は、アセンブリ用基板１０をこのバーンインテスト用アダプタ２０ａに装着したときに、図示しないバーンインテスト用の入力波形発生装置からの入力波形を、アセンブリ用基板１０のバーンインテスト用波形入力端子２３に伝播するためにバーンインテスト用アダプタ２０ａ上に設けられた配線であり、バーンインテスト用端子２１と複数のバーンインテスト用波形入力端子２３を電気的に接続している。そして、バーンインテスト用端子から引き延ばされるバーンインテスト用配線２２は、配線の途中で分岐して複数のバーンインテスト用波形入力端子２３のそれぞれに対して個別に接続されるような構成となっている。
【００２０】
図１では半導体チップ１１上の１つのパッドにつながるバーンインテスト用波形入力端子２３とバーンインテスト用配線２２を接続するため、バーンインテスト用波形入力端子２３と接続するバーンインテスト用配線２２は１本で構成されている。
【００２１】
なお、ここでは半導体チップ１１上のパッドが１つの場合について説明したが、半導体チップ１１上の複数のパッドと電気的に接続させることもできる。この場合、バーンインテスト用波形入力端子２３は複数本のバーンインテスト用配線２２と電気的に接続させることが可能な構造になっており、バーンインテスト用配線２２は上記複数のパッドと同数の本数で構成される。この複数本で構成されるバーンインテスト用配線２２は、バーンインテスト用端子２１から互いに接触しないように束となってバーンインテスト用波形入力端子２３まで引き延ばされ、バーンインテスト用波形入力端子２３へ入力される直前で複数の配線に分岐され、バーンインテスト用波形入力端子２３と電気的に接続される。
【００２２】
ここで、複数の半導体チップ１１が例えば半導体チップ１１ａ，１１ｂ，１１ｃ，１１ｄ，・・・であり、複数のバーンインテスト用波形入力端子２３が例えばバーンインテスト用波形入力端子２３ａ，２３ｂ，２３ｃ，２３ｄ，・・・とすると、半導体チップ１１とバーンインテスト用波形入力端子２３は、半導体チップ１１ａとバーンインテスト用波形入力端子２３ａ、半導体チップ１１ｂとバーンインテスト用波形入力端子２３ｂ、半導体チップ１１ｃとバーンインテスト用波形入力端子２３ｃ，・・・のように、それぞれ１対１で電気的に接続されるような構成としてアセンブリ用基板１０に配置される。
【００２３】
また、アセンブリ用基板１０の裏面および内部にはバーンインテスト用波形入力端子２３と半導体チップ１１を接続させるための配線があり、バーンインテスト用アダプタ２０ａとアセンブリ用基板１０を接続することにより、バーンインテスト用端子２１、バーンインテスト用配線２２，バーンインテスト用波形入力端子２３，アセンブリ用基板１０，半導体チップ１１は電気的に接続されることとなる。
【００２４】
このように、バーンインテスト用アダプタ２０ａを設けることにより、アセンブリ用基板１０上にバーンインテスト用の配線やバーンインテスト用の端子を設けることなく、半導体チップ１１のバーンインテストを可能としている。
【００２５】
つぎに、この実施の形態１にかかるバーンインテスト用アダプタを使用したバーンインテスト方法について説明する。まず、複数の半導体チップ１１が形成されたウエハを半導体チップ１１ごとに切断し、この半導体チップ１１をアセンブリ用基板１０と電気的に接続するよう搭載させる。そして、この半導体チップ１１が搭載されたアセンブリ用基板１０とバーンインテスト用アダプタ２０ａを電気的に接続させる。
【００２６】
つぎに、バーンインテスト用アダプタ２０ａを図示しないバーンインテスト用の入力波形発生装置に接続し、半導体チップ１１を例えば１２５℃といった高温環境下にして、バーンインテスト用の入力波形発生装置からバーンインテスト用の入力波形を発生させる。バーンインテスト用入力波形発生装置で発生したバーインテスト用入力波形は、バーンインテスト用端子２１、バーンインテスト用配線２２、バーンインテスト用波形入力端子２３を介して複数の半導体チップ１１に入力される。このようにしてバーンインテスト用の入力波形が入力された半導体チップ１１は所定時間この状態を保った後、バーンインテスト用アダプタ２０ａからアセンブリ用基板１０を取り外す。ここで、このバーンインテスト用アダプタ２０ａは、アセンブリ用基板１０と一体に形成されないので、切断されることがなく、再利用して次のバーンインテストに用いることができる。
【００２７】
この後、アセンブリ用基板１０が半導体チップ１１ごとに分離されるよう切断する。ここで、アセンブリ用基板１０にはバーンインテスト用配線２２はないので、アセンブリ用基板１０の切断時に金属配線を切断する必要はない。最後に、アセンブリ用基板１０がチップごとに分離されるよう切断し、初期不良を検出するため後のテストにおいてチップごとに良否が判定され、良品と判定されたものだけが次工程へ進められ、実装されることになる。
【００２８】
このように実施の形態１によれば、バーンインテスト用配線２２やバーンインテスト用端子２１を備えた構成のバーンインテスト用アダプタ２０ａとしたので、アセンブリ用基板１０にバーンインテスト用の配線やバーンインテスト用の端子を形成する必要がなくなり、コスト低減につながるという効果を有する。
【００２９】
また、バーンインテスト用アダプタ２０ａを再利用することができるため、バーンインテストのコスト削減を可能とする。さらに、バーンインテスト用アダプタ上のバーンインテスト用配線２２を切断する必要がないので、切断に用いる回転式ブレード等の基板切断装置の寿命を縮めることはない。
【００３０】
したがって、バーンインテスト用アダプタ２０ａを用いることによって、低コストでテストできるバーンインテスト装置を得ることが可能となる。
【００３１】
実施の形態２．
図３に従ってこの発明の実施の形態２について説明する。この実施の形態２においては、バーンインテスト時に印加可能な入力信号数を増加させるための回路をバーンインテスト用アダプタ上にさらに設けることを特徴とする。
【００３２】
図３はこの発明のバーンインテスト用アダプタ２０ｂの構成を示す概略図である。図３の各構成要素のうち図１に示す実施の形態１のバーンインテスト用アダプタ２０ａと同一の機能を達する構成要素については同一番号を付しており重複する説明は省略する。
【００３３】
バーンインテスト用アダプタ２０ｂは複数のバーンインテスト用入力波形発生回路２４と、バーンインテスト用配線２２と、バーンインテスト用端子２１で構成されており、バーンインテスト用入力波形発生回路２４は、例えば１つのバーンインテスト用の入力波形から複数のバーンインテスト用の入力波形を発生させるものである。
【００３４】
バーンインテスト用入力波形発生回路２４は、バーンインテスト用アダプタ２０ｂにアセンブリ用基板１０が装着された時に、バーンインテスト用波形入力端子２３の近傍でバーンインテスト用波形入力端子２３と電気的に接続されるような位置でバーンインテスト用アダプタ２０ｂ上に配置されており、バーンインテスト用アダプタ２０ｂ上に配置することが可能な半導体チップ１１の数と同じ数だけ配置されている。これにより、バーンインテスト用入力波形発生回路２４は、それぞれの半導体チップに対してバーンインテスト用の入力波形を発生させることが可能となる。
【００３５】
一般に、半導体チップ１１のバーンインテストにおいて複数のパッドを用いる場合、そのパッド数と同数の配線数を必要とし、それぞれの配線に対してそれぞれ適当な入力波形を入力する必要がある事が知られている。この実施の形態２においては例えば１本のバーンインテスト用配線２２を、バーンインテスト用入力波形発生回路２４によって複数の配線に分岐させている。
【００３６】
ここで、例えば１つのバーンインテスト用の入力波形が、バーンインテスト用端子２１とバーンインテスト用配線２２を介してバーンインテスト用入力波形発生回路２４に送られた場合、バーンインテスト用入力波形発生回路２４はこの１つの入力波形を複数の配線に分岐してバーンインテスト用波形入力端子２３内の複数端子へ出力し、半導体チップ１１へ入力することが可能となる。また、分岐後の配線に対しては各配線に対して複数種類の波形を出力させることも可能である。
【００３７】
このように、例えば１本のバーンインテスト用配線２２をバーンインテスト用入力波形発生回路２４によって複数の配線に分岐させた後、バーンインテスト用波形入力端子２３を介して各配線と半導体チップ１１の有する複数のパッドを電気的に接続する方が、バーンインテスト用端子２１から複数本のバーンインテスト用配線２２を引き延ばし、各配線と半導体チップ１１の有する複数のパッドを電気的に接続するよりもバーンインテスト用配線２２の配線構造が簡略化される。また、バーンインテスト用配線２２が簡略化されるとバーンインテスト用端子２１の数を減らすことも容易になる。
【００３８】
つぎに、この実施の形態２にかかるバーンインテスト用アダプタを使用したバーンインテスト方法について説明する。図示しないバーンインテスト用入力波形発生装置からのバーンインテスト用の入力波形は、バーンインテスト用端子２１を介してバーンインテスト用配線２２に送られ、この入力波形はこのバーンインテスト用配線２２により複数のバーンインテスト用入力波形発生回路２４に送られる。ここで、バーンインテスト用入力波形発生回路２４は、前述の入力波形を所望の配線数に応じて分岐させ、さらに複数種類の波形に変換し、それぞれの半導体チップ１１に入力させる。
【００３９】
このように実施の形態２によれば、バーンインテスト用入力波形発生回路２４を設けたことにより、バーンインテスト用アダプタ２０ｂ内の配線数を減らすことやバーンインテスト用端子２１を減らすことが可能となるため、バーンインテスト用アダプタ２０ｂの構造が単純になりその作成も容易となる。
【００４０】
実施の形態３．
図４に従ってこの発明の実施の形態３について説明する。この実施の形態３においては、バーンインテスト用アダプタが複数の場合であっても１度にバーンインテストの実施を可能とするバーンインボードをさらに設けることを特徴とする。
【００４１】
図４はこの発明のバーンインテスト装置の構成を示す概略図である。図４の各構成要素のうち図１および図２に示す実施の形態１のバーンインテスト用アダプタ２０ａ等と同一の機能を達する構成要素については同一番号を付しており重複する説明は省略する。
【００４２】
この実施の形態３にかかるバーンインテスト装置はアセンブリ用基板１０を装着することが可能なバーンインテスト用アダプタ２０ａとバーンインボード３０で構成されている。
【００４３】
バーンインテスト用アダプタ２０ａは実施の形態１のものと同様の構成をしており、この図４ではアセンブリ用基板１０がバーンインテスト用アダプタ２０ａに装着された状態であり、１〜複数個用意されている。ここで、アセンブリ用基板１０とバーンインテスト用アダプタ２０ａは、バーンインテスト用配線２２とバーンインテスト用波形入力端子２３が電気的に接続されるような位置で、例えばバネを用いたハサミ等の固定手段により固定される。
【００４４】
バーンインテスト用アダプタ２０ａ上のバーンインテスト用端子２１は、バーンインボード３０との接続を容易にするため、図１に示されるようにバーンインテスト用アダプタ２０ａの最外周部分の一部に配置されており、バーンインテスト用アダプタ２０ａ上に複数配置することも可能である。
【００４５】
バーンインボード３０は、図示しないバーンインテスト用波形発生装置からの入力波形をバーンインテスト用アダプタ２０ａに送るためのボードであり、バーンインボード３０上のソケット３１はバーンインテスト用アダプタ２０ａ内のバーンインテスト用端子２１をバーンインボード３０に電気的に接続させるとともにバーンインテスト用アダプタ２０ａをバーンインボード３０に固定させるためのものである。なお、ソケット３１は複数個でもよく、この場合はバーンインボード３０上に複数個のバーンインテスト用アダプタ２０ａを装着させることが可能となる。バーンインテスト用アダプタ２０ａとバーンインボード３０とは、バーンインテスト用アダプタ２０ａ内のバーンインテスト用端子２１をバーンインボード３０上のソケット３１に挿入することによって行われ、このような挿入によってバーンインテスト用端子２１とソケット３１は電気的に接続されることとなる。
【００４６】
アセンブリ用基板１０を装着したバーンインテスト用アダプタ２０ａは１〜複数個で構成され、バーンインテスト用アダプタ２０ａとバーンインボード３０は、バーンインボード３０の上面に対してバーンインテスト用アダプタ２０ａを垂直に立てた状態で３次元的に接続されている。
【００４７】
このように、バーンインボード３０上へのバーンインテスト用アダプタ２０ａの装着は、アセンブリ用基板と接続されたバーンインテスト用アダプタ２０ａの最外周部分に設けたバーンインテスト用端子２１を用いて３次元的に行うことが可能となる。
【００４８】
つぎに、この実施の形態３にかかるバーンインテスト装置を使用したバーンインテスト方法について説明する。半導体チップ１１をアセンブリ用基板１０と電気的に接続するよう搭載させる。そして、この半導体チップ１１が搭載されたアセンブリ用基板１０とバーンインテスト用アダプタ２０ａを電気的に接続させる。
【００４９】
半導体チップ１１を装着したバーンインテスト用アダプタ２０ａとバーンインボード３０を電気的に接続させるため、バーンインテスト用アダプタ２０ａのバーンインテスト用端子２１をバーンインボード３０上のソケット３１に装着する。
【００５０】
次に、バーンインボード３０を図示しないバーンインテスト用の入力波形発生装置に接続し、半導体チップ１１を例えば１２５℃といった高温環境下にして図示しないバーンインテスト用の入力波形発生装置からバーンインテスト用の入力波形を発生させる。バーンインテスト用入力波形発生装置からのバーインテスト用入力波形は、バーンインボード３０上に施された配線を通って、ソケット３１、バーンインテスト用端子２１、バーンインテスト用配線２２、バーンインテスト用波形入力端子２３を介して複数の半導体チップ１１に入力される。
【００５１】
このようにしてバーンインテスト用の入力波形が入力された半導体チップ１１は、所定時間この状態を保った後、バーンインテスト用アダプタ２０ａから半導体チップ１１と接続した状態のアセンブリ用基板１０を取り外す。最後にアセンブリ用基板１０がチップごとに分離されるよう切断し、後のテストにおいてチップごとに良否が判定され、良品と判定されたものだけが次工程へ進められ、実装されることになる。
【００５２】
なお、この実施の形態３においては、実施の形態１のバーンインテスト用アダプタ２０ａを用いて説明したが、実施の形態２のバーンインテスト用アダプタ２０ｂを用いても良い。
【００５３】
このように実施の形態３によれば、バーンインテスト用アダプタ２０ａの最外周部分にバーンインテスト用端子２１を設け、バーンインテスト装置にバーンインボード３０を備えているため、バーンインテスト用アダプタ２０ａの装着は３次元的に行うことができ、小スペースで一度に行えるバーンインテストの測定チップ数が増加する。
【００５４】
また、バーンインテストを実施した後、半導体チップ１１をアセンブリ用基板１０から取り外す必要がないため、作業工程を減らすことが可能となる。
【００５５】
また、半導体チップ１１を半導体集積回路装置に実装する前に半導体チップ１１のバーンインテストが可能となるため、実装前の半導体チップ１１の良品と不良品を選別することが可能となる。これにより、良品のみを実装して不良品を実装する必要がなくなるので、半導体集積回路装置の製造コスト削減につながる。
【００５６】
【発明の効果】
以上説明したとおり、この発明によれば、アセンブリ用基板にバーンインテスト用の配線やバーンインテスト用の端子を形成する必要がなくなり、バーンインテスト用アダプタ上のバーンインテスト用配線を切断する必要がなくなるため、アセンブリ用基板の切断に用いる基板切断装置の寿命を縮めることはない。さらに、バーンインテスト用アダプタを再利用することができるため、低コストでテストできるバーンインテスト装置を得ることが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】この発明のバーンインテスト用アダプタの構成を示す図である。
【図２】この発明の実施の形態１にかかるバーンインテスト用アダプタの構成を示す図である。
【図３】この発明の実施の形態２にかかるバーンインテスト用アダプタの構成を示す図である。
【図４】この発明の実施の形態３にかかるバーンインテスト装置の構成を示す図である。
【符号の説明】
１０ アセンブリ用基板、１１ａ，１１ｂ，１１ｃ，１１ｄ 半導体チップ、２０ａ，２０ｂ バーンインテスト用アダプタ、２１ バーンインテスト用端子、２２ バーンインテスト用配線、２３ バーンインテスト用波形入力端子、２４ａ，２４ｂ，２４ｃ，２４ｄ バーンインテスト用入力波形発生回路、３０ バーンインボード、３１ ソケット。
Claims (5)
- バーンインテスト用の入力波形を入力する端子を備えた複数の半導体チップが配置されたアセンブリ用基板に対し着脱可能なバーンインテスト用アダプタであって、
前記アセンブリ用基板に装着された時、前記アセンブリ用基板の各半導体チップの前記端子と接触するように配置される配線と、
前記配線に接続され、前記配線へ前記入力波形を入力するためのバーンインテスト用端子と、
を備えることを特徴とするバーンインテスト用アダプタ。 - 前記アセンブリ用基板が装着された状態で前記個々の半導体チップの位置に対応して前記配線上に、前記バーンインテスト用の入力波形の数を増加させるバーンインテスト用入力波形発生回路を、さらに備えることを特徴とする請求項１に記載のバーンインテスト用アダプタ。
- 前記バーンインテスト用アダプタは矩形状を有し、前記バーンインテスト用端子は、前記矩形状のバーンインテスト用アダプタの一辺に配置されることを特徴とする請求項１または２に記載のバーンインテスト用アダプタ。
- 請求項３に記載のバーンインテスト用アダプタと、
前記バーンインテスト用端子が配置された位置で前記バーンインテスト用アダプタを保持するソケットと、
前記ソケットを保持し、このソケットにバーンインテスト用の入力波形を入力するための配線を有するバーンインボードと、
を備えることを特徴とするバーンインテスト装置。 - 前記ソケットが複数備えられることを特徴とする請求項４に記載のバーンインテスト装置。
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| US20050146337A1 (en) | 2005-07-07 |
| US20050098778A1 (en) | 2005-05-12 |
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