KR100630531B1 - 시스템 온 칩 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 로직 (logic) 소자와 디램 (DRAM) 소자를 동일 칩 상에 통합시킨 시스템 온 칩 (SOC) 소자의 제조 방법에 관한 것으로, DRAM 소자와 로직 소자를 제 2 금속 배선 형성시 까지 동시에 형성하고, 이후, DRAM 소자의 캐패시터를 MIM 구조로 형성하므로써, 본 발명은 DRAM 소자 형성후에 로직 소자를 형성하는 기존의 MML 소자 제조 공정 방법시의 문제점인 DRAM 소자의 높이에 해당하는 산화막을 식각해야하는 공정상의 어려움을 해결할 수 있고, 제 2 금속 배선 형성까지를 로직 지역과 DRAM 지역에서 동시에 형성하므로 DRAM 지역을 먼저 형성한 후 로직 지역을 형성하는 기존의 방식에 비해 공정을 단순화 시킬 수 있고, MIM 구조의 캐패시터를 사용하여 캐패시터의 특성을 향상시킬 수 있는 시스템 온 칩 소자의 제조 방법에 관하여 기술된다.
시스템 온 칩, 로직 소자, DRAM 소자

Description

시스템 온 칩 소자의 제조 방법{Method of manufacturing a system on chip device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 시스템 온 칩 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 소자 분리막
13: 접합부 14: 워드 라인
15: 제 1 층간 절연막 16: 비트 라인
17: 제 1 질화막 18: 캐패시터 콘택 플러그
19: 제 1 금속 배선 20: 제 2 층간 절연막
21: 제 2 금속 배선 22: 제 3 층간 절연막
23: 제 2 질화막 24: 캐패시터 공간
25: 질화막 스페이서 26: 희생막
27: 하부 전극 공간 28: 하부 전극 기둥
29: 하부 전극 30: 유전체막
31: 상부 전극 32: 제 4 층간 절연막
33: 제 3 금속 배선 34: 보호막
L: 로직 소자 지역 D: DRAM 소자 지역
DC: DRAM 소자의 셀 지역 DP: DRAM 소자의 주변 지역
본 발명은 로직 (logic) 소자와 디램 (DRAM) 소자를 동일 칩 상에 통합시킨 시스템 온 칩 (System-On-Chip; SOC) 소자의 제조 방법에 관한 것으로, 특히 로직 소자와 DRAM 소자를 제 2 금속 배선 형성까지 동시에 형성하여 공정을 단순화시키면서, MIM (Metal-Insulator-Metal) 구조의 캐패시터를 사용하는 시스템 온 칩 소자의 제조 방법에 관한 것이다.
일반적으로, 로직 연산을 하는 로직 소자와 기억 소자인 메모리 소자는 별도로 제조하였다. 이들 로직 소자와 메모리 소자는 필요에 따라 기판상에서 시스템으로 집적(intergration)하였으나, 소자의 집적도가 점점 증가함에 따라 연산 속도의 향상과 효율을 증대시키기 위해 로직 소자와 메모리 소자를 동일 칩 상에 제조하는 시스템 온 칩 소자의 중요도가 높아지고 있다.
집적 효율이 높은 DRAM 기억 소자를 이용하는 DRAM형 MML(Merged Memory Logic) 소자의 기존 제조 공정에서는 DRAM 제조 공정에서 유구되는 높은 서멀 버짓(thermal budget) 때문에 로직 소자 부분을 산화막으로 덮고 DRAM 부분을 먼저 형성한 후, 로직 부분을 후에 형성하는 방법이 주로 사용되어 왔다. 이러한 제조 공법(process scheme)을 사용하는 경우, DRAM의 공정 완료후 로직 부분에 덮혀 있는 두꺼운 산화막을 제거하고, 로직 소자의 공정을 진행하여야 하므로, 공정이 어려우면서 복잡하여 지고, 공정의 생산성(through put)이 낮아지는 문제점이 있다. 이러한 제조 공법은 주로 DRAM의 캐패시터 형성시의 높은 열공정에 기인한 것으로 ONO 캐패시터를 사용한 MML 소자에서는 유일한 제조 공법으로 생각되어 왔다. 또한, DRAM의 MIM 캐패시터 형성시 텅스텐(W)을 전극으로 사용하는 것이 제안되었으나, 텅스텐을 전극으로 사용할 시 캐패시터의 특성의 열화로 소자를 제조한 후 특성 열화가 문제시 되었다.
따라서, 본 발명은 제조 공정의 단순화를 통해 생산성을 향상시키면서 MIM 구조의 캐패시터를 사용하여 캐패시터의 특성을 향상시킬 수 있는 시스템 온 칩 소자의 제조 방법을 제공함에 그 목적이 있다.
기존의 제조 공법은 주로 DRAM의 캐패시터 형성시의 높은 열공정으로 인한 서멀 버짓 때문인데, 최근 캐패시터의 제조 공정 기술의 개발에 따라 고유전체 예를 들어 Ta2O5, BST 등과 같은 고유전물질을 사용하는 MIM 구조의 캐패시터가 사용되어지고 있고, 이러한 MIM 구조의 캐패시터 제조 공정에서는 서멀 버짓이 감소하 게 되어 기존의 제조 공법을 개선하는 것이 가능하여 본 발명에서는 보다 공정을 단순화 시키면서 공정의 안정화 및 소자 제조 공정의 수율을 향상시킬 수 있도록 시스템 온 칩 소자의 제조 방법을 개선시킨다.
본 발명의 시스템 온 칩 소자 제조 방법은 로직 소자 지역과 DRAM 소자의 셀 지역 및 DRAM 소자의 주변 지역 각각의 반도체 기판에 다수의 접합부 및 다수의 워드 라인을 형성하는 단계; 전체 구조상에 제 1 층간 절연막을 형성한 후, 상기 셀 지역에 비트 라인을 형성하는 단계; 전체 구조상에 제 1 질화막을 형성한 후, 상기 로직 소자 지역과 주변 지역에 제 1 금속 배선을 형성하고, 상기 셀 지역에 캐패시터 콘택 플러그를 형성하는 단계; 전체 구조상에 제 2 층간 절연막을 형성한 후, 상기 로직 소자 지역 및 주변 지역에 제 2 금속 배선을 형성하는 단계; 전체 구조상에 제 3 층간 절연막 및 제 2 질화막을 순차적으로 형성한 후, 상기 셀 지역의 제 2 질화막, 제 3 층간 절연막 및 제 2 층간 절연막을 식각하여 캐패시터 공간을 형성하는 단계; 상기 캐패시터 공간의 측벽에 질화막 스페이서를 형성하는 단계; 상기 캐패시터 공간을 희생막으로 채우고, 상기 희생막의 일부분을 식각하여 상기 캐패시터 콘택 플러그가 노출되는 하부 전극 공간을 형성하는 단계; 상기 하부 전극 공간에 도전성 물질을 채운 후, 상기 희생막을 제거하여 하부 전극 기둥을 형성하는 단계; 상기 하부 전극 기둥이 형성된 상기 캐패시터 공간 부분에 하부 전극, 유전체막 및 상부 전극으로 된 캐패시터를 형성하는 단계; 및 전체 구조상에 제 4 층간 절연막, 제 3 금속 배선 및 보호막을 순차적으로 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 시스템 온 칩 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역을 정의한다. 로직 소자 지역(L)과 DRAM 소자 지역(D)의 셀 지역(DC) 및 주변 지역(DP) 각각의 액티브 영역에 다수의 접합부(13) 및 다수의 워드 라인(14)을 형성한 후, 전체 구조상에 제 1 층간 절연막(15)을 형성한다. 제 1 층간 절연막(15)의 일부분을 식각하여 콘택홀을 형성한 후, 비트 라인 형성 공정을 통해 DRAM 소자의 셀 지역(DC)에 형성된 드레인 접합부(13)와 연결되는 비트 라인(16)을 형성한다. 비트 라인(16)을 포함한 제 1 층간 절연막(15) 상에 제 1 질화막(17)을 형성한다. 제 1 질화막(17) 및 제 1 층간 절연막(15)의 일부분을 식각하여 콘택홀을 형성한 후, 금속 배선 형성 공정을 통해 로직 소자 지역(L)과 DRAM 소자의 주변 지역(DP)에 형성된 접합부(13) 각각과 개별적으로 연결되는 제 1 금속 배선(19)을 형성하고, DRAM 소자의 셀 지역(DC)에 형성된 소오스 접합부(13)와 연결되는 캐패시터 콘택 플러그(18)는 제 1 금속 배선(19) 형성과 동시에 형성된다.
상기에서, 제 1 질화막(17)은 추후 캐패시터가 형성될 공간을 확보하기 위한 식각 공정과 공간을 채우는 물질을 제거하기 위한 식각 공정시에 식각 방지(etch barrier) 역할을 한다.
도 1b를 참조하면, 제 1 금속 배선(19)을 포함한 제 1 질화막(17) 상에 제 2 층간 절연막(20)을 형성하고, 제 2 층간 절연막(20)의 일부분을 식각하여 콘택홀을 형성한 후, 금속 배선 형성 공정을 통해 로직 소자 지역(L) 및 DRAM 소자의 주변 지역(DP) 각각에 형성된 제 1 금속 배선(19)에 개별적으로 연결되는 제 2 금속 배선(21)을 형성한다. 제 2 금속 배선(21)을 포함한 제 2 층간 절연막(20) 상에 제 3 층간 절연막(22) 및 제 2 질화막(23)을 순차적으로 형성한다. DRAM 소자의 셀 지역(DC)에서 제 2 질화막(23), 제 3 층간 절연막(22) 및 제 2 층간 절연막(20)의 일부분을 순차적으로 식각하여 캐패시터 콘택 플러그(18)가 노출되는 캐패시터 공간(24)을 형성한다. 캐패시터 공간(24)의 측벽에 질화막 스페이서(25)를 형성한다.
상기에서, 캐패시터 공간(24)을 형성하기 위한 식각 공정시 제 1 질화막(17)은 제 1 층간 절연막(15)이 식각 되는 것을 방지하는 역할을 한다. 제 1 질화막(17), 제 2 질화막(23) 및 질화막 스페이서(25)는 추후 캐패시터 공간(24)을 채우는 물질을 제거하기 위한 식각 공정시에 식각 방지(etch barrier) 역할을 한다.
도 1c를 참조하면, 캐패시터 공간(24)을 희생막(26)으로 채운다. 희생막(26)은 질화물으로 형성된 막(17, 23 및 25)과 식각 선택비가 다른 물질로 형성하는데, 예를 들어, 산화물 등을 증착한 후, 평탄화시켜 캐패시터 공간(24) 내부에만 희생막(26)을 형성한다.
도 1d를 참조하면, 희생막(26)의 일부분을 식각하여 캐패시터 콘택 플러그(18)가 노출되는 하부 전극 공간(27)을 형성하고, 하부 전극 공간(27)에 텅스텐, TiN 등과 같은 도전성 물질을 채운 후, 화학적 기계적 연마(CMP) 공정을 실시하여 캐패시터 콘택 플러그(18)와 연결되는 하부 전극 기둥(28)을 형성한다.
도 1e를 참조하면, 하부 전극 기둥(28)을 둘러싸고 있는 희생막(26)을 습식 식각 방식으로 완전히 제거한 후, 전체 구조상에 하부 전극용 금속, 고유전체 및 상부 전극용 금속을 순차적으로 증착하고 패터닝하여 하부 전극(29), 유전체막(30) 및 상부 전극(31)으로 이루어진 캐패시터를 완성한다.
상기에서, 하부 전극 및 상부 전극(29 및 31)은 CVD TiN을 사용하거나 그 이외에 현재 캐패시터의 전극용으로 사용되고 있는 모든 금속을 사용하여 형성할 수 있다. 유전체막(30)은 Ta2O5, BST 등과 같은 고유전물질을 사용하여 형성한다.
도 1f를 참조하면, 캐패시터를 포함한 전체 구조상에 제 4 층간 절연막(32)을 형성한다. 제 4 층간 절연막(32), 제 2 질화막(23) 및 제 3 층간 절연막(22)의 일부분을 순차적으로 식각하여 콘택홀을 형성한 후, 금속 배선 형성 공정을 통해 제 2 금속 배선(21) 및 상부 전극(31) 각각에 개별적으로 연결되는 제 3 금속 배선(33)을 형성한다. 제 3 금속 배선(33)을 포함한 제 4 층간 절연막(32) 상에 보호막(34)을 형성하여 시스템 온 칩 소자를 제조한다.
상술한 바와 같이, 본 발명은 DRAM 소자와 로직 소자를 제 2 금속 배선 형성 시 까지 동시에 형성하고, 이후, DRAM 소자의 캐패시터를 MIM 구조로 형성하여 시스템 온 칩 소자를 제조하므로써, DRAM 소자 형성후에 로직 소자를 형성하는 기존의 MML 소자 제조 공정 방법시의 문제점인 DRAM 소자의 높이에 해당하는 산화막을 식각해야하는 공정상의 어려움을 해결할 수 있고, 제 2 금속 배선 형성까지를 로직 지역과 DRAM 지역에서 동시에 형성하므로 DRAM 지역을 먼저 형성한 후 로직 지역을 형성하는 기존의 방식에 비해 공정을 단순화 시킬 수 있고, MIM 구조의 캐패시터를 사용하여 캐패시터의 특성을 향상시킬 수 있다.

Claims (11)

  1. 로직 소자 지역과 DRAM 소자의 셀 지역 및 DRAM 소자의 주변 지역 각각의 반도체 기판에 다수의 접합부 및 다수의 워드 라인을 동시에 형성하는 단계;
    상기 셀 지역에 비트 라인을 형성한 후, 상기 로직 소자 지역과 주변 지역에 제 1 금속 배선을 형성하고, 동시에 상기 셀 지역에 캐패시터 콘택 플러그를 형성하는 단계;
    상기 로직 소자 지역 및 주변 지역에 제 2 금속 배선을 형성하는 단계;
    상기 캐패시터 콘택 플러그와 연결되는 캐패시터를 형성하는 단계; 및
    제 3 금속 배선 및 보호막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터는 MIM 구조로 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  3. 로직 소자 지역과 DRAM 소자의 셀 지역 및 DRAM 소자의 주변 지역 각각의 반도체 기판에 다수의 접합부 및 다수의 워드 라인을 형성하는 단계;
    전체 구조상에 제 1 층간 절연막을 형성한 후, 상기 셀 지역에 비트 라인을 형성하는 단계;
    전체 구조상에 제 1 질화막을 형성한 후, 상기 로직 소자 지역과 주변 지역에 제 1 금속 배선을 형성하고, 상기 셀 지역에 캐패시터 콘택 플러그를 형성하는 단계;
    전체 구조상에 제 2 층간 절연막을 형성한 후, 상기 로직 소자 지역 및 주변 지역에 제 2 금속 배선을 형성하는 단계;
    전체 구조상에 제 3 층간 절연막 및 제 2 질화막을 순차적으로 형성한 후, 상기 셀 지역의 제 2 질화막, 제 3 층간 절연막 및 제 2 층간 절연막을 식각하여 캐패시터 공간을 형성하는 단계;
    상기 캐패시터 공간의 측벽에 질화막 스페이서를 형성하는 단계;
    상기 캐패시터 공간을 희생막으로 채우고, 상기 희생막의 일부분을 식각하여 상기 캐패시터 콘택 플러그가 노출되는 하부 전극 공간을 형성하는 단계;
    상기 하부 전극 공간에 도전성 물질을 채운 후, 상기 희생막을 제거하여 하부 전극 기둥을 형성하는 단계;
    상기 하부 전극 기둥이 형성된 상기 캐패시터 공간 부분에 하부 전극, 유전체막 및 상부 전극으로 된 캐패시터를 형성하는 단계; 및
    전체 구조상에 제 4 층간 절연막, 제 3 금속 배선 및 보호막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 비트 라인은 상기 셀 지역에 형성된 드레인 접합부와 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 1 금속 배선은 상기 로직 소자 지역과 주변 지역에 형성된 접합부 각각과 개별적으로 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  6. 제 3 항에 있어서,
    상기 캐패시터 콘택 플러그는 상기 셀 지역에 형성된 소오스 접합부와 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  7. 제 3 항에 있어서,
    상기 제 2 금속 배선은 상기 로직 소자 지역 및 주변 지역 각각에 형성된 상 기 제 1 금속 배선에 개별적으로 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  8. 제 3 항에 있어서,
    상기 제 1 질화막, 제 2 질화막 및 질화막 스페이서는 식각 공정시에 식각 방지 역할을 하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  9. 제 3 항에 있어서,
    상기 희생막은 산화물을 증착한 후, 평탄화시켜 상기 캐패시터 공간 내부에만 형성시키는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  10. 제 3 항에 있어서,
    상기 캐패시터는 MIM 구조로 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
  11. 제 3 항에 있어서,
    상기 제 3 금속 배선은 상기 제 2 금속 배선 및 상부 전극 각각에 개별적으로 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.
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