JP2004119937A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ツインセル方式の半導体記憶装置のチップ面積を縮小する。
【解決手段】データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置１において、ワード線ＷＬａ、ＷＬｂごとにビット線ピッチで、メモリセルＭＣを配置し、ビット線ＢＬ１、／ＢＬ１またはビット線ＢＬ２、／ＢＬ２と接続された、領域Ｅ１または領域Ｅ２で示す相補の情報を記憶した２つのメモリセルＭＣで、ツインセルを形成する。
【選択図】 図１
【解決手段】データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置１において、ワード線ＷＬａ、ＷＬｂごとにビット線ピッチで、メモリセルＭＣを配置し、ビット線ＢＬ１、／ＢＬ１またはビット線ＢＬ２、／ＢＬ２と接続された、領域Ｅ１または領域Ｅ２で示す相補の情報を記憶した２つのメモリセルＭＣで、ツインセルを形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯機器など電子機器の高性能化が進むにつれ、低消費電力化、大容量化、高集積化が可能でかつ信頼性が高いメモリが求められている。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型の半導体記憶装置は、メモリセルが、１つのセルトランジスタと１つのキャパシタからなり、構造が単純であり高集積化・大容量化がしやすいという特徴から、応用範囲の拡大と更なる性能向上が期待されている。
【０００４】
さらに、ＤＲＡＭの消費電力の低減などを目的とした、データを１対のメモリセルにＨｉｇｈレベル（以下Ｈレベルと略す）とＬｏｗレベル（以下Ｌレベルと略す）の相補の情報として記憶するツインセル方式のＤＲＡＭが提案されている（例えば、特許文献１参照）。
【０００５】
図８は、従来のＤＲＡＭ型の半導体記憶装置のメモリセル配置の模式図であり、（ａ）はシングルセル方式、（ｂ）はツインセル方式のメモリセル配置の模式図である。
【０００６】
シングルセル方式の半導体記憶装置１００、ツインセル方式の半導体記憶装置１０１の両方とも、１つのセルトランジスタ、１つのセルキャパシタの１Ｔ／１ＣからなるメモリセルＭＣが、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、ワード線ＷＬとの交差位置に接続された構成であり、シングルセル方式とツインセル方式とも同じセルアレーを用いているのでセル配置は同様である。両者の違いは、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とセンスアンプ１１０、１１１の接続方法である。図８（ａ）のシングルセルの場合は、ビット線ＢＬ１、／ＢＬ１とビット線ＢＬ２、／ＢＬ２の２本ごとに対を成し、センスアンプ１１０、１１１に接続する。一方、図８（ｂ）のツインセルの場合は、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２を１本おきの対として、ビット線ＢＬ１、／ＢＬ１はセンスアンプ１１０に接続し、ビット線ＢＬ２、／ＢＬ２はセンスアンプ１１１に接続する。
【０００７】
また、図８中で、領域Ｅ２０、Ｅ２１、Ｅ２２、Ｅ２３の部分は、１本のワード線ＷＬを駆動したときに、１データとして成り立つ部分を示す。すなわち、図８（ａ）の領域Ｅ２０では、メモリセルＭＣが接続されたビット線ＢＬ１と、メモリセルＭＣの接続しないビット線／ＢＬ１（リファレンス電位を保持）の電位をセンスアンプ１１１で比較して１ビットのデータとして読み出す。領域Ｅ２１についても同様に、ビット線ＢＬ２とビット線／ＢＬ２の電位をセンスアンプ１１０で比較して１ビットのデータとして読み出す。図８（ｂ）の領域Ｅ２２では、相補の情報が記憶されている１対のメモリセルＭＣのゲートと接続した相補のビット線ＢＬ２、／ＢＬ２の電位を、センスアンプ１１０で比較して１ビットのデータとして読み出す。領域Ｅ２３についても同様に、相補のビット線ＢＬ１、／ＢＬ１の電位をセンスアンプ１１１で比較して１ビットのデータとして読み出す。
【０００８】
図８（ｂ）のようなツインセル方式の半導体記憶装置１０１の場合、領域Ｅ２２のデータ読み出しの場合は、センスアンプ１１０のみ活性化され、センスアンプ１１１は活性化されなくてよい。一方、領域Ｅ２３のデータの読み出しの場合は、センスアンプ１１１のみ活性化され、センスアンプ１１０は活性化されなくてよい。また、読み出しの際に、１対のメモリセルＭＣに記憶されたＨレベルとＬレベルの相補の情報を、相補のビット線ＢＬ１、／ＢＬ１またはビット線ＢＬ２、／ＢＬ２で読み出すため、シングルセル方式でリファレンス電位と比較する場合に比べ、データ保持のマージンを大きくとれる。これによって、リフレッシュサイクルを長くすることができ、消費電力を少なくすることができる。
【０００９】
図８のような半導体記憶装置１００、１０１において、セルアレー配置のレイアウトは、セルキャパシタがビット線より下方に形成されるＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）構造と、セルキャパシタがビット線より上方に形成されるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造に分かれる。
【００１０】
プロセス工程的には、セルキャパシタを、ＣＵＢ構造ではビット線より前、ＣＯＢ構造ではビット線より後の工程で形成する。
図９は、従来のＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン、（ｂ）が図９（ａ）のＣ−Ｃ’線の一部に対応した半導体記憶装置の断面図である。
【００１１】
図９（ａ）で示すレイアウトパターンは、図８（ａ）、（ｂ）のシングルセル方式、及びツインセル方式の両方に適用されるレイアウトパターンであるが、以下ではツインセル方式を想定して説明を進める。
【００１２】
ＣＵＢ構造の半導体記憶装置１０１ａのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２と複数のワード線パターンＷＬｐが格子状に配列された構成に、図８で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２と同方向に配置した基板拡散層パターン１５０ｐと、キャパシタパターン１５１ｐと、コンタクトプラグパターン１５２ｐ、１５３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１０１ａの構成は、図９（ｂ）の断面図に示すように、基板１５４に形成される拡散層１５０ａ、１５０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２の下に形成されるキャパシタ１５１と、拡散層１５０ｂとキャパシタ１５１とのコンタクトのためのコンタクトプラグ１５２、拡散層１５０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１５３とを形成し配置した構成となる。キャパシタ１５１は、製造上の制約により、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１５３及び隣のキャパシタ１５１との間に一定の間隔（ここではワード線１本分のスペース）を空けて形成される。図９（ａ）において、破線で囲った領域Ｅ２５ａ、Ｅ２５ｂ、Ｅ２６ａ、Ｅ２６ｂは、それぞれ１Ｔ／１Ｃの１つのメモリセルＭＣに相当し、領域Ｅ２５ａ、Ｅ２５ｂの対、領域２６ａ、２６ｂの対が、それぞれ１つのツインセルを構成する。
【００１３】
ここで、基板１５４をｐ型、ドレインまたはソースとなる拡散層１５０ａ、１５０ｂをｎ型とすると、ワード線ＷＬをゲート電極としてワード線ＷＬの下部に、例えば、図示しない酸化膜が形成されているので、ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌｌｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。
【００１４】
なお、ＣＵＢ構造として、上記では、スタックキャパシタを用いた例を示したがトレンチキャパシタを用いる場合もある。しかし、ここでは説明を省略する。
図１０は、従来のＣＯＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造のセルアレー配置のレイアウトパターン、（ｂ）が図１０（ａ）のＤ−Ｄ’線の一部に対応した半導体記憶装置の断面図である。
【００１５】
以下、ＣＵＢ構造の半導体記憶装置１０１ａ場合と同様にツインセル方式を想定して説明を進める。
ＣＯＢ構造の半導体記憶装置１０１ｂのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２とワード線パターンＷＬｐとが格子状に配列された構成に、図８で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２に対して斜めに配置した基板拡散層パターン１６０ｐと、キャパシタパターン１６１ｐと、コンタクトプラグパターン１５２ｐ、１５３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１０１ｂの構成は、図１０（ｂ）に示すように、基板１６４に形成される拡散層１６０ａ、１６０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２より上方に形成されるキャパシタ１６１と、拡散層１６０ｂとキャパシタ１６１とのコンタクトのためのコンタクトプラグ１６２と、拡散層１６０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１６３とを形成し配置した構成となる。キャパシタ１６１は、構造上の制約から、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１６３及び隣のキャパシタ１６１と一定の間隔（ここでは、ワード線１本分のスペース）を空けて形成される。また、図１０（ａ）において、破線で囲った領域Ｅ２７ａ、Ｅ２７ｂの対、領域Ｅ２８ａ、Ｅ２８ｂの対が、それぞれ１つのツインセルとなる。
【００１６】
なお、ＣＵＢ構造の半導体記憶装置１０１ａの場合と同様に、基板１６４をｐ型、ドレインまたはソースとある拡散層１６０ａ、１６０ｂをｎ型とすると、ワード線ＷＬをゲート電極としてワード線ＷＬの下部に、例えば、図示しない酸化膜が形成されているので、ｎ型のＭＯＳＦＥＴが形成されている。
【００１７】
また、図９、１０において、最小加工寸法をＦ（ワード線ＷＬの線幅及び間隔）としたとき、ＣＵＢ構造、ＣＯＢ構造のどちらの場合についても１Ｔ／１Ｃにつき８Ｆ２で構成される。
【００１８】
図１１は、従来の半導体記憶装置の回路図の例であり、（ａ）はＣＵＢ構造の半導体記憶装置の回路図、（ｂ）はＣＯＢ構造の半導体記憶装置の回路図である。
【００１９】
半導体記憶装置１０１ａ、１０１ｂにおいて、図８のメモリセルＭＣは、ＭＩＳ（Ｍｅｔａｌｌｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴ（以下セルトランジスタと呼ぶ）Ｔｒと、セルキャパシタＣからなり、セルトランジスタＴｒの一方の入出力端子（ドレインまたはソース）はビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のいずれかと接続されており、他方の入出力端子はセルキャパシタＣと接続され、ゲートはワード線ＷＬと接続される。セルキャパシタＣの他方の端子は、セルプレート電位（例えばＬレベルとＨレベルの電源電位の中間の電位）となっている。また、破線で囲った領域Ｅ２９、Ｅ３０、Ｅ３１、Ｅ３２は、１Ｔ／１ＣのメモリセルＭＣの対によるツインセルとなっている。
【００２０】
あるワード線ＷＬを選択し、駆動すると、そのワード線ＷＬにゲートを接続したセルトランジスタＴｒがオンし、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とセルキャパシタＣとを電気的に接続する。図８で示したように、ビット線ＢＬ１、／ＢＬ１は、同じセンスアンプ１１１に接続し、ビット線ＢＬ２、／ＢＬ２は、センスアンプ１１０に接続され、相補の情報の読み出しを行う。
【００２１】
【特許文献１】
特開２００１−１４３４６３号公報（段落番号〔００２６〕〜〔００３２〕，図１）
【００２２】
【発明が解決しようとする課題】
しかし、上記のように、従来のツインセル方式の半導体記憶装置１０１では、シングルセル方式と同一のセルアレーを用いていたため、シングルセル方式の１セル当たりの典型的な面積８Ｆ２に対して、ツインセル方式の１セル当たりの典型的な面積は１６Ｆ２となっており、セルアレーの面積は実質的にはシングルセルの２倍となっていた。このため、半導体記憶装置の総チップ面積が大きくなってしまうという問題があった。
【００２３】
また、例えば、図１０で示したようなレイアウトの場合、拡散層１６０ｂに隣接するワード線ＷＬを駆動した場合、拡散層１６０ｂを介して、キャパシタ１６１の電荷のリークが起きるというＤＲＡＭのような揮発性メモリゆえの問題がある。特に、キャパシタ１６１が属するメモリセルＭＣがスタンバイ状態であり、隣のメモリセルＭＣの上記のようなワード線ＷＬを頻繁に活性化した場合に、データ破壊につながる恐れがある。
【００２４】
本発明はこのような点に鑑みてなされたものであり、性能を損なわず、もしくは向上させながら、ツインセル方式として、半導体記憶装置の総チップ面積を縮小することが可能な半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置１において、ワード線ＷＬａ、ＷＬｂごとにビット線ピッチで、メモリセルＭＣを配置したことを特徴とする半導体記憶装置１が提供される。
【００２６】
上記構成によれば、ワード線方向には、２つのビット線対（ビット線ＢＬ１、／ＢＬ１の対と、ビット線ＢＬ２、／ＢＬ２の対）に、領域Ｅ１、Ｅ２で示すシングルセル２つ分、つまり１対のセルに相補のデータを記憶し、１ビットあたりの（１データあたりの）面積を縮小する。
【００２７】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体記憶装置の模式図であり、セル配置を示した図である。
【００２８】
半導体記憶装置１のセル配置は、ワード線ＷＬａ、ＷＬｂごとにビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のピッチでメモリセルＭＣが配置されている構成からなる。また、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２は折り返しビット線方式で配線されており、センスアンプ１０またはセンスアンプ１１に接続されている。また、製造上の制約により、ワード線ＷＬａ、ＷＬｂ２本につき、１本の駆動しないワード線（以下ダミーワード線と呼ぶ）ＷＬｄが配置されている。メモリセルＭＣは、ここでは特にＤＲＡＭセルを用いた場合、つまり１トランジスタと１キャパシタからなる１Ｔ／１Ｃ構造について説明する。
【００２９】
半導体記憶装置１は、ツインセル方式であり、領域Ｅ１、Ｅ２がそれぞれ１ビットの相補記憶情報に対応している。領域Ｅ１の相補記憶情報を読み出す場合、ワード線ＷＬａに電圧を印加し、ＨまたはＬレベルの相補のデータが書き込まれたメモリセルＭＣと接続されたビット線ＢＬ１、／ＢＬ１の電位の変化をセンスアンプ１０で検出し、データを読み出す。領域Ｅ２の相補記憶情報を読み出す場合は、相補のデータが書き込まれたメモリセルＭＣと接続されたビット線ＢＬ２、／ＢＬ２の電位の変化をセンスアンプ１１で検出し、データを読み出す。これにより、図１の右側の矢印で示したように、ワード線方向には、２つのビット線対に２つのデータを記憶できることから、中央の矢印で示したように、４本のワード線（２対のワード線ＷＬａ、ＷＬｂ）と、２本のダミーワード線ＷＬｄの６本あたり、図示した範囲で８つのデータを記憶することが可能となる。
【００３０】
なお、ダミーワード線ＷＬｄには、固定電位を印加する。固定電位は、ワード線をリセットするワード線リセット電位（０Ｖまたはそれ以下の電位）や、いずれかの内部電源電位（電源電位や、ワード線昇圧のための電位）が好ましい。
【００３１】
次に半導体記憶装置１のセルアレー配置でのレイアウトを説明する。レイアウトの実施の形態として、セルキャパシタがビット線より下方に形成されるＣＵＢ構造と、セルキャパシタがビット線より上方に形成されるＣＯＢ構造につき、それぞれ示す。
【００３２】
図２は、ＣＵＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウト、（ｂ）が図２（ａ）のＡ−Ａ’線の一部に対応した半導体記憶装置の断面図である。
【００３３】
ＣＵＢ構造の半導体記憶装置１ａのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２とワード線パターンＷＬａｐ、ＷＬｂｐとダミーワード線パターンＷＬｄｐが格子状に配列された構成に、図１で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２と同方向に配置した基板拡散層パターン５０ｐと、キャパシタパターン５１ｐと、コンタクトプラグパターン５２ｐ、５３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１ａの構成は、図２（ｂ）に示すように、基板５４に形成される拡散層５０ａ、５０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２の下方に形成されるセルキャパシタ５１と、拡散層５０ｂとセルキャパシタ５１とのコンタクトのためのコンタクトプラグ５２、拡散層５０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ５３とを形成し配置した構成である。セルキャパシタ５１は、製造上の制約から、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ５３及び隣のセルキャパシタ５１との間に一定の間隔（ここでは、ワード線１本分のスペース）を空けて形成される。
【００３４】
図２（ａ）において、破線で囲った領域Ｅ５、Ｅ６は、それぞれＨまたはＬレベルの相補の情報が記憶される、２つのメモリセルＭＣからなるツインセルを示している。ここで、例えば、領域Ｅ５は図１の領域Ｅ１と、領域Ｅ６は図１の領域Ｅ２とそれぞれ対応する。
【００３５】
ここで、基板５４はｐ型、ドレインまたはソースとなる拡散層５０ａ、５０ｂはｎ型であり、ワード線ＷＬａをゲート電極としてワード線ＷＬａの下部に、例えば、図示しない酸化膜が形成されているので、ｎ型のＭＯＳＦＥＴが形成されている。
【００３６】
なお、図１で説明したような折り返しビット線方式で接続されている少なくとも１対のビット線ＢＬ１、／ＢＬ１、またはビット線ＢＬ２、／ＢＬ２は同じ配線層において形成される。
【００３７】
また、ＣＵＢ構造として、上記ではセルキャパシタＣの例として、スタックキャパシタを用いたが、トレンチキャパシタを用いてもよい。
図３は、ＣＯＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造の半導体記憶装置のレイアウト、（ｂ）が図３（ａ）のＢ−Ｂ’線の一部に対応した半導体記憶装置の断面図である。
【００３８】
ＣＯＢ構造の半導体記憶装置１ｂのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２とワード線パターンＷＬａｐ、ＷＬｂｐとダミーワード線パターンＷＬｄｐが格子状に配列された構成に、図１で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２に対して斜めに配置した基板拡散層パターン６０ｐと、キャパシタパターン６１ｐと、コンタクトプラグパターン６２ｐ、６３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１ｂの構成は、図３（ｂ）に示すように、基板６４に形成される拡散層６０ａ、６０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２より上方に形成されるセルキャパシタ６１と、拡散層６０ｂとセルキャパシタ６１とのコンタクトのためのコンタクトプラグ６２、拡散層６０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ６３とを形成し配置した構成である。セルキャパシタ６１は、製造上の制約からビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ６３及び隣のセルキャパシタ６１との間に一定の間隔（ここでは、ワード線１本分のスペース）を空けて形成される。また、図３（ａ）において、破線で囲った領域Ｅ７、Ｅ８は、それぞれ１Ｔ／１Ｃが２個分の１つのツインセルとなる。ここで、例えば、領域Ｅ７は図１の領域Ｅ１と、領域Ｅ８は図１の領域Ｅ２とそれぞれ対応する。
【００３９】
なお、ＣＵＢ構造の半導体記憶装置１ａの場合と同様に、図３（ｂ）では、基板６４に、ドレインまたはソースとなる拡散層６０ａ、６０ｂが形成された様子を図示している。これにより、例えば、ｎ型のＭＯＳＦＥＴを形成している。
【００４０】
図２、３のように、ＣＵＢ構造、ＣＯＢ構造いずれの場合においても、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のピッチでビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と拡散層５０ａ、５０ｂ、６０ａ、６０ｂとのコンタクトのためのコンタクトプラグ５３、６３、及び、セルキャパシタ５１、６１を配置するようなレイアウトにすることで、図１で説明したようなビット線ピッチでメモリセルＭＣを配置した、ツインセル方式の半導体記憶装置１が実現可能である。
【００４１】
ただしＣＵＢ構造、ＣＯＢ構造、いずれの場合も、ストレージの開口部の面積が減少する可能性があるので、アスペクト比の変更によって容量を所望の値にする、もしくは回路技術などで対応することになる可能性がある。
【００４２】
図４は、本発明の第１の実施の形態の半導体記憶装置の回路図である。
この回路図は、図２、３で示したＣＵＢ構造、ＣＯＢ構造の両方に対応した回路図であり、半導体記憶装置１において、図１のメモリセルＭＣは、セルトランジスタＴｒと、セルキャパシタＣからなり、セルトランジスタＴｒの一方の入出力端子（ドレインまたはソース）はビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のいずれかと接続されており、他方の入出力端子はセルキャパシタＣと接続され、ゲートはワード線ＷＬａまたはワード線ＷＬｂと接続される。セルキャパシタＣの他方の端子は、セルプレート電位（例えばＨレベル、Ｌレベルの電源電位の中間の電位）となっている。ダミーワード線ＷＬｄにはセルトランジスタＴｒは接続されない。ここで、破線で囲んだ領域Ｅ９、Ｅ１０は、２対の１Ｔ／１ＣのメモリセルＭＣからなるツインセルを示す。例えば、領域Ｅ９は、図１の領域Ｅ１と対応し、領域Ｅ１０は、図１の領域Ｅ２と対応している。
【００４３】
ワード線ＷＬａを選択し駆動すると、ワード線ＷＬａにゲートを接続したセルトランジスタＴｒがオンし、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、セルキャパシタＣとを電気的に接続する。図１のように、ビット線ＢＬ１、／ＢＬ１は同一のセンスアンプ１０に接続し、ビット線ＢＬ２、／ＢＬ２は、同一のセンスアンプ１１に接続し、互いに相補の情報の読み出しを行う。
【００４４】
このように、従来は、図８のように、２ビット線対につき８つのデータを保持するためには８本のワード線ＷＬが必要であったが、本発明の第１の実施の形態の半導体記憶装置１の場合、８つのデータにはワード線ＷＬａ、ＷＬｂ、ＷＬｄがそれぞれ２つの計６本で済むことになる。すなわち、従来のツインセル方式の半導体記憶装置１０１と比較してビット線方向に面積を３／４縮小することができる。
【００４５】
なお、ダミーワード線ＷＬｄには、ワード線リセット電位や、いずれかの内部電源電位に固定することによって、ワード線間のカップリングノイズ、フィールドトランジスタリークなどを抑えるだけでなく、ワード線ＷＬａ、ＷＬｂと基板の間の容量を利用して電源の安定化のための容量として利用し、ノイズを抑制することができる。
【００４６】
また、図１で示した本発明の第１の実施の形態の半導体記憶装置１と、図８で示した従来の半導体記憶装置１０１とを比較すると、ワード線１本を駆動したときに、アクセスできるデータ数が同数のビット線対につき２倍になる。したがって、従来と同じ長さのワード線を駆動することにより倍のデータにアクセスできる。逆に考えれば、ある数のデータにアクセスするために駆動するワード線の長さは従来の半分でよいため、階層化ワード線方式の場合には、図示しないサブワードデコーダの数を半分にすることができる。したがって、サブワードワードデコーダの削減分、総面積を縮小することができる。
【００４７】
また、ワード線ＷＬａ、ＷＬｂの２本おきにダミーワード線ＷＬｄを設けたことで、ワード線ＷＬａ、ＷＬｂの１．５倍のピッチでメタル配線を形成することが可能になるので、ワード線を裏打ちにできる可能性がある。
【００４８】
図５は、ワード線の裏打ちを説明する図であり、（ａ）がＣＵＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターンである。
【００４９】
ここでは、図２（ａ）及び図３（ａ）で示した本発明の第１の実施の形態の半導体記憶装置１ａ、１ｂのレイアウパターンにおいて、セルトランジスタＴｒと接続するワード線パターンＷＬａｐ、ＷＬｂｐの上層に、ワード線裏打ち用のメタル配線パターン７０ｐ、７１ｐを配置したものを示している。
【００５０】
メタル配線パターン７０ｐ、７１ｐは、図９、図１０で示したような従来の半導体記憶装置１０１ａ、１０１ｂのワード線パターンＷＬｐのピッチでは、メタル材料の加工が難しく裏打ちは難しいが、本発明の実施の形態の半導体記憶装置１ａ、１ｂでは、ワード線パターンＷＬａｐ、ＷＬｂｐの２本につきダミーワード線パターンＷＬｄｐが存在するため、ピッチが緩和され、ワード線パターンＷＬａｐ、ＷＬｂｐの１．５倍のピッチでメタル配線パターン７０ｐ、７１ｐを形成すればよいので、ワード線の裏打ちが可能になる。これにより、メタル配線のピッチの緩和のためサブワード線方式が不要になり、チップ面積の縮小が期待できることになる。
【００５１】
次に本発明の第２の実施の形態を説明する。
図６は、本発明の第２の実施の形態の半導体記憶装置のレイアウトパターンであり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のレイアウトパターンである。
【００５２】
なお、レイアウトパターンに対応した第２の実施の形態の半導体記憶装置８０ａ、８０ｂの断面図については、第１の実施の形態の半導体記憶装置１ａ、１ｂとほぼ同様であるので省略する。
【００５３】
また、図６（ａ）、（ｂ）はそれぞれ、本発明の第１の実施の形態の半導体記憶装置１ａ、１ｂのレイアウトパターンの、図２（ａ）、図３（ａ）と対応しており、同じ構成要素は同じ符号として説明を省略する。
【００５４】
本発明の第２の実施の形態の半導体記憶装置８０ａ、８０ｂは、第１の実施の形態の半導体記憶装置１ａ、１ｂと異なり、ダミーワード線パターンＷＬｄｐを削除した点のみが異なっている。しかし、製造上の制約から一定のスペース（ここでは、ワード線１本分のスペース）が設けられている。
【００５５】
半導体記憶装置８０ａ、８０ｂの動作及び機能は、本発明の第１の実施の形態の半導体記憶装置１ａ、１ｂと同じであり、プロセス工程においての素子やコンタクトホールの形成のしやすさなどの点でどちらかを選択することになる。
【００５６】
図７は、本発明の第２の実施の形態の半導体記憶装置の回路図である。
本発明の第２の実施の形態の半導体記憶装置８０の回路図は、図４の第１の実施の形態の半導体記憶装置１の回路図と比較すると、ダミーワード線ＷＬｄを配置しない点のみが異なっている。
【００５７】
なお、第２の実施の形態の半導体記憶装置８０においても、ワード線ＷＬａ、ＷＬｂのメタル配線での裏打ちが可能である。
また、上記の説明では、メモリセルＭＣは、１Ｔ／１ＣのＤＲＡＭを用いたが、これに限定されることはなく、他の相補セルを用いてデータを記憶する装置、例えば、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などをメモリセルＭＣとして用いるようにしてもよい。
【００５８】
また、本発明は上記の実施の形態に限定されず、製造方法、デザインルールなどによりこれ以外の実施の形態も考えられる。
（付記１） データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置において、
ワード線ごとにビット線ピッチで、前記メモリセルを配置したことを特徴とする半導体記憶装置。
【００５９】
（付記２） 前記メモリセルは、１トランジスタと１記憶素子からなることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記ビット線は、折り返しビット線方式で配線されることを特徴とする付記１記載の半導体記憶装置。
【００６０】
（付記４） 前記ワード線に沿って前記ビット線ピッチで、前記ビット線と拡散層とのコンタクトが配置されることを特徴とする付記１記載の半導体記憶装置。
【００６１】
（付記５） 前記ワード線２本につき１本の駆動しない前記ワード線を配置することを特徴とする付記１記載の半導体記憶装置。
（付記６） 駆動しない前記ワード線に固定電位を印加することを特徴とする付記５記載の半導体記憶装置。
【００６２】
（付記７） 前記固定電位は、前記ワード線をリセットするためのワード線リセット電位であることを特徴とする付記６記載の半導体記憶装置。
（付記８） 前記固定電位は、集積回路内で用いられる電源電位であることを特徴とする付記６記載の半導体記憶装置。
【００６３】
（付記９） 前記ワード線２本につき、１本だけワード線を配置しないことを特徴とする付記１記載の半導体記憶装置。
（付記１０） メタル配線により、前記ワード線を裏打ちすることを特徴とする付記１記載の半導体記憶装置。
【００６４】
（付記１１） 前記メタル配線は、前記ワード線のピッチの１．５倍以下の前記ピッチであることを特徴とする付記１０記載の半導体記憶装置。
（付記１２） ＣＯＢ構造で構成されることを特徴とする付記１記載の半導体記憶装置。
【００６５】
（付記１３） ＣＵＢ構造で構成されることを特徴とする付記１記載の半導体記憶装置。
（付記１４） 前記折り返しビット線方式の１対の前記ビット線はともに同じ配線層において形成されることを特徴とする付記３記載の半導体記憶装置。
【００６６】
【発明の効果】
以上説明したように本発明では、ワード線ごとに、ビット線ピッチでメモリセルを配置することで、従来と比べて面積の効率のよい構成が可能となり、ツインセル方式の半導体記憶装置のチップ面積を縮小することができる。また、アレーサイズの縮小のみならず、動作速度の向上や信頼性の向上につなげることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の模式図であり、セル配置を示した図である。
【図２】ＣＵＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウト、（ｂ）が図２（ａ）のＡ−Ａ’線の一部に対応した半導体記憶装置の断面図である。
【図３】ＣＯＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造の半導体記憶装置のレイアウト、（ｂ）が図３（ａ）のＢ−Ｂ’線の一部に対応した半導体記憶装置の断面図である。
【図４】本発明の第１の実施の形態の半導体記憶装置の回路図である。
【図５】ワード線の裏打ちを説明する図であり、（ａ）がＣＵＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターンである。
【図６】本発明の第２の実施の形態の半導体記憶装置のレイアウトパターンであり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のレイアウトパターンである。
【図７】本発明の第２の実施の形態の半導体記憶装置の回路図である。
【図８】従来のＤＲＡＭ型の半導体記憶装置のメモリセル配置の模式図であり、（ａ）はシングルセル方式、（ｂ）はツインセル方式のメモリセル配置の模式図である。
【図９】従来のＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン、（ｂ）が図９（ａ）のＣ−Ｃ’線の一部に対応した半導体記憶装置の断面図である。
【図１０】従来のＣＯＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造のセルアレー配置のレイアウトパターン、（ｂ）が図１０（ａ）のＤ−Ｄ’線の一部に対応した半導体記憶装置の断面図である。
【図１１】従来の半導体記憶装置の回路図の例であり、（ａ）はＣＵＢ構造の半導体記憶装置の回路図、（ｂ）はＣＯＢ構造の半導体記憶装置の回路図である。
【符号の説明】
１ 半導体記憶装置
１０、１１ センスアンプ
ＭＣ メモリセル
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２ ビット線
ＷＬａ、ＷＬｂ ワード線
ＷＬｄ ダミーワード線
Ｅ１、Ｅ２ 領域
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、携帯機器など電子機器の高性能化が進むにつれ、低消費電力化、大容量化、高集積化が可能でかつ信頼性が高いメモリが求められている。
【０００３】
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型の半導体記憶装置は、メモリセルが、１つのセルトランジスタと１つのキャパシタからなり、構造が単純であり高集積化・大容量化がしやすいという特徴から、応用範囲の拡大と更なる性能向上が期待されている。
【０００４】
さらに、ＤＲＡＭの消費電力の低減などを目的とした、データを１対のメモリセルにＨｉｇｈレベル（以下Ｈレベルと略す）とＬｏｗレベル（以下Ｌレベルと略す）の相補の情報として記憶するツインセル方式のＤＲＡＭが提案されている（例えば、特許文献１参照）。
【０００５】
図８は、従来のＤＲＡＭ型の半導体記憶装置のメモリセル配置の模式図であり、（ａ）はシングルセル方式、（ｂ）はツインセル方式のメモリセル配置の模式図である。
【０００６】
シングルセル方式の半導体記憶装置１００、ツインセル方式の半導体記憶装置１０１の両方とも、１つのセルトランジスタ、１つのセルキャパシタの１Ｔ／１ＣからなるメモリセルＭＣが、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、ワード線ＷＬとの交差位置に接続された構成であり、シングルセル方式とツインセル方式とも同じセルアレーを用いているのでセル配置は同様である。両者の違いは、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とセンスアンプ１１０、１１１の接続方法である。図８（ａ）のシングルセルの場合は、ビット線ＢＬ１、／ＢＬ１とビット線ＢＬ２、／ＢＬ２の２本ごとに対を成し、センスアンプ１１０、１１１に接続する。一方、図８（ｂ）のツインセルの場合は、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２を１本おきの対として、ビット線ＢＬ１、／ＢＬ１はセンスアンプ１１０に接続し、ビット線ＢＬ２、／ＢＬ２はセンスアンプ１１１に接続する。
【０００７】
また、図８中で、領域Ｅ２０、Ｅ２１、Ｅ２２、Ｅ２３の部分は、１本のワード線ＷＬを駆動したときに、１データとして成り立つ部分を示す。すなわち、図８（ａ）の領域Ｅ２０では、メモリセルＭＣが接続されたビット線ＢＬ１と、メモリセルＭＣの接続しないビット線／ＢＬ１（リファレンス電位を保持）の電位をセンスアンプ１１１で比較して１ビットのデータとして読み出す。領域Ｅ２１についても同様に、ビット線ＢＬ２とビット線／ＢＬ２の電位をセンスアンプ１１０で比較して１ビットのデータとして読み出す。図８（ｂ）の領域Ｅ２２では、相補の情報が記憶されている１対のメモリセルＭＣのゲートと接続した相補のビット線ＢＬ２、／ＢＬ２の電位を、センスアンプ１１０で比較して１ビットのデータとして読み出す。領域Ｅ２３についても同様に、相補のビット線ＢＬ１、／ＢＬ１の電位をセンスアンプ１１１で比較して１ビットのデータとして読み出す。
【０００８】
図８（ｂ）のようなツインセル方式の半導体記憶装置１０１の場合、領域Ｅ２２のデータ読み出しの場合は、センスアンプ１１０のみ活性化され、センスアンプ１１１は活性化されなくてよい。一方、領域Ｅ２３のデータの読み出しの場合は、センスアンプ１１１のみ活性化され、センスアンプ１１０は活性化されなくてよい。また、読み出しの際に、１対のメモリセルＭＣに記憶されたＨレベルとＬレベルの相補の情報を、相補のビット線ＢＬ１、／ＢＬ１またはビット線ＢＬ２、／ＢＬ２で読み出すため、シングルセル方式でリファレンス電位と比較する場合に比べ、データ保持のマージンを大きくとれる。これによって、リフレッシュサイクルを長くすることができ、消費電力を少なくすることができる。
【０００９】
図８のような半導体記憶装置１００、１０１において、セルアレー配置のレイアウトは、セルキャパシタがビット線より下方に形成されるＣＵＢ（Ｃａｐａｃｉｔｏｒ Ｕｎｄｅｒ Ｂｉｔｌｉｎｅ）構造と、セルキャパシタがビット線より上方に形成されるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造に分かれる。
【００１０】
プロセス工程的には、セルキャパシタを、ＣＵＢ構造ではビット線より前、ＣＯＢ構造ではビット線より後の工程で形成する。
図９は、従来のＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン、（ｂ）が図９（ａ）のＣ−Ｃ’線の一部に対応した半導体記憶装置の断面図である。
【００１１】
図９（ａ）で示すレイアウトパターンは、図８（ａ）、（ｂ）のシングルセル方式、及びツインセル方式の両方に適用されるレイアウトパターンであるが、以下ではツインセル方式を想定して説明を進める。
【００１２】
ＣＵＢ構造の半導体記憶装置１０１ａのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２と複数のワード線パターンＷＬｐが格子状に配列された構成に、図８で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２と同方向に配置した基板拡散層パターン１５０ｐと、キャパシタパターン１５１ｐと、コンタクトプラグパターン１５２ｐ、１５３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１０１ａの構成は、図９（ｂ）の断面図に示すように、基板１５４に形成される拡散層１５０ａ、１５０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２の下に形成されるキャパシタ１５１と、拡散層１５０ｂとキャパシタ１５１とのコンタクトのためのコンタクトプラグ１５２、拡散層１５０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１５３とを形成し配置した構成となる。キャパシタ１５１は、製造上の制約により、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１５３及び隣のキャパシタ１５１との間に一定の間隔（ここではワード線１本分のスペース）を空けて形成される。図９（ａ）において、破線で囲った領域Ｅ２５ａ、Ｅ２５ｂ、Ｅ２６ａ、Ｅ２６ｂは、それぞれ１Ｔ／１Ｃの１つのメモリセルＭＣに相当し、領域Ｅ２５ａ、Ｅ２５ｂの対、領域２６ａ、２６ｂの対が、それぞれ１つのツインセルを構成する。
【００１３】
ここで、基板１５４をｐ型、ドレインまたはソースとなる拡散層１５０ａ、１５０ｂをｎ型とすると、ワード線ＷＬをゲート電極としてワード線ＷＬの下部に、例えば、図示しない酸化膜が形成されているので、ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌｌｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。
【００１４】
なお、ＣＵＢ構造として、上記では、スタックキャパシタを用いた例を示したがトレンチキャパシタを用いる場合もある。しかし、ここでは説明を省略する。
図１０は、従来のＣＯＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造のセルアレー配置のレイアウトパターン、（ｂ）が図１０（ａ）のＤ−Ｄ’線の一部に対応した半導体記憶装置の断面図である。
【００１５】
以下、ＣＵＢ構造の半導体記憶装置１０１ａ場合と同様にツインセル方式を想定して説明を進める。
ＣＯＢ構造の半導体記憶装置１０１ｂのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２とワード線パターンＷＬｐとが格子状に配列された構成に、図８で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２に対して斜めに配置した基板拡散層パターン１６０ｐと、キャパシタパターン１６１ｐと、コンタクトプラグパターン１５２ｐ、１５３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１０１ｂの構成は、図１０（ｂ）に示すように、基板１６４に形成される拡散層１６０ａ、１６０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２より上方に形成されるキャパシタ１６１と、拡散層１６０ｂとキャパシタ１６１とのコンタクトのためのコンタクトプラグ１６２と、拡散層１６０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１６３とを形成し配置した構成となる。キャパシタ１６１は、構造上の制約から、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ１６３及び隣のキャパシタ１６１と一定の間隔（ここでは、ワード線１本分のスペース）を空けて形成される。また、図１０（ａ）において、破線で囲った領域Ｅ２７ａ、Ｅ２７ｂの対、領域Ｅ２８ａ、Ｅ２８ｂの対が、それぞれ１つのツインセルとなる。
【００１６】
なお、ＣＵＢ構造の半導体記憶装置１０１ａの場合と同様に、基板１６４をｐ型、ドレインまたはソースとある拡散層１６０ａ、１６０ｂをｎ型とすると、ワード線ＷＬをゲート電極としてワード線ＷＬの下部に、例えば、図示しない酸化膜が形成されているので、ｎ型のＭＯＳＦＥＴが形成されている。
【００１７】
また、図９、１０において、最小加工寸法をＦ（ワード線ＷＬの線幅及び間隔）としたとき、ＣＵＢ構造、ＣＯＢ構造のどちらの場合についても１Ｔ／１Ｃにつき８Ｆ２で構成される。
【００１８】
図１１は、従来の半導体記憶装置の回路図の例であり、（ａ）はＣＵＢ構造の半導体記憶装置の回路図、（ｂ）はＣＯＢ構造の半導体記憶装置の回路図である。
【００１９】
半導体記憶装置１０１ａ、１０１ｂにおいて、図８のメモリセルＭＣは、ＭＩＳ（Ｍｅｔａｌｌｉｃ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＦＥＴ（以下セルトランジスタと呼ぶ）Ｔｒと、セルキャパシタＣからなり、セルトランジスタＴｒの一方の入出力端子（ドレインまたはソース）はビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のいずれかと接続されており、他方の入出力端子はセルキャパシタＣと接続され、ゲートはワード線ＷＬと接続される。セルキャパシタＣの他方の端子は、セルプレート電位（例えばＬレベルとＨレベルの電源電位の中間の電位）となっている。また、破線で囲った領域Ｅ２９、Ｅ３０、Ｅ３１、Ｅ３２は、１Ｔ／１ＣのメモリセルＭＣの対によるツインセルとなっている。
【００２０】
あるワード線ＷＬを選択し、駆動すると、そのワード線ＷＬにゲートを接続したセルトランジスタＴｒがオンし、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とセルキャパシタＣとを電気的に接続する。図８で示したように、ビット線ＢＬ１、／ＢＬ１は、同じセンスアンプ１１１に接続し、ビット線ＢＬ２、／ＢＬ２は、センスアンプ１１０に接続され、相補の情報の読み出しを行う。
【００２１】
【特許文献１】
特開２００１−１４３４６３号公報（段落番号〔００２６〕〜〔００３２〕，図１）
【００２２】
【発明が解決しようとする課題】
しかし、上記のように、従来のツインセル方式の半導体記憶装置１０１では、シングルセル方式と同一のセルアレーを用いていたため、シングルセル方式の１セル当たりの典型的な面積８Ｆ２に対して、ツインセル方式の１セル当たりの典型的な面積は１６Ｆ２となっており、セルアレーの面積は実質的にはシングルセルの２倍となっていた。このため、半導体記憶装置の総チップ面積が大きくなってしまうという問題があった。
【００２３】
また、例えば、図１０で示したようなレイアウトの場合、拡散層１６０ｂに隣接するワード線ＷＬを駆動した場合、拡散層１６０ｂを介して、キャパシタ１６１の電荷のリークが起きるというＤＲＡＭのような揮発性メモリゆえの問題がある。特に、キャパシタ１６１が属するメモリセルＭＣがスタンバイ状態であり、隣のメモリセルＭＣの上記のようなワード線ＷＬを頻繁に活性化した場合に、データ破壊につながる恐れがある。
【００２４】
本発明はこのような点に鑑みてなされたものであり、性能を損なわず、もしくは向上させながら、ツインセル方式として、半導体記憶装置の総チップ面積を縮小することが可能な半導体記憶装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すような、データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置１において、ワード線ＷＬａ、ＷＬｂごとにビット線ピッチで、メモリセルＭＣを配置したことを特徴とする半導体記憶装置１が提供される。
【００２６】
上記構成によれば、ワード線方向には、２つのビット線対（ビット線ＢＬ１、／ＢＬ１の対と、ビット線ＢＬ２、／ＢＬ２の対）に、領域Ｅ１、Ｅ２で示すシングルセル２つ分、つまり１対のセルに相補のデータを記憶し、１ビットあたりの（１データあたりの）面積を縮小する。
【００２７】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体記憶装置の模式図であり、セル配置を示した図である。
【００２８】
半導体記憶装置１のセル配置は、ワード線ＷＬａ、ＷＬｂごとにビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のピッチでメモリセルＭＣが配置されている構成からなる。また、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２は折り返しビット線方式で配線されており、センスアンプ１０またはセンスアンプ１１に接続されている。また、製造上の制約により、ワード線ＷＬａ、ＷＬｂ２本につき、１本の駆動しないワード線（以下ダミーワード線と呼ぶ）ＷＬｄが配置されている。メモリセルＭＣは、ここでは特にＤＲＡＭセルを用いた場合、つまり１トランジスタと１キャパシタからなる１Ｔ／１Ｃ構造について説明する。
【００２９】
半導体記憶装置１は、ツインセル方式であり、領域Ｅ１、Ｅ２がそれぞれ１ビットの相補記憶情報に対応している。領域Ｅ１の相補記憶情報を読み出す場合、ワード線ＷＬａに電圧を印加し、ＨまたはＬレベルの相補のデータが書き込まれたメモリセルＭＣと接続されたビット線ＢＬ１、／ＢＬ１の電位の変化をセンスアンプ１０で検出し、データを読み出す。領域Ｅ２の相補記憶情報を読み出す場合は、相補のデータが書き込まれたメモリセルＭＣと接続されたビット線ＢＬ２、／ＢＬ２の電位の変化をセンスアンプ１１で検出し、データを読み出す。これにより、図１の右側の矢印で示したように、ワード線方向には、２つのビット線対に２つのデータを記憶できることから、中央の矢印で示したように、４本のワード線（２対のワード線ＷＬａ、ＷＬｂ）と、２本のダミーワード線ＷＬｄの６本あたり、図示した範囲で８つのデータを記憶することが可能となる。
【００３０】
なお、ダミーワード線ＷＬｄには、固定電位を印加する。固定電位は、ワード線をリセットするワード線リセット電位（０Ｖまたはそれ以下の電位）や、いずれかの内部電源電位（電源電位や、ワード線昇圧のための電位）が好ましい。
【００３１】
次に半導体記憶装置１のセルアレー配置でのレイアウトを説明する。レイアウトの実施の形態として、セルキャパシタがビット線より下方に形成されるＣＵＢ構造と、セルキャパシタがビット線より上方に形成されるＣＯＢ構造につき、それぞれ示す。
【００３２】
図２は、ＣＵＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウト、（ｂ）が図２（ａ）のＡ−Ａ’線の一部に対応した半導体記憶装置の断面図である。
【００３３】
ＣＵＢ構造の半導体記憶装置１ａのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２とワード線パターンＷＬａｐ、ＷＬｂｐとダミーワード線パターンＷＬｄｐが格子状に配列された構成に、図１で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２と同方向に配置した基板拡散層パターン５０ｐと、キャパシタパターン５１ｐと、コンタクトプラグパターン５２ｐ、５３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１ａの構成は、図２（ｂ）に示すように、基板５４に形成される拡散層５０ａ、５０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２の下方に形成されるセルキャパシタ５１と、拡散層５０ｂとセルキャパシタ５１とのコンタクトのためのコンタクトプラグ５２、拡散層５０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ５３とを形成し配置した構成である。セルキャパシタ５１は、製造上の制約から、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ５３及び隣のセルキャパシタ５１との間に一定の間隔（ここでは、ワード線１本分のスペース）を空けて形成される。
【００３４】
図２（ａ）において、破線で囲った領域Ｅ５、Ｅ６は、それぞれＨまたはＬレベルの相補の情報が記憶される、２つのメモリセルＭＣからなるツインセルを示している。ここで、例えば、領域Ｅ５は図１の領域Ｅ１と、領域Ｅ６は図１の領域Ｅ２とそれぞれ対応する。
【００３５】
ここで、基板５４はｐ型、ドレインまたはソースとなる拡散層５０ａ、５０ｂはｎ型であり、ワード線ＷＬａをゲート電極としてワード線ＷＬａの下部に、例えば、図示しない酸化膜が形成されているので、ｎ型のＭＯＳＦＥＴが形成されている。
【００３６】
なお、図１で説明したような折り返しビット線方式で接続されている少なくとも１対のビット線ＢＬ１、／ＢＬ１、またはビット線ＢＬ２、／ＢＬ２は同じ配線層において形成される。
【００３７】
また、ＣＵＢ構造として、上記ではセルキャパシタＣの例として、スタックキャパシタを用いたが、トレンチキャパシタを用いてもよい。
図３は、ＣＯＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造の半導体記憶装置のレイアウト、（ｂ）が図３（ａ）のＢ−Ｂ’線の一部に対応した半導体記憶装置の断面図である。
【００３８】
ＣＯＢ構造の半導体記憶装置１ｂのレイアウトパターンは、点線で示したビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２とワード線パターンＷＬａｐ、ＷＬｂｐとダミーワード線パターンＷＬｄｐが格子状に配列された構成に、図１で示したメモリセルＭＣに相当する部分として、ビット線パターンＢＬｐ１、／ＢＬｐ１、ＢＬｐ２、／ＢＬｐ２に対して斜めに配置した基板拡散層パターン６０ｐと、キャパシタパターン６１ｐと、コンタクトプラグパターン６２ｐ、６３ｐと、を配置した構成からなる。このレイアウトパターンにより形成される半導体記憶装置１ｂの構成は、図３（ｂ）に示すように、基板６４に形成される拡散層６０ａ、６０ｂと、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２より上方に形成されるセルキャパシタ６１と、拡散層６０ｂとセルキャパシタ６１とのコンタクトのためのコンタクトプラグ６２、拡散層６０ａとビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ６３とを形成し配置した構成である。セルキャパシタ６１は、製造上の制約からビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２とのコンタクトのためのコンタクトプラグ６３及び隣のセルキャパシタ６１との間に一定の間隔（ここでは、ワード線１本分のスペース）を空けて形成される。また、図３（ａ）において、破線で囲った領域Ｅ７、Ｅ８は、それぞれ１Ｔ／１Ｃが２個分の１つのツインセルとなる。ここで、例えば、領域Ｅ７は図１の領域Ｅ１と、領域Ｅ８は図１の領域Ｅ２とそれぞれ対応する。
【００３９】
なお、ＣＵＢ構造の半導体記憶装置１ａの場合と同様に、図３（ｂ）では、基板６４に、ドレインまたはソースとなる拡散層６０ａ、６０ｂが形成された様子を図示している。これにより、例えば、ｎ型のＭＯＳＦＥＴを形成している。
【００４０】
図２、３のように、ＣＵＢ構造、ＣＯＢ構造いずれの場合においても、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のピッチでビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と拡散層５０ａ、５０ｂ、６０ａ、６０ｂとのコンタクトのためのコンタクトプラグ５３、６３、及び、セルキャパシタ５１、６１を配置するようなレイアウトにすることで、図１で説明したようなビット線ピッチでメモリセルＭＣを配置した、ツインセル方式の半導体記憶装置１が実現可能である。
【００４１】
ただしＣＵＢ構造、ＣＯＢ構造、いずれの場合も、ストレージの開口部の面積が減少する可能性があるので、アスペクト比の変更によって容量を所望の値にする、もしくは回路技術などで対応することになる可能性がある。
【００４２】
図４は、本発明の第１の実施の形態の半導体記憶装置の回路図である。
この回路図は、図２、３で示したＣＵＢ構造、ＣＯＢ構造の両方に対応した回路図であり、半導体記憶装置１において、図１のメモリセルＭＣは、セルトランジスタＴｒと、セルキャパシタＣからなり、セルトランジスタＴｒの一方の入出力端子（ドレインまたはソース）はビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２のいずれかと接続されており、他方の入出力端子はセルキャパシタＣと接続され、ゲートはワード線ＷＬａまたはワード線ＷＬｂと接続される。セルキャパシタＣの他方の端子は、セルプレート電位（例えばＨレベル、Ｌレベルの電源電位の中間の電位）となっている。ダミーワード線ＷＬｄにはセルトランジスタＴｒは接続されない。ここで、破線で囲んだ領域Ｅ９、Ｅ１０は、２対の１Ｔ／１ＣのメモリセルＭＣからなるツインセルを示す。例えば、領域Ｅ９は、図１の領域Ｅ１と対応し、領域Ｅ１０は、図１の領域Ｅ２と対応している。
【００４３】
ワード線ＷＬａを選択し駆動すると、ワード線ＷＬａにゲートを接続したセルトランジスタＴｒがオンし、ビット線ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２と、セルキャパシタＣとを電気的に接続する。図１のように、ビット線ＢＬ１、／ＢＬ１は同一のセンスアンプ１０に接続し、ビット線ＢＬ２、／ＢＬ２は、同一のセンスアンプ１１に接続し、互いに相補の情報の読み出しを行う。
【００４４】
このように、従来は、図８のように、２ビット線対につき８つのデータを保持するためには８本のワード線ＷＬが必要であったが、本発明の第１の実施の形態の半導体記憶装置１の場合、８つのデータにはワード線ＷＬａ、ＷＬｂ、ＷＬｄがそれぞれ２つの計６本で済むことになる。すなわち、従来のツインセル方式の半導体記憶装置１０１と比較してビット線方向に面積を３／４縮小することができる。
【００４５】
なお、ダミーワード線ＷＬｄには、ワード線リセット電位や、いずれかの内部電源電位に固定することによって、ワード線間のカップリングノイズ、フィールドトランジスタリークなどを抑えるだけでなく、ワード線ＷＬａ、ＷＬｂと基板の間の容量を利用して電源の安定化のための容量として利用し、ノイズを抑制することができる。
【００４６】
また、図１で示した本発明の第１の実施の形態の半導体記憶装置１と、図８で示した従来の半導体記憶装置１０１とを比較すると、ワード線１本を駆動したときに、アクセスできるデータ数が同数のビット線対につき２倍になる。したがって、従来と同じ長さのワード線を駆動することにより倍のデータにアクセスできる。逆に考えれば、ある数のデータにアクセスするために駆動するワード線の長さは従来の半分でよいため、階層化ワード線方式の場合には、図示しないサブワードデコーダの数を半分にすることができる。したがって、サブワードワードデコーダの削減分、総面積を縮小することができる。
【００４７】
また、ワード線ＷＬａ、ＷＬｂの２本おきにダミーワード線ＷＬｄを設けたことで、ワード線ＷＬａ、ＷＬｂの１．５倍のピッチでメタル配線を形成することが可能になるので、ワード線を裏打ちにできる可能性がある。
【００４８】
図５は、ワード線の裏打ちを説明する図であり、（ａ）がＣＵＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターンである。
【００４９】
ここでは、図２（ａ）及び図３（ａ）で示した本発明の第１の実施の形態の半導体記憶装置１ａ、１ｂのレイアウパターンにおいて、セルトランジスタＴｒと接続するワード線パターンＷＬａｐ、ＷＬｂｐの上層に、ワード線裏打ち用のメタル配線パターン７０ｐ、７１ｐを配置したものを示している。
【００５０】
メタル配線パターン７０ｐ、７１ｐは、図９、図１０で示したような従来の半導体記憶装置１０１ａ、１０１ｂのワード線パターンＷＬｐのピッチでは、メタル材料の加工が難しく裏打ちは難しいが、本発明の実施の形態の半導体記憶装置１ａ、１ｂでは、ワード線パターンＷＬａｐ、ＷＬｂｐの２本につきダミーワード線パターンＷＬｄｐが存在するため、ピッチが緩和され、ワード線パターンＷＬａｐ、ＷＬｂｐの１．５倍のピッチでメタル配線パターン７０ｐ、７１ｐを形成すればよいので、ワード線の裏打ちが可能になる。これにより、メタル配線のピッチの緩和のためサブワード線方式が不要になり、チップ面積の縮小が期待できることになる。
【００５１】
次に本発明の第２の実施の形態を説明する。
図６は、本発明の第２の実施の形態の半導体記憶装置のレイアウトパターンであり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のレイアウトパターンである。
【００５２】
なお、レイアウトパターンに対応した第２の実施の形態の半導体記憶装置８０ａ、８０ｂの断面図については、第１の実施の形態の半導体記憶装置１ａ、１ｂとほぼ同様であるので省略する。
【００５３】
また、図６（ａ）、（ｂ）はそれぞれ、本発明の第１の実施の形態の半導体記憶装置１ａ、１ｂのレイアウトパターンの、図２（ａ）、図３（ａ）と対応しており、同じ構成要素は同じ符号として説明を省略する。
【００５４】
本発明の第２の実施の形態の半導体記憶装置８０ａ、８０ｂは、第１の実施の形態の半導体記憶装置１ａ、１ｂと異なり、ダミーワード線パターンＷＬｄｐを削除した点のみが異なっている。しかし、製造上の制約から一定のスペース（ここでは、ワード線１本分のスペース）が設けられている。
【００５５】
半導体記憶装置８０ａ、８０ｂの動作及び機能は、本発明の第１の実施の形態の半導体記憶装置１ａ、１ｂと同じであり、プロセス工程においての素子やコンタクトホールの形成のしやすさなどの点でどちらかを選択することになる。
【００５６】
図７は、本発明の第２の実施の形態の半導体記憶装置の回路図である。
本発明の第２の実施の形態の半導体記憶装置８０の回路図は、図４の第１の実施の形態の半導体記憶装置１の回路図と比較すると、ダミーワード線ＷＬｄを配置しない点のみが異なっている。
【００５７】
なお、第２の実施の形態の半導体記憶装置８０においても、ワード線ＷＬａ、ＷＬｂのメタル配線での裏打ちが可能である。
また、上記の説明では、メモリセルＭＣは、１Ｔ／１ＣのＤＲＡＭを用いたが、これに限定されることはなく、他の相補セルを用いてデータを記憶する装置、例えば、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などをメモリセルＭＣとして用いるようにしてもよい。
【００５８】
また、本発明は上記の実施の形態に限定されず、製造方法、デザインルールなどによりこれ以外の実施の形態も考えられる。
（付記１） データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置において、
ワード線ごとにビット線ピッチで、前記メモリセルを配置したことを特徴とする半導体記憶装置。
【００５９】
（付記２） 前記メモリセルは、１トランジスタと１記憶素子からなることを特徴とする付記１記載の半導体記憶装置。
（付記３） 前記ビット線は、折り返しビット線方式で配線されることを特徴とする付記１記載の半導体記憶装置。
【００６０】
（付記４） 前記ワード線に沿って前記ビット線ピッチで、前記ビット線と拡散層とのコンタクトが配置されることを特徴とする付記１記載の半導体記憶装置。
【００６１】
（付記５） 前記ワード線２本につき１本の駆動しない前記ワード線を配置することを特徴とする付記１記載の半導体記憶装置。
（付記６） 駆動しない前記ワード線に固定電位を印加することを特徴とする付記５記載の半導体記憶装置。
【００６２】
（付記７） 前記固定電位は、前記ワード線をリセットするためのワード線リセット電位であることを特徴とする付記６記載の半導体記憶装置。
（付記８） 前記固定電位は、集積回路内で用いられる電源電位であることを特徴とする付記６記載の半導体記憶装置。
【００６３】
（付記９） 前記ワード線２本につき、１本だけワード線を配置しないことを特徴とする付記１記載の半導体記憶装置。
（付記１０） メタル配線により、前記ワード線を裏打ちすることを特徴とする付記１記載の半導体記憶装置。
【００６４】
（付記１１） 前記メタル配線は、前記ワード線のピッチの１．５倍以下の前記ピッチであることを特徴とする付記１０記載の半導体記憶装置。
（付記１２） ＣＯＢ構造で構成されることを特徴とする付記１記載の半導体記憶装置。
【００６５】
（付記１３） ＣＵＢ構造で構成されることを特徴とする付記１記載の半導体記憶装置。
（付記１４） 前記折り返しビット線方式の１対の前記ビット線はともに同じ配線層において形成されることを特徴とする付記３記載の半導体記憶装置。
【００６６】
【発明の効果】
以上説明したように本発明では、ワード線ごとに、ビット線ピッチでメモリセルを配置することで、従来と比べて面積の効率のよい構成が可能となり、ツインセル方式の半導体記憶装置のチップ面積を縮小することができる。また、アレーサイズの縮小のみならず、動作速度の向上や信頼性の向上につなげることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の模式図であり、セル配置を示した図である。
【図２】ＣＵＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウト、（ｂ）が図２（ａ）のＡ−Ａ’線の一部に対応した半導体記憶装置の断面図である。
【図３】ＣＯＢ構造に好適な半導体記憶装置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造の半導体記憶装置のレイアウト、（ｂ）が図３（ａ）のＢ−Ｂ’線の一部に対応した半導体記憶装置の断面図である。
【図４】本発明の第１の実施の形態の半導体記憶装置の回路図である。
【図５】ワード線の裏打ちを説明する図であり、（ａ）がＣＵＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のワード線の裏打ち用メタル配線を配置したレイアウトパターンである。
【図６】本発明の第２の実施の形態の半導体記憶装置のレイアウトパターンであり、（ａ）がＣＵＢ構造の半導体記憶装置のレイアウトパターン、（ｂ）がＣＯＢ構造の半導体記憶装置のレイアウトパターンである。
【図７】本発明の第２の実施の形態の半導体記憶装置の回路図である。
【図８】従来のＤＲＡＭ型の半導体記憶装置のメモリセル配置の模式図であり、（ａ）はシングルセル方式、（ｂ）はツインセル方式のメモリセル配置の模式図である。
【図９】従来のＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＵＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン、（ｂ）が図９（ａ）のＣ−Ｃ’線の一部に対応した半導体記憶装置の断面図である。
【図１０】従来のＣＯＢ構造の半導体記憶装置のセルアレー配置のレイアウトパターン及び、半導体記憶装置の概略の断面図であり、（ａ）がＣＯＢ構造のセルアレー配置のレイアウトパターン、（ｂ）が図１０（ａ）のＤ−Ｄ’線の一部に対応した半導体記憶装置の断面図である。
【図１１】従来の半導体記憶装置の回路図の例であり、（ａ）はＣＵＢ構造の半導体記憶装置の回路図、（ｂ）はＣＯＢ構造の半導体記憶装置の回路図である。
【符号の説明】
１ 半導体記憶装置
１０、１１ センスアンプ
ＭＣ メモリセル
ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２ ビット線
ＷＬａ、ＷＬｂ ワード線
ＷＬｄ ダミーワード線
Ｅ１、Ｅ２ 領域
Claims (10)
- データを１対のメモリセルに相補の情報として記憶するツインセル方式の半導体記憶装置において、
ワード線ごとにビット線ピッチで、前記メモリセルを配置したことを特徴とする半導体記憶装置。 - 前記メモリセルは、１トランジスタと１記憶素子からなることを特徴とする請求項１記載の半導体記憶装置。
- 前記ビット線は、折り返しビット線方式で配線されることを特徴とする請求項１記載の半導体記憶装置。
- 前記ワード線に沿って前記ビット線ピッチで、前記ビット線と拡散層とのコンタクトが配置されることを特徴とする請求項１記載の半導体記憶装置。
- 前記ワード線２本につき１本の駆動しない前記ワード線を配置することを特徴とする請求項１記載の半導体記憶装置。
- 駆動しない前記ワード線に固定電位を印加することを特徴とする請求項５記載の半導体記憶装置。
- 前記固定電位は、前記ワード線をリセットするためのワード線リセット電位であることを特徴とする請求項６記載の半導体記憶装置。
- 前記固定電位は、集積回路内で用いられる電源電位であることを特徴とする請求項６記載の半導体記憶装置。
- 前記ワード線２本につき、１本だけワード線を配置しないことを特徴とする請求項１記載の半導体記憶装置。
- メタル配線により、前記ワード線を裏打ちすることを特徴とする請求項１記載の半導体記憶装置。
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