KR20040029274A - 반도체 기억 장치 - Google Patents

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KR20040029274A
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Abstract

본 발명은 트윈 셀 방식의 반도체 기억 장치의 칩 면적을 축소시키는 것을 목적으로 한다.
데이터를 한 쌍의 메모리 셀에 상보의 정보로서 기억하는 트윈 셀 방식의 반도체 기억 장치(1)에 있어서, 워드선(WLa, WLb)마다 비트선 피치로 메모리 셀(MC)을 배치하고, 비트선(BL1, /BL1) 또는 비트선(BL2, /BL2)과 접속된 영역(E1) 또는 영역(E2)으로 나타내는 상보의 정보를 기억한 2개의 메모리 셀(MC)로 트윈 셀을 형성한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 특히, 데이터를 한 쌍의 메모리 셀에 상보 정보(complementary information)로서 기억하는 트윈 셀 방식의 반도체 기억 장치에 관한 것이다.
최근, 휴대 기기 등 전자기기의 고성능화가 진행됨에 따라, 저소비 전력화, 대용량화, 고집적화가 가능하고 또한 신뢰성이 높은 메모리가 요구되고 있다.
DRAM(Dynamic Random Access Memory)형 반도체 기억 장치는, 메모리 셀이 하나의 셀 트랜지스터와 하나의 커패시터로 이루어지고, 구조가 단순하고 고집적화 및 대용량화되기 쉽기 때문에, 적용 범위의 확대 및 성능 향상이 기대되고 있다.
더욱이, DRAM의 소비전력의 저감 등을 목적으로 한 데이터를 한 쌍의 메모리 셀에 High 레벨(이하 H 레벨이라 칭함)과 Low 레벨(이하 L 레벨이라 칭함)의 상보 정보로서 기억하는 트윈 셀 방식의 DRAM이 제안되어 있다(예컨대, 특허 문헌 1 참조).
도 8은 종래의 DRAM형 반도체 기억 장치의 메모리 셀 배치를 간략히 도시하고, 도 8a는 싱글 셀 방식의 메모리 셀 배치를 간략히 도시하며, 도 8b는 트윈 셀 방식의 메모리 셀 배치를 간략히 도시한다.
싱글 셀 방식의 반도체 기억 장치(100)와 트윈 셀 방식의 반도체 기억 장치(101)는 모두 하나의 셀 트랜지스터와, 하나의 셀 커패시터의 1T/1C로 이루어진 메모리 셀(MC)이 비트선(BL1, /BL1, BL2, /BL2)과 워드선(WL)의 교차 위치에 접속되는 구성으로서, 싱글 셀 방식과 트윈 셀 방식이 모두 동일한 셀 어레이를 이용하고 있기 때문에 셀 배치는 동일하다. 양자의 차이는 비트선(BL1, /BL1, BL2, /BL2)과 감지 증폭기(110, 111)의 접속 방법이다. 도 8(a)의 싱글 셀의 경우는, 2개의 비트선(BL1, /BL1)과 비트선(BL2, /BL2)마다 쌍을 이루어 감지 증폭기(110, 111)에 접속한다. 한편, 도 8(b)의 트윈 셀의 경우는, 비트선(BL1, /BL1, BL2, /BL2)을 1 라인 걸러 쌍으로 함으로써, 비트선(BL1, /BL1)은 감지 증폭기(110)에 접속되고, 비트선(BL2, /BL2)은 감지 증폭기(111)에 접속된다.
또한, 도 8에 있어서 영역(E20, E21, E22, E23)의 부분은 하나의 워드선(WL)을 구동했을 때에, 1 데이터로서 성립하는 부분을 나타낸다. 즉, 도 8(a)의 영역(E20)에서는, 메모리 셀(MC)이 접속된 비트선(BL1)과, 메모리 셀(MC)이 접속하지 않는 비트선(/BL1; 기준 전위를 유지)의 전위를 감지 증폭기(111)로 비교하여 1 비트의 데이터로서 판독한다. 영역(E21)에 대해서도 마찬가지로, 비트선(BL2)과 비트선(/BL2)의 전위를 감지 증폭기(110)로 비교하여 1 비트의 데이터로서 판독한다. 도 8(b)의 영역(E22)에서는, 상보 정보가 기억되어 있는 한 쌍의 메모리 셀(MC)의게이트와 접속된 상보 비트선(BL2, /BL2)의 전위를 감지 증폭기(110)로써 비교하여 1 비트의 데이터로서 판독한다. 영역(E23)에 대해서도 마찬가지로, 상보 비트선 (BL1, /BL1)의 전위를 감지 증폭기(111)로 비교하여 1 비트의 데이터로서 판독한다.
도 8(b)과 같은 트윈 셀 방식의 반도체 기억 장치(101)의 경우, 영역(E22)의 데이터 판독의 경우는 감지 증폭기(110)만 활성화되고, 감지 증폭기(111)는 활성화되지 않아도 좋다. 한편, 영역(E23)의 데이터 판독의 경우는, 감지 증폭기(111)만 활성화되고, 감지 증폭기(110)는 활성화되지 않아도 좋다. 또한, 판독시에, 한 쌍의 메모리 셀(MC)에 기억된 H 레벨과 L 레벨의 상보 정보를 상보의 비트선(BL1, /BL1) 또는 비트선(BL2, /BL2)으로 판독하기 때문에, 싱글 셀 방식으로 기준 전위와 비교하는 경우에 비하여 데이터 유지의 마진을 크게 취할 수 있다. 이에 따라, 리플레시 사이클을 길게 할 수 있고, 소비전력을 적게 할 수 있다.
도 8과 같은 반도체 기억 장치(100, 101)에 있어서, 셀 어레이 배치의 레이아웃은 셀 커패시터가 비트선보다 아래쪽에 형성되는 CUB(Capacitor Under Bitline) 구조와, 셀 커패시터가 비트선보다 위쪽에 형성되는 COB(Capacitor Over Bitline) 구조로 분리된다.
프로세스 공정적으로는, 셀 커패시터를 CUB 구조에서는 비트선보다 이전의 공정으로 형성하고, COB 구조에서는 비트선보다 이후의 공정으로 형성한다.
도 9는 종래의 CUB 구조의 반도체 기억 장치의 셀 어레이 배치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 9a가 CUB 구조의 반도체 기억 장치의 셀 어레이 배치의 레이아웃 패턴을 도시하고, 도 9b가 도 9(a)의 C-C'선을 따라 취한 반도체 기억 장치의 단면도이다.
도 9(a)에서 도시한 레이아웃 패턴은 도 8(a) 및 도 8(b)의 싱글 셀 방식 및 트윈 셀 방식의 양쪽에 적용되는 레이아웃 패턴이지만, 이하에서는 트윈 셀 방식을 상정하여 설명한다.
CUB 구조의 반도체 기억 장치(101a)의 레이아웃 패턴은 점선으로 도시한 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)과 복수의 워드선 패턴(WLp)이 격자형으로 배열된 구성으로, 도 8에 도시한 메모리 셀(MC)에 해당하는 부분으로서, 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)과 같은 방향으로 배치한 기판 확산층 패턴(150p)과, 커패시터 패턴(151p)과, 콘택 플러그 패턴(152p, 153p)을 배치한 구성으로 이루어진다. 이 레이아웃 패턴에 의해 형성되는 반도체 기억 장치(101a)의 구성은 도 9(b)의 단면도에 도시한 바와 같이, 기판(154)에 형성되는 확산층(150a, 150b)과, 비트선(BL1, /BL1, BL2, /BL2) 아래에 형성되는 커패시터(151)와, 확산층(150b)과 커패시터(151)의 콘택을 위한 콘택 플러그(152), 확산층(150a)과 비트선(BL1, /BL1, BL2, /BL2)의 콘택을 위한 콘택 플러그(153)를 형성하여 배치한 구성이 된다. 커패시터(151)는 제조상의 제약 사항에 의해, 비트선(BL1, /BL1, BL2, /BL2)과의 콘택을 위한 콘택 플러그(153)와 인접한 커패시터(151) 사이에 일정한 간격(여기서는 1 워드선의 폭)을 두고 형성된다. 도 9(a)에 있어서, 파선으로 둘러싼 영역 (E25a, E25b, E26a, E26b)은 각각 1T/1C의 하나의 메모리 셀(MC)에 해당하고, 영역 (E25a, E25b)의 쌍 및 영역(26a, 26b)의 쌍이 각각 하나의 트윈 셀을 구성한다.
여기서, 기판(154)을 p형, 드레인 또는 소스가 되는 확산층(150a, 150b)을 n형이라고 하면, 워드선(WL)을 게이트 전극으로서 워드선(WL)의 하부에, 예컨대, 도시하지 않은 산화막이 형성되어 있기 때문에, n형의 MOSFET(Metallic Oxide Semi conductor Field Effect Transistor)가 형성되어 있다.
또, CUB 구조로서, 위에서는 스택 커패시터를 이용한 예를 나타내었지만 트렌치 커패시터를 이용하는 경우도 있다. 그러나, 여기서는 설명을 생략한다.
도 10은 종래의 COB 구조의 반도체 기억 장치의 셀 어레이 배치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 10a가 COB 구조의 셀 어레이 배치의 레이아웃 패턴을 도시하고, 도 10b가 도 10a의 D-D'선을 따라 취한 반도체 기억 장치의 단면도이다.
이하, CUB 구조의 반도체 기억 장치(101a) 경우와 같이 트윈 셀 방식을 상정하여 설명한다.
COB 구조의 반도체 기억 장치(101b)의 레이아웃 패턴은 점선으로 도시한 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)과 워드선 패턴(WLp)이 격자형으로 배열된 구성으로, 도 8에 도시된 메모리 셀(MC)에 해당하는 부분으로서, 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)에 대하여 비스듬하게 배치한 기판 확산층 패턴(160p)과, 커패시터 패턴(161p)과, 콘택 플러그 패턴(152p, 153p)을 배치한 구성으로 이루어진다. 이 레이아웃 패턴에 의해 형성되는 반도체 기억 장치(101b)의 구성은 도 10b에 도시한 바와 같이, 기판(164)에 형성되는 확산층(160a, 160b)과, 비트선(BL1, /BL1, BL2, /BL2)보다 위쪽에 형성되는 커패시터(161)와, 확산층(160b)과 커패시터(161)의 콘택을 위한 콘택 플러그(162)와, 확산층(160a)과 비트선(BL1, /BL1, BL2, /BL2)의 콘택을 위한 콘택 플러그(163)를 형성하여 배치한 구성이 된다. 커패시터 (161)는 구조상의 제약으로부터, 비트선(BL1, /BL1, BL2, /BL2)과 콘택하기 위해 콘택 플러그(163) 및 인접한 커패시터(161)와 일정한 간격(여기서는, 1 워드선의 폭)을 두고 형성된다. 또한, 도 10(a)에 있어서, 파선으로 둘러싼 영역(E27a, E27b )의 쌍 및 영역(E28a, E28b)의 쌍이 각각 하나의 트윈 셀이 된다.
또한, CUB 구조의 반도체 기억 장치(101a)의 경우와 마찬가지로, 기판(164)이 p형이고, 드레인 또는 소스로서 동작하는 어떤 확산층(160a, 160b)을 n형이라고 하면, 워드선(WL)을 게이트 전극으로서 워드선(WL)의 하부에, 예컨대, 도시하지 않은 산화막이 형성되어 있기 때문에, n형의 MOSFET가 형성되어 있다.
또한, 도 9 및 도 10에 있어서, 최소 가공 치수를 F[워드선(WL)의 선폭 및 간격]로 했을 때, CUB 구조와 COB 구조의 어느 쪽의 경우에 대해서도 1T/1C에 대해 8F2로 구성된다.
도 11은 종래의 반도체 기억 장치의 회로도의 예로서, 도 11a는 CUB 구조의 반도체 기억 장치의 회로도이고, 도 11b는 COB 구조의 반도체 기억 장치의 회로도이다.
반도체 기억 장치(101a, 101b)에 있어서, 도 8의 메모리 셀(MC)은 MIS (Metallic Insulator Semiconductor)형 FET(이하, 셀 트랜지스터라고 칭함 ; Tr)과, 셀 커패시터(C)로 이루어지고, 셀 트랜지스터(Tr)의 한쪽 입출력 단자(드레인또는 소스)는 비트선(BL1, /BL1, BL2, BL2)중 어느 하나와 접속되고, 다른 쪽 입출력 단자는 셀 커패시터(C)와 접속되며, 게이트는 워드선(WL)과 접속된다. 셀 커패시터(C)의 다른 쪽 단자는 셀 플레이트 전위(예컨대, L 레벨과 H 레벨의 전원 전위의 중간 전위)로 되어 있다. 또한, 파선으로 둘러싼 영역(E29, E30, E31, E32)은 1T/1C의 메모리 셀(MC)의 쌍에 의한 트윈 셀로 되어 있다.
어떤 워드선(WL)을 선택하여 구동하면, 그 워드선(WL)에 게이트를 접속한 셀 트랜지스터(Tr)가 온되고, 비트선(BL1, /BL1, BL2, /BL2)과 셀 커패시터(C)를 전기적으로 접속한다. 도 8에 도시한 바와 같이, 비트선(BL1, /BL1)은 동일한 감지 증폭기(111)에 접속하고, 비트선(BL2, /BL2)은 감지 증폭기(110)에 접속되어, 상보 정보의 판독을 행한다.
특허 문헌 1
일본 특허 공개 제2001-143463호 공보(단락 번호 [0026]∼[0032], 도 1)
그러나, 상기한 바와 같이, 종래의 트윈 셀 방식의 반도체 기억 장치(101)에서는, 싱글 셀 방식과 동일한 셀 어레이를 이용하고 있었기 때문에, 싱글 셀 방식의 1셀당 전형적인 면적 8F2에 대하여, 트윈 셀 방식의 1셀당 전형적인 면적은 16F2가 되고, 셀 어레이의 면적은 실질적으로는 싱글 셀의 2배로 된다. 이 때문에, 반도체 기억 장치의 총 칩 면적이 커지는 문제가 있었다.
또한, 예컨대, 도 10에서 도시한 바와 같은 레이아웃의 경우, 확산층(160b)에 인접하는 워드선(WL)을 구동한 경우, 확산층(160b)을 통해 커패시터(161)의 전하의 누설이 일어나는 DRAM과 같은 휘발성 메모리로 인한 문제가 있다. 특히, 커패시터(161)가 속하는 메모리 셀(MC)이 대기 상태이며, 인접한 메모리 셀(MC)이 상기와 같은 워드선(WL)을 빈번히 활성화한 경우에, 데이터 파괴로 이어질 우려가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 성능을 손상시키지 않고, 또는 향상시키면서, 트윈 셀 방식으로서, 반도체 기억 장치의 총 칩 면적을 축소하는 것이 가능한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시 형태의 반도체 기억 장치의 셀 배치를 간단히 도시하는 도면이다.
도 2는 CUB 구조에 적합한 반도체 기억 장치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 2a는 CUB 구조의 반도체 기억 장치의 레이아웃의 패턴을 도시하고, 도 2b는 도 2(a)의 A-A'선을 따라 취한 반도체 기억 장치의 부분단면도이다.
도 3은 COB 구조에 적합한 반도체 기억 장치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 3a는 COB 구조의 반도체 기억 장치의 레이아웃 패턴을 도시하고, 도 3b는 도 3(a)의 B-B'선을 따라 취한 반도체 기억 장치의 부분 단면도이다.
도 4는 본 발명의 제1 실시 형태의 반도체 기억 장치의 회로도이다.
도 5는 워드선의 보강을 설명하는 도면으로서, 도 5a는 CUB 구조의 반도체 기억 장치의 워드선 보강용 금속 배선을 배치한 레이아웃 패턴을 도시하고, 도 5b는 COB 구조의 반도체 기억 장치의 워드선 보강용 금속 배선을 배치한 레이아웃 패턴을 도시한다.
도 6은 본 발명의 제2 실시 형태의 반도체 기억 장치의 레이아웃 패턴으로서, 도 6a는 CUB 구조의 반도체 기억 장치의 레이아웃 패턴을 도시하고, 도 6b는 COB 구조의 반도체 기억 장치의 레이아웃 패턴을 도시한다.
도 7은 본 발명의 제2 실시 형태의 반도체 기억 장치의 회로도이다.
도 8은 종래의 DRAM형 반도체 기억 장치의 메모리 셀 배치를 간략히 도시하고, 도 8a는 싱글 셀 방식의 메모리 셀 배치를 간략히 도시하고, 도 8b는 트윈 셀 방식의 메모리 셀 배치를 간략히 도시한다.
도 9는 종래의 CUB 구조의 반도체 기억 장치의 셀 어레이 배치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 9a는 CUB 구조의 반도체 기억 장치의 셀 어레이 배치의 레이아웃 패턴을 도시하고, 도 9b는 도 9a의 C-C'선을 따라 취한 반도체 기억 장치의 부분 단면도이다.
도 10은 종래의 COB 구조의 반도체 기억 장치의 셀 어레이 배치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 10a는 COB 구조의 셀 어레이 배치의 레이아웃 패턴을 도시하고, 도 10b는 도 10a의 D-D'선을 따라 취한 반도체 기억 장치의 부분 단면도이다.
도 11은 종래의 반도체 기억 장치의 회로도의 예로서, 도 11a는 CUB 구조의 반도체 기억 장치의 회로도이고, 도 11b는 COB 구조의 반도체 기억 장치의 회로도이다.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 반도체 기억 장치
10, 11 : 감지 증폭기
MC : 메모리 셀
BL1, /BL1, BL2, /BL2 : 비트선
WLa, WLb : 워드선
WLd : 더미 워드선
E1, E2 : 영역
본 발명에서는 상기 과제를 해결하기 위해서, 도 1에 도시한 바와 같은, 데이터를 한 쌍의 메모리 셀에 상보의 정보로서 기억하는 트윈 셀 방식의 반도체 기억 장치(1)에 있어서, 워드선(WLa, WLb)마다 비트선 피치로 메모리 셀(MC)을 배치하는 것을 특징으로 하는 반도체 기억 장치(1)가 제공된다.
상기 구성에 따르면, 워드선 방향으로는, 2개의 비트선 쌍(비트선 BL1, /BL1의 쌍과, 비트선 BL2, /BL2의 쌍)에, 영역(E1, E2)에 나타내는 싱글 셀 2개 분, 즉 한 쌍의 셀에 상보의 데이터를 기억하고, 1비트 당(1데이터 당) 면적을 축소한다.
이하 본 발명의 실시 형태를 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시 형태의 반도체 기억 장치를 간략하게 도시하고, 셀 배치를 도시한 도면이다.
반도체 기억 장치(1)의 셀 배치는 워드선(WLa, WLb)마다 비트선(BL1, /BL1,BL2, /BL2)의 피치로 메모리 셀(MC)이 배치되어 있는 구성으로 이루어진다. 또한, 비트선(BL1, /BL1, BL2, /BL2)은 폴디드(folded) 비트선 방식으로 배선되어 있고, 감지 증폭기(10) 또는 감지 증폭기(11)에 접속되어 있다. 또한, 제조상의 제약에 의해 2개의 워드선(WLa, WLb)에 대해 하나의 워드선(이하, 더미 워드선이라 칭함; WLd)이 구동하지 않게 배치되어 있다. 메모리 셀(MC)은 여기서는 특히 DRAM 셀을 이용한 경우, 즉 1개의 트랜지스터와 1개의 커패시터로 이루어진 1T/1C 구조에 대해서 설명한다.
반도체 기억 장치(1)는 트윈 셀 방식으로서, 영역(E1, E2)이 각각 1 비트의 상보 기억 정보에 대응하고 있다. 영역(E1)의 상보 기억 정보를 판독하는 경우, 워드선(WLa)에 전압을 인가하고, H 또는 L 레벨의 상보의 데이터가 기록된 메모리 셀(MC)과 접속된 비트선(BL1, /BL1)의 전위 변화를 감지 증폭기(10)로 검출하여, 데이터를 판독한다. 영역(E2)의 상보 기억 정보를 판독하는 경우는, 상보의 데이터가 기록된 메모리 셀(MC)과 접속된 비트선(BL2, /BL2)의 전위 변화를 감지 증폭기 (11)로 검출하여, 데이터를 판독한다. 이에 따라, 도 1의 우측의 화살표로 도시한 바와 같이, 워드선 방향으로는, 2개의 비트선 쌍에 2개의 데이터를 기억할 수 있기 때문에, 중앙의 화살표로 도시한 바와 같이, 4개의 워드선(2쌍의 워드선 WLa, WLb)과, 2개의 더미 워드선(WLd), 즉 6 워드선마다, 도시한 범위에서 8개의 데이터를 기억하는 것이 가능해진다.
또, 더미 워드선(WLd)에는 고정 전위를 인가한다. 고정 전위는 워드선을 리셋하는 워드선 리셋 전위(0 V 또는 그 이하의 전위)나, 어느 하나의 내부 전원 전위(전원 전위나 워드선 승압을 위한 전위)가 바람직하다.
다음에 반도체 기억 장치(1)의 셀 어레이 배치에 의한 레이아웃을 설명한다. 레이아웃의 실시 형태로서, 셀 커패시터가 비트선보다 아래쪽에 형성되는 CUB 구조와, 셀 커패시터가 비트선보다 위쪽에 형성되는 COB 구조에 대해 각각 나타낸다.
도 2는 CUB 구조에 적합한 반도체 기억 장치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 2a가 CUB 구조의 반도체 기억 장치의 레이아웃 패턴을 도시하고, 도 2b가 도 2(a)의 A-A'선의 일부에 대응한 반도체 기억 장치의 단면도이다.
CUB 구조의 반도체 기억 장치(1a)의 레이아웃 패턴은 점선으로 나타낸 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)과 워드선 패턴(WLap, WLbp)과 더미 워드선 패턴(WLdp)이 격자형으로 배열된 구성으로, 도 1에서 도시한 메모리 셀(MC)에 해당하는 부분으로서, 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)과 같은 방향으로 배치한 기판 확산층 패턴(50p)과, 커패시터 패턴(51p)과, 콘택 플러그 패턴(52p, 53p)을 배치한 구성으로 이루어진다. 이 레이아웃 패턴에 의해 형성되는 반도체 기억 장치(1a)의 구성은, 도 2b에 도시한 바와 같이, 기판(54)에 형성되는 확산층(50a, 50b)과, 비트선(BL1, /BL1, BL2, /BL2)의 아래쪽에 형성되는 셀 커패시터(51)와, 확산층(50b)과 셀 커패시터(51)와의 콘택을 위한 콘택 플러그(52), 확산층(50a)과 비트선(BL1, /BL1, BL2, /BL2)과의 콘택을 위한 콘택 플러그(53)를 형성하여 배치한 구성이다. 셀 커패시터(51)는 제조상의 제약으로부터, 비트선(BL1, /BL1, BL2, /BL2)과의 콘택을 위한 콘택 플러그(53) 및 인접한 셀 커패시터(51)와의 사이에 일정한 간격(여기서는, 1 워드선의 폭)을 두고 형성된다.
도 2(a)에 있어서, 파선으로 둘러싼 영역(E5, E6)은 각각 H 또는 L 레벨의 상보 정보가 기억되는 2개의 메모리 셀(MC)로 이루어진 트윈 셀을 도시하고 있다. 여기서, 예컨대, 영역(E5)은 도 1의 영역(E1)과, 영역(E6)은 도 1의 영역(E2)과 각각 대응한다.
여기서, 기판(54)이 p형이고, 드레인 또는 소스로 동작하는 확산층(50a, 50b)이 n형이며, 워드선(WLa)을 게이트 전극으로서 워드선(WLa)의 하부에, 예컨대, 도시하지 않은 산화막이 형성되어 있기 때문에, n형의 MOSFET가 형성되어 있다.
또, 도 1에서 설명한 바와 같은 폴디드 비트선 방식으로 접속되어 있는 적어도 한 쌍의 비트선(BL1, /BL1) 또는 비트선(BL2, /BL2)은 동일한 배선층에 있어서 형성된다.
또한, CUB 구조로서, 상기에서는 셀 커패시터(C)의 예로서, 스택 커패시터를 이용하였지만, 트렌치 커패시터를 이용하여도 좋다.
도 3은 COB 구조에 적합한 반도체 기억 장치의 레이아웃 패턴 및 반도체 기억 장치의 개략 단면도로서, 도 3a가 COB 구조의 반도체 기억 장치의 레이아웃 패턴을 도시하고, 도 3b가 도 3a의 B-B'선의 일부에 대응한 반도체 기억 장치의 단면도이다.
COB 구조의 반도체 기억 장치(1b)의 레이아웃 패턴은 점선으로 도시한 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)과, 워드선 패턴(WLap, WLbp)과, 더미 워드선 패턴(WLdp)이 격자형으로 배열된 구성으로, 도 1에서 도시한 메모리 셀(MC)에 해당하는 부분으로서, 비트선 패턴(BLp1, /BLp1, BLp2, /BLp2)에 대하여 비스듬하게 배치한 기판 확산층 패턴(60p)과, 커패시터패턴(61p)과, 콘택 플러그 패턴(62p, 63p)을 배치한 구성으로 이루어진다. 이 레이아웃 패턴에 의해 형성되는 반도체 기억 장치(1b)의 구성은, 도 3b에 도시한 바와 같이, 기판(64)에 형성되는 확산층(60a, 60b)과, 비트선(BL1, /BL1, BL2, /BL2)보다 위쪽에 형성되는 셀 커패시터(61)와, 확산층(60b)과 셀 커패시터(61)의 콘택을 위한 콘택 플러그(62), 확산층(60a)과 비트선(BL1, /BL1, BL2, /BL2)의 콘택을 위한 콘택 플러그(63)를 형성하여 배치한 구성이다. 셀 커패시터(61)는 제조상의 제약으로부터 비트선(BL1, /BL1, BL2, /BL2)과의 콘택을 위한 콘택 플러그(63)와 인접한 셀 커패시터(61) 사이에 일정한 간격(여기서는, 1 워드선의 간격)을 두고 형성된다. 또한, 도 3(a)에 있어서, 파선으로 둘러싼 영역(E7, E8)은 각각 1T/1C가 2개 분의 하나의 트윈 셀이 된다. 여기서, 예컨대, 영역(E7)은 도 1의 영역(E1)과 영역(E8)은 도 1의 영역(E2)과 각각 대응한다.
또, CUB 구조의 반도체 기억 장치(1a)의 경우와 마찬가지로, 도 3(b)에서는, 기판(64)에 드레인 또는 소스로 동작하는 확산층(60a, 60b)이 형성된 상태를 도시하고 있다. 이에 따라, 예컨대, n형의 MOSFET를 형성하고 있다.
도 2 및 도 3과 같이, CUB 구조와 COB 구조 중 어느 쪽의 경우에 있어서도, 비트선(BL1, /BL1, BL2, /BL2)의 피치로 비트선(BL1, /BL1, BL2, /BL2)과 확산층 (50a, 50b, 60a, 60b)의 콘택을 위한 콘택 플러그(53, 63) 및 셀 커패시터(51, 61)를 배치하는 레이아웃으로 함으로써 도 1에서 설명한 바와 같은 비트선 피치로 메모리 셀(MC)을 배치한 트윈 셀 방식의 반도체 기억 장치(1)를 실현할 수 있다.
단, CUB 구조와 COB 구조 중 어느 쪽의 경우도, 스토리지의 개구부 면적이 감소할 가능성이 있기 때문에, 종횡비의 변경에 의해 용량을 원하는 값으로 하거나 또는 회로 기술 등으로 대응하게 될 가능성이 있다.
도 4는 본 발명의 제1 실시 형태의 반도체 기억 장치의 회로도이다.
이 회로도는 도 2 및 도 3에서 도시한 CUB 구조와 COB 구조의 양방에 대응하는 회로도로서, 반도체 기억 장치(1)에 있어서, 도 1의 메모리 셀(MC)은 셀 트랜지스터(Tr)와 셀 커패시터(C)로 이루어지고, 셀 트랜지스터(Tr)의 한쪽 입출력 단자(드레인 또는 소스)는 비트선(BL1, /BL1, BL2, /BL2) 중 어느 하나와 접속되어 있으며, 다른 쪽 입출력 단자는 셀 커패시터(C)와 접속되고, 게이트는 워드선(WLa) 또는 워드선(WLb)과 접속된다. 셀 커패시터(C)의 다른 쪽 단자는 셀 플레이트 전위(예컨대 H 레벨, L 레벨의 전원 전위의 중간 전위)로 되어 있다. 더미 워드선(WLd)에는 셀 트랜지스터(Tr)는 접속되지 않는다. 여기서, 파선으로 둘러싼 영역(E9, E10)은 2쌍의 1T/1C의 메모리 셀(MC)로 이루어진 트윈 셀을 나타낸다. 예컨대, 영역(E9)은 도 1의 영역(E1)과 대응하고, 영역(E10)은 도 1의 영역(E2)과 대응한다.
워드선(WLa)을 선택하여 구동하면, 워드선(WLa)에 게이트를 접속한 셀 트랜지스터(Tr)가 온되고, 비트선(BL1, /BL1, BL2, /BL2)과 셀 커패시터(C)를 전기적으로 접속한다. 도 1과 같이, 비트선(BL1, /BL1)은 동일한 감지 증폭기(10)에 접속하고, 비트선(BL2, /BL2)은 동일한 감지 증폭기(11)에 접속하여, 서로 상보의 정보의 판독을 행한다.
이와 같이, 종래에는 도 8과 같이, 2쌍의 비트선에 대해 8개의 데이터를 유지하기 위해서는 8개의 워드선(WL)이 필요하였지만, 본 발명의 제1 실시 형태의 반도체 기억 장치(1)의 경우, 8개의 데이터에는 2개의 워드선(WLa, WLb, WLd), 즉 6개의 워드선에 의해 유지된다. 즉, 종래의 트윈 셀 방식의 반도체 기억 장치(101)와 비교하여 비트선 방향으로 면적을 3/4 축소할 수 있다.
또, 더미 워드선(WLd)에는 워드선 리셋 전위나, 어느 하나의 내부 전원 전위로 고정함으로써, 워드선간의 커플링 노이즈, 필드 트랜지스터 누설 등을 억제할 뿐만 아니라, 워드선(WLa, WLb)과 기판 사이의 용량을 이용하여 전원의 안정화를 위한 용량으로서 이용하여, 노이즈를 억제할 수 있다.
또한, 도 1에서 도시한 본 발명의 제1 실시 형태의 반도체 기억 장치(1)와, 도 8에서 도시한 종래의 반도체 기억 장치(101)를 비교하면, 1 워드선을 구동했을 때에, 액세스할 수 있는 데이터수가 같은 수의 비트선 쌍에 대해 2배가 된다. 따라서, 종래와 동일한 길이의 워드선을 구동함으로써 배의 데이터로 액세스할 수 있다. 반대로 생각하면, 어떤 수의 데이터로 액세스하기 위해서 구동하는 워드선의 길이는 종래의 반으로 충분하기 때문에, 계층화 워드선 방식의 경우에는, 도시하지 않은 서브 워드 디코더의 수를 반으로 할 수 있다. 따라서, 서브 워드 워드 디코더의 삭감 분, 즉 총면적을 축소할 수 있다.
또한, 2개의 워드선(WLa, WLb)마다 하나의 더미 워드선(WLd)을 설치함으로써, 워드선(WLa, WLb)의 1.5배의 피치로 금속 배선을 형성하는 것이 가능해지기 때문에, 워드선을 보강할 수 있다.
도 5는 워드선의 보강을 설명하는 도면으로서, 도 5a는 CUB 구조의 반도체 기억 장치의 워드선 보강용 금속 배선을 배치한 레이아웃 패턴을 도시하고, 도 5b는 COB 구조의 반도체 기억 장치의 워드선 보강용 금속 배선을 배치한 레이아웃 패턴이다.
여기서는, 도 2(a) 및 도 3(a)에서 도시한 본 발명의 제1 실시 형태의 반도체 기억 장치(1a, 1b)의 레이아웃 패턴에 있어서, 셀 트랜지스터(Tr)와 접속하는 워드선 패턴(WLap, WLbp)의 상층에 워드선 보강용 금속 배선 패턴(70p, 71p)을 배치한 것을 나타내고 있다.
금속 배선 패턴(70p, 71p)은 도 9, 도 10에서 도시한 바와 같은 종래의 반도체 기억 장치(101a, 101b)의 워드선 패턴(WLp)의 피치로는 금속 재료의 가공이 어려워 보강은 어렵지만, 본 발명의 실시 형태의 반도체 기억 장치(1a, 1b)에서는, 2개의 워드선 패턴(WLap, WLbp)마다 하나의 더미 워드선 패턴(WLdp)이 존재하기 때문에, 피치가 완화되고, 워드선 패턴(WLap, WLbp)의 1.5배의 피치로 금속 배선 패턴(70p, 71p)을 형성하면 좋기 때문에, 워드선의 보강이 가능하게 된다. 이에 따라, 금속 배선 피치의 완화 때문에 서브 워드선 방식이 불필요하게 되어 칩 면적의 축소를 기대할 수 있게 된다.
다음에 본 발명의 제2 실시 형태를 설명한다.
도 6은 본 발명의 제2 실시 형태의 반도체 기억 장치의 레이아웃 패턴으로서, 도 6a가 CUB 구조의 반도체 기억 장치의 레이아웃 패턴을 도시하고, 도 6b가 COB 구조의 반도체 기억 장치의 레이아웃 패턴이다.
또, 레이아웃 패턴에 대응하는 제2 실시 형태의 반도체 기억 장치(80a, 80b)의 단면도에 대해서는, 제1 실시 형태의 반도체 기억 장치(1a, 1b)와 거의 동일하므로 생략한다.
또한, 도 6a 및 도 6b는 각각 본 발명의 제1 실시 형태의 반도체 기억 장치 (1a, 1b)의 레이아웃 패턴의 도 2a 및 도 3a와 대응하고, 동일한 구성 요소는 동일한 부호로서 설명을 생략한다.
본 발명의 제2 실시 형태의 반도체 기억 장치(80a, 80b)는 제1 실시 형태의 반도체 기억 장치(1a, 1b)와 달리 더미 워드선 패턴(WLdp)을 삭제한 점만이 다르다. 그러나, 제조상의 제약으로부터 일정한 간격(여기서는, 1 워드선의 폭)으로 설치되어 있다.
반도체 기억 장치(80a, 80b)의 동작 및 기능은 본 발명의 제1 실시 형태의 반도체 기억 장치(1a, 1b)와 동일하여, 프로세스 공정에 있어서의 소자나 콘택 홀의 형성을 하기 쉬운 등의 점에서 어느 쪽인지를 선택하게 된다.
도 7은 본 발명의 제2 실시 형태의 반도체 기억 장치의 회로도이다.
본 발명의 제2 실시 형태의 반도체 기억 장치(80)의 회로도는 도 4의 제1 실시 형태의 반도체 기억 장치(1)의 회로도와 비교하면, 더미 워드선(WLd)을 배치하지 않는 점만이 다르다.
또, 제2 실시 형태의 반도체 기억 장치(80)에 있어서도, 워드선(WLa, WLb)의 금속 배선에 의한 보강이 가능하다.
또한, 상기 설명에서는, 메모리 셀(MC)은 1T/1C의 DRAM을 이용하였지만, 이것에 한정되지 않고, 다른 상보 셀을 이용하여 데이터를 기억하는 장치, 예컨대, FeRAM(Ferroelectric Random Access Memory)나 MRAM(Magnetic Random Access Memory) 등을 메모리 셀(MC)로서 이용하도록 하여도 좋다.
또한, 본 발명은 상기 실시 형태에 한정되지 않고, 제조 방법, 설계 방식 등에 의해 이 이외의 실시 형태도 생각할 수 있다.
(부기 1) 데이터를 한 쌍의 메모리 셀에 상보의 정보로서 기억하는 트윈 셀 방식의 반도체 기억 장치에 있어서,
워드선마다 비트선 피치로 상기 메모리 셀을 배치한 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 메모리 셀은 1개의 트랜지스터와 1개의 기억 소자로 이루어지는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 3) 상기 비트선은 폴디드 비트선 방식으로 배선되는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 4) 상기 워드선을 따라 상기 비트선 피치로 상기 비트선과 확산층과의 콘택이 배치되는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 5) 상기 2개의 워드선마다 1개의 구동하지 않는 상기 워드선을 배치하는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 6) 상기 구동하지 않는 워드선에 고정 전위를 인가하는 것을 특징으로 하는 부기 5 기재의 반도체 기억 장치.
(부기 7) 상기 고정 전위는 상기 워드선을 리셋하기 위한 워드선 리셋 전위인 것을 특징으로 하는 부기 6 기재의 반도체 기억 장치.
(부기 8) 상기 고정 전위는 집적 회로내에서 이용되는 전원 전위인 것을 특징으로 하는 부기 6 기재의 반도체 기억 장치.
(부기 9) 상기 2개의 워드선마다 1개의 워드선을 배치하지 않는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 10) 금속 배선에 의해 상기 워드선을 보강하는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 11) 상기 금속 배선은 상기 워드선 피치의 1.5배 이하의 상기 피치인 것을 특징으로 하는 부기 10 기재의 반도체 기억 장치.
(부기 12) COB 구조로 구성되는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 13) CUB 구조로 구성되는 것을 특징으로 하는 부기 1 기재의 반도체 기억 장치.
(부기 14) 상기 폴디드 비트선 방식의 상기 한 쌍의 비트선은 모두 동일한 배선층에 형성되는 것을 특징으로 하는 부기 3 기재의 반도체 기억 장치.
이상 설명한 바와 같이 본 발명에서는, 워드선마다 비트선 피치로 메모리 셀을 배치함으로써, 종래에 비하여 면적의 효율이 좋은 구성이 가능해져 트윈 셀 방식의 반도체 기억 장치의 칩 면적을 축소할 수 있다. 또한, 어레이 사이즈의 축소뿐만 아니라, 동작 속도의 향상이나 신뢰성의 향상으로 이어질 수 있다.

Claims (10)

  1. 데이터를 한 쌍의 메모리 셀에 상보의 정보로서 기억하는 트윈 셀 방식의 반도체 기억 장치에 있어서,
    워드선마다 비트선 피치로 상기 메모리 셀을 배치하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 메모리 셀은 1개의 트랜지스터와 1개의 기억 소자로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 비트선은 폴디드 비트선 방식으로 배선되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 워드선을 따라 상기 비트선 피치로 상기 비트선과 확산층의 콘택이 배치되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 2개의 워드선마다 1개의 구동하지 않는 워드선을 배치하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 구동하지 않는 워드선에 고정 전위를 인가하는 것을특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 고정 전위는 상기 워드선을 리셋하기 위한 워드선 리셋 전위인 것을 특징으로 하는 반도체 기억 장치.
  8. 제6항에 있어서, 상기 고정 전위는 집적 회로내에서 이용되는 전원 전위인 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서, 상기 2개의 워드선마다 1개의 워드선을 배치하지 않는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 워드선이 금속 배선에 의해 보강되는 것을 특징으로 하는 반도체 기억 장치.
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