JPH02309668A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02309668A JPH02309668A JP1130763A JP13076389A JPH02309668A JP H02309668 A JPH02309668 A JP H02309668A JP 1130763 A JP1130763 A JP 1130763A JP 13076389 A JP13076389 A JP 13076389A JP H02309668 A JPH02309668 A JP H02309668A
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- JP
- Japan
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- charge storage
- parts
- cell plate
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- charge accumulation
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004020 conductor Substances 0.000 claims description 6
- 230000015654 memory Effects 0.000 abstract description 21
- 238000009825 accumulation Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ装置に関するものである。
従来の技術
最近、半導体メモリ装置の高密度化が進み、特にダイナ
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化については目覚ましいものがある。この
ような半導体メモリ装置の発展は、そのチップサイズの
半分以上を占めるメモリセル構造によるところが大きい
。従来の半導体メモリ装置を第３図および第４図に基づ
き説明する。第３図および第４図において、３１は半導
・体基板で、その表面部には、信号読書き時のスイッチ
用ＭＯＳ型トランジスタを構成するソース部３２、ビッ
ト線としての導電体３３が接続されるドレイン部３４、
ワード線としてのゲート電極３５が形成され、上記ソー
ス部３２の上方には、メモリセルとしての電荷蓄積部３
６およびセルプレート電極３７が形成されている。なお
、３８はゲート酸化膜、３９はメモリ用キャパシタを構
成するための絶縁膜、４０はセル間分離用絶縁膜、４１
は導電体３３とドレイン部３４とを接続するコンタクト
窓、４２は電荷蓄積部３６とソース部３２とを接続する
コンタクト窓である。
ミック・ランダムアクセス・メモリ（ＤＲＡＭ）の高集
積化、高密度化については目覚ましいものがある。この
ような半導体メモリ装置の発展は、そのチップサイズの
半分以上を占めるメモリセル構造によるところが大きい
。従来の半導体メモリ装置を第３図および第４図に基づ
き説明する。第３図および第４図において、３１は半導
・体基板で、その表面部には、信号読書き時のスイッチ
用ＭＯＳ型トランジスタを構成するソース部３２、ビッ
ト線としての導電体３３が接続されるドレイン部３４、
ワード線としてのゲート電極３５が形成され、上記ソー
ス部３２の上方には、メモリセルとしての電荷蓄積部３
６およびセルプレート電極３７が形成されている。なお
、３８はゲート酸化膜、３９はメモリ用キャパシタを構
成するための絶縁膜、４０はセル間分離用絶縁膜、４１
は導電体３３とドレイン部３４とを接続するコンタクト
窓、４２は電荷蓄積部３６とソース部３２とを接続する
コンタクト窓である。
上記の構成は、いわゆるスタック型メモリである。この
メモリセルは、ワード線を構成するゲート電極３５の論
理電圧を”Ｈ”にすることにより、ビット線からの情報
すなわち信号を、ドレイン部３４およびソース部３２を
通して電荷蓄積部３６に蓄積して書き込んだり、また電
荷蓄積部３６に蓄積された信号をソース部３２およびド
レイン部３４からビット線に読み出しすようにされてい
る。
メモリセルは、ワード線を構成するゲート電極３５の論
理電圧を”Ｈ”にすることにより、ビット線からの情報
すなわち信号を、ドレイン部３４およびソース部３２を
通して電荷蓄積部３６に蓄積して書き込んだり、また電
荷蓄積部３６に蓄積された信号をソース部３２およびド
レイン部３４からビット線に読み出しすようにされてい
る。
発明が解決しようとする課題
ところで、上記構成によると、メモリ用の電荷蓄積部３
６が半導体基板３１の上方にしか形成されないため、高
密度化のためにメモリセルの面積を小さくすると、メモ
リセルの容量が小さくなり、信号読出し時に誤動作を起
こし易く、シたがって読出しの高速化が困難になるとい
う問題があった。
６が半導体基板３１の上方にしか形成されないため、高
密度化のためにメモリセルの面積を小さくすると、メモ
リセルの容量が小さくなり、信号読出し時に誤動作を起
こし易く、シたがって読出しの高速化が困難になるとい
う問題があった。
そこで、本発明は上記課題を解消し得る半導体メモリ装
置を提供することを目的とする。
置を提供することを目的とする。
課題を解決するための手段
上記課題を解決するため、本発明の半導体メモリ装置は
、半導体基板の表面部に、信号読書き時のスイッヂ用Ｍ
ＯＳ型トランジスタを構成するソース部、ビット線とし
ての導電体が接続されるドレイン部およびワード線とし
てのゲート電極を形成し、かつ上記ソース部の一部を第
１の電荷蓄積部にするとともに、この第１の電荷蓄積部
の上方に第１の電荷蓄積部に接続された第２の電荷蓄積
部を形成し、上記第１の電荷蓄積部であるソース部の上
方に第１のセルプレート電極を形成し、上記第２の電荷
蓄積部の上方に第２のセルプレート電極を形成したもの
である。
、半導体基板の表面部に、信号読書き時のスイッヂ用Ｍ
ＯＳ型トランジスタを構成するソース部、ビット線とし
ての導電体が接続されるドレイン部およびワード線とし
てのゲート電極を形成し、かつ上記ソース部の一部を第
１の電荷蓄積部にするとともに、この第１の電荷蓄積部
の上方に第１の電荷蓄積部に接続された第２の電荷蓄積
部を形成し、上記第１の電荷蓄積部であるソース部の上
方に第１のセルプレート電極を形成し、上記第２の電荷
蓄積部の上方に第２のセルプレート電極を形成したもの
である。
作用
上記構成によると、半導体基板の表面部および半導体基
板の上方部に、メモリ用の第１および第２電荷蓄積部を
形成したので、メモリセルの面積を増やすこと無く、メ
モリセルの容量を大きくすることができる。
板の上方部に、メモリ用の第１および第２電荷蓄積部を
形成したので、メモリセルの面積を増やすこと無く、メ
モリセルの容量を大きくすることができる。
実施例
以下、本発明の一実施例を第１図および第２図に基づき
説明する。
説明する。
１は一導電型の半導体基板で、その表面部には信号読書
き時のスイッチ用ＭＯＳ型トランジスタを構成するソー
ス部２、ビット線としての導電体３が接続されたドレイ
ン部４およびワード線としてのゲート電極５が形成され
ている。なお、上記ソース部２およびドレイン部４は半
導体基板１とは一反対の導電型にされている。そして、
上記ソース部２の一部が第１の電荷蓄積部６にされると
ともに、この第１の電荷蓄積部６の上方には、第１の電
荷蓄積部６に接続された第２の電荷蓄積部７が形成され
ている。また、上記第１の電荷蓄積部６であるソース部
２の上方、すなわち第１の電荷蓄積部６と第２の電荷蓄
積部７との間には、第１のセルプレート電極８が形成さ
れるとともに、上記第２の電荷蓄積部７の上方には第２
のセルプレート電極９が形成されている。
き時のスイッチ用ＭＯＳ型トランジスタを構成するソー
ス部２、ビット線としての導電体３が接続されたドレイ
ン部４およびワード線としてのゲート電極５が形成され
ている。なお、上記ソース部２およびドレイン部４は半
導体基板１とは一反対の導電型にされている。そして、
上記ソース部２の一部が第１の電荷蓄積部６にされると
ともに、この第１の電荷蓄積部６の上方には、第１の電
荷蓄積部６に接続された第２の電荷蓄積部７が形成され
ている。また、上記第１の電荷蓄積部６であるソース部
２の上方、すなわち第１の電荷蓄積部６と第２の電荷蓄
積部７との間には、第１のセルプレート電極８が形成さ
れるとともに、上記第２の電荷蓄積部７の上方には第２
のセルプレート電極９が形成されている。
なお、上記ゲート電極５はゲート酸化膜１０内に配置さ
れ、また第１の電荷蓄積部６と第１のセルプレート電極
８との間、第１のセルプレート電極８と第２の電荷蓄積
部７との間および第２の電荷蓄積部７と第２のセルプレ
ート電極９との間には、それぞれメモリ用キャパシタを
構成する第１゜第２および第３の絶縁膜１１，１２．１
３が形成されている。また、上記第１のセルプレート電
極８は両型荷蓄積部６，７間に配置されているため、両
型荷蓄積部６，７に対して作用する。さらに、１４はセ
ル間分離用絶縁膜、１５はビット線としての導電体３と
ドレイン部４とを接続するコンタクト窓、１６は第１お
よび第２電荷蓄積部６，７とソース部２とを接続するコ
ンタクト窓である。
れ、また第１の電荷蓄積部６と第１のセルプレート電極
８との間、第１のセルプレート電極８と第２の電荷蓄積
部７との間および第２の電荷蓄積部７と第２のセルプレ
ート電極９との間には、それぞれメモリ用キャパシタを
構成する第１゜第２および第３の絶縁膜１１，１２．１
３が形成されている。また、上記第１のセルプレート電
極８は両型荷蓄積部６，７間に配置されているため、両
型荷蓄積部６，７に対して作用する。さらに、１４はセ
ル間分離用絶縁膜、１５はビット線としての導電体３と
ドレイン部４とを接続するコンタクト窓、１６は第１お
よび第２電荷蓄積部６，７とソース部２とを接続するコ
ンタクト窓である。
上記構成において、ワード線を構成するゲート電極５の
論理電圧を”Ｈ”にすることにより、ビット線からの情
報すなわち信号を、ドレイン部４およびソース部２を通
して第１および第２電荷蓄積部６，７に蓄積して書き込
んだり、また第１および第２電荷蓄積部６，７に蓄積さ
れた信号をソース部２およびドレイン部４からビット線
に読み出すことができる。
論理電圧を”Ｈ”にすることにより、ビット線からの情
報すなわち信号を、ドレイン部４およびソース部２を通
して第１および第２電荷蓄積部６，７に蓄積して書き込
んだり、また第１および第２電荷蓄積部６，７に蓄積さ
れた信号をソース部２およびドレイン部４からビット線
に読み出すことができる。
このように、メモリ用の第１および第２電荷蓄積部６．
７が半導体基板１の表面部および半導体基板１の上方部
に形成されているため、メモリセルの面積を増やすこと
無く、メモリセルの容量を大きくすることができる。
７が半導体基板１の表面部および半導体基板１の上方部
に形成されているため、メモリセルの面積を増やすこと
無く、メモリセルの容量を大きくすることができる。
発明の効果
以上のように本発明の構成によると、半導体基板の表面
部および半導体基板の上方部に、メモリ用の第１および
第２電荷蓄積部を形成したので、メモリセルの面積を増
やすこと無く、メモリセルの容量を大きくすることがで
き、したがって安定した状態で読出し動作の高速化を図
ることができる。
部および半導体基板の上方部に、メモリ用の第１および
第２電荷蓄積部を形成したので、メモリセルの面積を増
やすこと無く、メモリセルの容量を大きくすることがで
き、したがって安定した状態で読出し動作の高速化を図
ることができる。
第１図は本発明の半導体メモリ装置の一実施例の要部平
面図、第２図は第１図のＩ−Ｉ断面図、第３図は従来例
の要部平面図、第４図は第３図の■−■断面図である。 １・・・・半導体基板、２・・・・ソース部、４・・・
・ドレイン部、５・・・・ゲート電極、６・・・・第１
の電荷蓄積部、７・・・・第２の電荷蓄積部、８・・・
・第１のセルプレート電極、９・・・・第２のセルプレ
ート電極。 第３図 １１」
面図、第２図は第１図のＩ−Ｉ断面図、第３図は従来例
の要部平面図、第４図は第３図の■−■断面図である。 １・・・・半導体基板、２・・・・ソース部、４・・・
・ドレイン部、５・・・・ゲート電極、６・・・・第１
の電荷蓄積部、７・・・・第２の電荷蓄積部、８・・・
・第１のセルプレート電極、９・・・・第２のセルプレ
ート電極。 第３図 １１」
Claims (1)
- １、半導体基板の表面部に、信号読書き時のスイッチ用
ＭＯＳ型トランジスタを構成するソース部、ビット線と
しての導電体が接続されるドレイン部およびワード線と
してのゲート電極を形成し、かつ上記ソース部の一部を
第１の電荷蓄積部にするとともに、この第１の電荷蓄積
部の上方に第１の電荷蓄積部に接続された第２の電荷蓄
積部を形成し、上記第１の電荷蓄積部であるソース部の
上方に第１のセルプレート電極を形成し、上記第２の電
荷蓄積部の上方に第２のセルプレート電極を形成した半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130763A JP2904216B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130763A JP2904216B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309668A true JPH02309668A (ja) | 1990-12-25 |
| JP2904216B2 JP2904216B2 (ja) | 1999-06-14 |
Family
ID=15042077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130763A Expired - Fee Related JP2904216B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904216B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175153A (ja) * | 1983-03-23 | 1984-10-03 | Nec Corp | 半導体集積回路装置 |
| JPS63148A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-05-24 JP JP1130763A patent/JP2904216B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175153A (ja) * | 1983-03-23 | 1984-10-03 | Nec Corp | 半導体集積回路装置 |
| JPS63148A (ja) * | 1986-06-19 | 1988-01-05 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2904216B2 (ja) | 1999-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |