JPH05326873A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH05326873A JPH05326873A JP4128619A JP12861992A JPH05326873A JP H05326873 A JPH05326873 A JP H05326873A JP 4128619 A JP4128619 A JP 4128619A JP 12861992 A JP12861992 A JP 12861992A JP H05326873 A JPH05326873 A JP H05326873A
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- JP
- Japan
- Prior art keywords
- insulating film
- electrode
- cell
- charge storage
- memory cell
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- Pending
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Abstract
(57)【要約】
【目的】 メモリセル面積を大きくすることなく同じ面
積でメモリセル容量の増加を図ることができる半導体メ
モリ装置を提供する。 【構成】 セルプレート電極５をメモリセルキャパシタ
を構成する絶縁膜１１を介して電荷蓄積電極１０の周囲
を取り囲むように形成し、同じメモリセルの面積のまま
で、セルプレート電極５の増設分に応じてメモリセルの
電荷容量を増加するように構成する。
積でメモリセル容量の増加を図ることができる半導体メ
モリ装置を提供する。 【構成】 セルプレート電極５をメモリセルキャパシタ
を構成する絶縁膜１１を介して電荷蓄積電極１０の周囲
を取り囲むように形成し、同じメモリセルの面積のまま
で、セルプレート電極５の増設分に応じてメモリセルの
電荷容量を増加するように構成する。
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）等の半導体メモリ
装置に関するものである。
ダム・アクセス・メモリ（ＤＲＡＭ）等の半導体メモリ
装置に関するものである。
【０００２】
【従来の技術】近年、半導体メモリ装置の高密度化が進
み、特に、ＤＲＡＭの高集積化、高密度化はめざましい
ものがある。このようなＤＲＡＭの発展は、そのチップ
サイズの半分以上を占めるメモリセル構造の改良による
ところが大きい。図２は従来のダイナミック型メモリセ
ルの構造を示す図であり、（ａ）はメモリセル要部の平
面図、（ｂ）は同図（ａ）のＢ−Ｂ’部位における断面
を示す図である。同図において、１はビット線を構成す
る導電体、２はビット線に接続されたドレイン部、３は
ワード線を構成する信号読み出し用ＭＯＳトランジスタ
のゲート電極、４は信号読み出し用ＭＯＳトランジスタ
のゲート絶縁膜、５はセルプレート電圧源に接続された
セルプレート電極、６はセル間分離用絶縁膜、７は各導
電体間の層間絶縁膜、８はＭＯＳトランジスタのドレイ
ン部２とは逆導電型をした基板、９は信号読み出し用Ｍ
ＯＳトランジスタのソース部、１０はメモリセルの電荷
蓄積電極、１１はメモリセルキャパシタを構成する絶縁
膜、１２はビット線を構成する導電体１とドレイン部２
を接続するコンタクト窓、１３はソース部９と電荷蓄積
電極１０を接続するコンタクト窓である。
み、特に、ＤＲＡＭの高集積化、高密度化はめざましい
ものがある。このようなＤＲＡＭの発展は、そのチップ
サイズの半分以上を占めるメモリセル構造の改良による
ところが大きい。図２は従来のダイナミック型メモリセ
ルの構造を示す図であり、（ａ）はメモリセル要部の平
面図、（ｂ）は同図（ａ）のＢ−Ｂ’部位における断面
を示す図である。同図において、１はビット線を構成す
る導電体、２はビット線に接続されたドレイン部、３は
ワード線を構成する信号読み出し用ＭＯＳトランジスタ
のゲート電極、４は信号読み出し用ＭＯＳトランジスタ
のゲート絶縁膜、５はセルプレート電圧源に接続された
セルプレート電極、６はセル間分離用絶縁膜、７は各導
電体間の層間絶縁膜、８はＭＯＳトランジスタのドレイ
ン部２とは逆導電型をした基板、９は信号読み出し用Ｍ
ＯＳトランジスタのソース部、１０はメモリセルの電荷
蓄積電極、１１はメモリセルキャパシタを構成する絶縁
膜、１２はビット線を構成する導電体１とドレイン部２
を接続するコンタクト窓、１３はソース部９と電荷蓄積
電極１０を接続するコンタクト窓である。
【０００３】このダイナミック型メモリセルは、ワード
線を構成するゲート電極３を高電位にしてＭＯＳトラン
ジスタをＯＮすることにより、ビット線１の情報をドレ
イン部２からソース部９を通してメモリセルの電荷蓄積
電極１０に電荷を蓄積し（書き込み動作）、または、電
荷蓄積電極１０に蓄積された電荷を検出してビット線１
に伝える（読み出し動作）という動作を行ないメモリ装
置として機能する。
線を構成するゲート電極３を高電位にしてＭＯＳトラン
ジスタをＯＮすることにより、ビット線１の情報をドレ
イン部２からソース部９を通してメモリセルの電荷蓄積
電極１０に電荷を蓄積し（書き込み動作）、または、電
荷蓄積電極１０に蓄積された電荷を検出してビット線１
に伝える（読み出し動作）という動作を行ないメモリ装
置として機能する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たように、ＤＲＡＭの高集積化、高密度化が進むにつれ
てメモリセルの占める面積も縮小し、メモリセルの容量
も小さくなってきた。このため、データ保持時間が低下
し、読み出し動作が不安定化するとともに、ソフトエラ
ー耐性が低下するという問題点があった。
たように、ＤＲＡＭの高集積化、高密度化が進むにつれ
てメモリセルの占める面積も縮小し、メモリセルの容量
も小さくなってきた。このため、データ保持時間が低下
し、読み出し動作が不安定化するとともに、ソフトエラ
ー耐性が低下するという問題点があった。
【０００５】したがって、この発明の目的は、メモリセ
ル面積を大きくすることなく同じ面積でメモリセル容量
の増加を図ることができる半導体メモリ装置を提供する
ことである。
ル面積を大きくすることなく同じ面積でメモリセル容量
の増加を図ることができる半導体メモリ装置を提供する
ことである。
【０００６】
【課題を解決するための手段】この発明の半導体メモリ
装置は、一導電型半導体基板表面下に形成された他導電
型のソース部およびドレイン部と、半導体基板表面上に
形成されたゲート絶縁膜を介してソース部とドレイン部
間に形成されたゲート電極と、このゲート電極上に形成
された層間絶縁膜と、この層間絶縁膜内のソース部上に
形成された電荷蓄積電極と、この電荷蓄積電極の周囲を
覆うように形成されたメモリセルキャパシタを構成する
絶縁膜と、この絶縁膜を介して電荷蓄積電極に対し形成
されたセルプレート電極とを備えた半導体メモリ装置で
あって、セルプレート電極を絶縁膜を介して電荷蓄積電
極の周囲を覆うように形成している。
装置は、一導電型半導体基板表面下に形成された他導電
型のソース部およびドレイン部と、半導体基板表面上に
形成されたゲート絶縁膜を介してソース部とドレイン部
間に形成されたゲート電極と、このゲート電極上に形成
された層間絶縁膜と、この層間絶縁膜内のソース部上に
形成された電荷蓄積電極と、この電荷蓄積電極の周囲を
覆うように形成されたメモリセルキャパシタを構成する
絶縁膜と、この絶縁膜を介して電荷蓄積電極に対し形成
されたセルプレート電極とを備えた半導体メモリ装置で
あって、セルプレート電極を絶縁膜を介して電荷蓄積電
極の周囲を覆うように形成している。
【０００７】
【作用】この発明の構成によれば、メモリセルキャパシ
タの電荷蓄積電極の周囲にセルプレート電極を配置する
ことによって、メモリセル自体の面積を大きくすること
なくセルプレート電極の増設分に応じてメモリセル容量
を増加することができ、メモリとしてのデータ保持時間
が向上する。
タの電荷蓄積電極の周囲にセルプレート電極を配置する
ことによって、メモリセル自体の面積を大きくすること
なくセルプレート電極の増設分に応じてメモリセル容量
を増加することができ、メモリとしてのデータ保持時間
が向上する。
【０００８】
【実施例】以下、図面を参照しながらこの発明の実施例
について説明する。図１は、この発明の一実施例である
半導体メモリ装置のメモリセル構造を示す図で、（ａ）
はメモリセル要部の平面図、（ｂ）は同図（ａ）のＡ−
Ａ’部位における断面を示す図である。図１において図
２と同一符号を付したものは同じものを示すため、説明
を省略する。
について説明する。図１は、この発明の一実施例である
半導体メモリ装置のメモリセル構造を示す図で、（ａ）
はメモリセル要部の平面図、（ｂ）は同図（ａ）のＡ−
Ａ’部位における断面を示す図である。図１において図
２と同一符号を付したものは同じものを示すため、説明
を省略する。
【０００９】この発明の実施例である半導体メモリ装置
は、図１に示すように、電荷蓄積電極１０に対してセル
プレート電極５が電荷蓄積電極１０の上・下・側面をメ
モリセルキャパシタを構成する絶縁膜１１を介して取り
囲むように形成されている。このように形成することに
より、同じメモリセルの面積のままで、セルプレート電
極の増設分に応じて約２倍のメモリセル電荷容量を得る
ことができる。
は、図１に示すように、電荷蓄積電極１０に対してセル
プレート電極５が電荷蓄積電極１０の上・下・側面をメ
モリセルキャパシタを構成する絶縁膜１１を介して取り
囲むように形成されている。このように形成することに
より、同じメモリセルの面積のままで、セルプレート電
極の増設分に応じて約２倍のメモリセル電荷容量を得る
ことができる。
【００１０】したがって、ワード線を構成するゲート電
極３を低電圧にしてＭＯＳトランジスタをＯＦＦにして
も、メモリセルの電荷容量が増加しているので、蓄えら
れた電荷は長く保持され、メモリとしてのデータ保持時
間が長くなり、読み出し動作の安定化を図ることができ
るとともに、ソフトエラー耐性が向上する。このように
データ保持時間を向上させることにより、リフレッシュ
（再書き込み）による消費電力の低減も図ることができ
る。
極３を低電圧にしてＭＯＳトランジスタをＯＦＦにして
も、メモリセルの電荷容量が増加しているので、蓄えら
れた電荷は長く保持され、メモリとしてのデータ保持時
間が長くなり、読み出し動作の安定化を図ることができ
るとともに、ソフトエラー耐性が向上する。このように
データ保持時間を向上させることにより、リフレッシュ
（再書き込み）による消費電力の低減も図ることができ
る。
【００１１】また、上記のように構成するに際して製造
プロセスに新しい技術を必要とせず、従来の製造プロセ
スにおいて工程数を多少増やすだけで、比較的容易に実
施することができる。尚、図１（ａ）に示す１４は、セ
ルプレート電極５を電荷蓄積電極１０の上・下・側面に
形成した場合の下層側セルプレート電極５と電荷蓄積電
極１０を分離するために設けられたコンタクト窓であ
る。
プロセスに新しい技術を必要とせず、従来の製造プロセ
スにおいて工程数を多少増やすだけで、比較的容易に実
施することができる。尚、図１（ａ）に示す１４は、セ
ルプレート電極５を電荷蓄積電極１０の上・下・側面に
形成した場合の下層側セルプレート電極５と電荷蓄積電
極１０を分離するために設けられたコンタクト窓であ
る。
【００１２】
【発明の効果】この発明の半導体メモリ装置は、メモリ
セルキャパシタの電荷蓄積電極の周囲にセルプレート電
極を配置することによって、メモリセル自体の面積を大
きくすることなくセルプレート電極の増設分に応じてメ
モリセル容量を増加することができ、メモリとしてのデ
ータ保持時間の向上を図ることができる。このため、リ
フレッシュによる消費電力の低減を図ることもできるほ
か、メモリとしてのデータ保持時間が長くなることか
ら、読み出し動作の安定化並びにソフトエラー耐性の向
上を図ることもできる。
セルキャパシタの電荷蓄積電極の周囲にセルプレート電
極を配置することによって、メモリセル自体の面積を大
きくすることなくセルプレート電極の増設分に応じてメ
モリセル容量を増加することができ、メモリとしてのデ
ータ保持時間の向上を図ることができる。このため、リ
フレッシュによる消費電力の低減を図ることもできるほ
か、メモリとしてのデータ保持時間が長くなることか
ら、読み出し動作の安定化並びにソフトエラー耐性の向
上を図ることもできる。
【図１】（ａ）はこの発明の実施例である半導体メモリ
装置のメモリセル要部を示す平面図、（ｂ）は（ａ）に
おけるＡ−Ａ’間で切断したセルの断面構造を示す図で
ある。
装置のメモリセル要部を示す平面図、（ｂ）は（ａ）に
おけるＡ−Ａ’間で切断したセルの断面構造を示す図で
ある。
【図２】（ａ）は従来例である半導体メモリ装置のメモ
リセル要部を示す平面図、（ｂ）は（ａ）におけるＢ−
Ｂ’間で切断したセルの断面構造を示す図である。
リセル要部を示す平面図、（ｂ）は（ａ）におけるＢ−
Ｂ’間で切断したセルの断面構造を示す図である。
１ ビット線を構成する導電体 ２ ドレイン部 ３ ワード線を構成するゲート電極 ４ ゲート絶縁膜 ５ セルプレート電極 ６ セル間分離用絶縁膜 ７ 層間絶縁膜 ８ 基板 ９ ソース部 10 電荷蓄積電極 11 メモリセルキャパシタを構成する絶縁膜 12 ビット線とドレイン部を接続するためのコンタク
ト窓 13 ソース部と電荷蓄積電極を接続するためのコンタ
クト窓 14 下層セルプレート電極と電荷蓄積電極を分離する
ためのコンタクト窓
ト窓 13 ソース部と電荷蓄積電極を接続するためのコンタ
クト窓 14 下層セルプレート電極と電荷蓄積電極を分離する
ためのコンタクト窓
Claims (1)
- 【請求項１】 一導電型半導体基板表面下に形成された
他導電型のソース部およびドレイン部と、前記半導体基
板表面上に形成されたゲート絶縁膜を介して前記ソース
部とドレイン部間に形成されたゲート電極と、前記ゲー
ト電極上に形成された層間絶縁膜と、前記層間絶縁膜内
の前記ソース部上に形成された電荷蓄積電極と、前記電
荷蓄積電極の周囲を覆うように形成されたメモリセルキ
ャパシタを構成する絶縁膜と、前記絶縁膜を介して前記
電荷蓄積電極に対し形成されたセルプレート電極とを備
えた半導体メモリ装置であって、前記セルプレート電極
を前記絶縁膜を介して前記電荷蓄積電極の周囲を覆うよ
うに形成したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128619A JPH05326873A (ja) | 1992-05-21 | 1992-05-21 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4128619A JPH05326873A (ja) | 1992-05-21 | 1992-05-21 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326873A true JPH05326873A (ja) | 1993-12-10 |
Family
ID=14989271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128619A Pending JPH05326873A (ja) | 1992-05-21 | 1992-05-21 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326873A (ja) |
-
1992
- 1992-05-21 JP JP4128619A patent/JPH05326873A/ja active Pending
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