1234782 玖'發明說明： L發明所屬技術領域j 發明領域 本發明係有關於一種半導體記憶體裝置，更特別地， 5係有關於一種用於把資料儲存在一對記憶體細胞内作為互 補資訊的雙細胞式半導體記憶體裝置。 【先前技術3 發明背景 由於像可攜帶型裝置般之電子裝置之性能的改進，低 10電力消耗、大容量、與高集積水平可以被實現的高可靠記 憶體近年來係被需求。 在動態隨機存取記憶體(DRAM)型式之半導體記憶體 裝置中的一記憶體細胞具有簡單的結構。那就是說，它包 括一個細胞電晶體與一個電容器。因此，就DRAM型式的 15半導體5己憶體裝置而吕’南集積水平與大容量係能夠輕易 地實現。結果，希望的是，DRAM型式的半導體記憶體裝 置將會被更廣泛地應用而且它們的性能將會被進一步改 進。 此外，資料被儲存在一對記憶體細胞内作為相當於高 20位準（H位準）與低位準（L位準）之互補資訊的雙細胞式 DRAMs業已被建議來，例如，降低在DRAMs中所消耗的電 力（參考，例如，日本未審查專利公告第2001-143463號案(段 落號碼[0026]-[0032]及第1圖））。 第8(A)和8(B)圖是為顯示在一習知dram型式之半導 1234782 體記憶體裝置中之記憶體細胞之配置的簡化圖示。第8(A) 圖是為一顯示在一DRAM型式之單一細胞半導體記憶體裝 置中之記憶體細胞之配置的簡化圖示。第8(B)圖是為一顯 示在一DRAM型式之雙細胞半導體記憶體裝置中之記憶體 5 細胞之配置的簡化圖示。 在一單一細胞型式半導體記憶體裝置1〇〇與在一雙細 胞型式半導體記憶體裝置101中，各包括一個細胞電晶體與 一個細胞電容器（1T/1C結構）的記憶體細胞河(：係被定位在 位元線BL1，/BL 1，BL2,和/BL2與一字線WL交互地相交的位 10置。相同的細胞陣列係在該等半導體記憶體裝置1〇〇和1〇1 中被使用，所以細胞係以相同的方式排列。該等半導體記 憶體裝置1〇〇和ιοί在如何連接該等位元線BL1/BL1，BL2, 和/BL2與感應放大器no和Hi上係不同。在第8(A)圖中所 不之單一細胞型式半導體記憶體裝置丨〇〇中，該等位元線 15 BL1和/BL1係成對而且係連接到該感應放大器U1。同樣 地，該等位元線BL2和/BL2係成對而且係連接到該感應放 大器110。另一方面，在第8(B)圖中所示之雙細胞型式半導 體圮憶體裝置101中，該等位元線BL2，BL1，/BL2，和/BLH^、 以從最上面起的那個順序來被定位。該等位元線BL1和 20 /BL1係成對而且係連接到該感應放大器110。該等位元線 BL2和/BL2係成對而且係連接到該感應放大器111。 被保持於在第8(A)和8(B)圖中所示之區域E20，E21，E22, 和E23中之每—者内的資訊在一條字線WL被驅動時將會被 S作一塊貧料來處理。那就是說，於在第8(A)圖中所示的 1234782 區域E20中，連接一記憶體細胞MC之該位元線BL1的電位 與未連接一記憶體細胞MC之該位元線/BL1(其保持參考電 位）的電位係由該感應放大器111作比較而且1-位元資料係 被讀取。同樣地，在該區域E21中，該等位元線BL2和/BL2 5 的電位係由該感應放大器11〇作比較而1-位元資料係被讀 取。於在第8(B)圖中所示的區域E22中，連接到一對業已馈 存互補之資訊之記憶體細胞MC之閘極之該等互補之位元 線BL2和/BL2的電位係由該感應放大器110作比較而且1-位 元資料係被讀取。同樣地，在該區域E23中，該等互補之位 10 元線BL1和/BL1的電位係由該感應放大器111作比較而且1-位元資料係被讀取。 於在第8(B)圖中所示的雙細胞型式半導體記憶體裝置 1〇1中，僅該感應放大器110被作動來從該區域E22讀取資 料。在這情況中，不必作動該感應放大器111。另一方面， 15 僅該感應放大器111係被作動來從該區域E23讀取資料。不 必作動該感應放大器110。再者，在讀取的情況中，被儲存 於一對記憶體細胞MC内且相當於Η和L位準的互補資訊係 由該等互補的位元線BL1和/BL1或該等互補的位元線BL2 和/BL2讀取。與比較係被作成在一位元線之電位與參考電 20位之間的單一細胞型式半導體記憶體裝置100比較起來，這 會提供用於保持資料的大邊界。結果，一恢復週期能夠被 加長而且電力消耗能夠被降低。 於在第8圖中所示之半導體記憶體裝置1〇〇和1〇1中之 細胞陣列的佈局係有兩種類型：細胞電容器係形成在位元 7 1234782 線下面的電容器在位元線下面（CUB)結構及細胞電容器係 形成在位元線上面的電容器在位元線上面（COB)結構。 就該CUB結構而言，用於形成細胞電容器的過程係在 用於形成位元線的過程之前發生。另一方面，就該COB結 5 構而言’用於形成位元線的過程係在用於形成細胞電容器 的過程之前發生。 第9(A)和9(B)圖是為一顯示在習知具有該CUB結構之 半導體記憶體裝置中之細胞陣列之佈局之圖案的圖示和該 半導體記憶體裝置的一示意剖視圖。第9(A)圖是為一顯示 10在具有該CUB結構之半導體記憶體裝置中之細胞陣列之佈 局之圖案的圖示。第9(B)圖是為一沿著第9(A)圖之線C-C， 的部份橫截面圖。 在第9(A)圖中所示的佈局圖案可以被應用到在第8(A) 圖中所示的單一細胞型式半導體記憶體裝置100和在第 15圖中所示的雙細胞型式半導體記憶體裝置101，但雙細胞型 式半導體記憶體裝置的說明現在將會被提供。 在具有CUB結構之半導體記憶體裝置1〇la的佈局圖案 上，由點線所表示的位元線圖案BLpl，/BLpl，BLp2jWBLp2 與數個字線圖案WLp係被定位像一格柵而在與該等位元線 20圖案肌卩1，/]81^1314)2，和/：614)2相同之方向上定位的基體 擴散層圖案150p、電容器圖案151p、與接觸插塞圖案152]? 和153p係被配置作為相當於在第8圖中所示之記憶體細胞 MC的區域。如在第9(B)圖中所示，藉著這佈局圖案之使用 來被製作的半導體記憶體裝置l〇la包括被形成於一基體 1234782 154的擴散層150a和150b、被形成在位元線 6[1，/；81^13[2，/：81^下面的電容器151、用於連接一擴散層 150b與一電容器151的接觸插塞152、及用於連接一擴散層 150a與該位元線6[1，/：81^13[2，或出1^2的接觸插塞153。由 5 於與製造有關的限制，每一個電容器151會被形成與一用於 連接一擴散層150a之接觸插塞153和下一個電容器151相隔 一若干距離(在這例子中，相當於一條字線的寬度）。由虛線 所包圍之在第9(A)圖中之區域E25a，E25b，E26a>E26b*i 每一者係對相當於一個具有該1171(：結構的記憶體細胞 10 MC。該等區域^253和E25b係成對而且形成一雙細胞。同樣 地，該等區域E26a和E26b係成對而且形成一雙細胞。 假設該基體154是為一p-型基體而該等將會作用如汲 極或源極的擴散層15加和15%是為η·型擴散層。然後，例 如—氧化薄膜（圖中未示）將會在字線肌作為閘極電極下 15被形成於這些字線WLT面。結果，&通道金屬氧化半導體 埸效電晶體(MOSFETs)將會被形成。
在以上的例子中’堆疊電容器係被使用來形成cubM 構然而，溝渠電容器係可以代替使用。溝渠電容器被使 用之情況的說明將會被省略。 2〇 —第1 G(A)和1G⑻圖是為1示在-習知具有COB結構 之半V體兄憶體裝置中之細胞障列之佈局之圖案的圖示及 4半‘體&憶體裝置的-示意剖視圖。第10⑷圖是為一顯 示在具有COB結構之半導體㈣猶置中之細胞陣列之佈 局之圖案的圖不。第1G(B)H是為—沿著第1Q(A)圖之線 1234782 D-D’的部份橫截面圖示。 現在，具有COB結構之雙細胞型式半導體記憶體裝置 的說明將會被提供。這是與具有CUB結構的半導體記憶體 裝置101a相同。 5 在具有C0B結構之半導體記憶體裝置l〇lb的佈局圖案 上，由點線所表示的位元線圖案BLpl，/BLpl，BLp2^/BLp2 和數個子線圖案WLp係被定位像一格拇而與該等位元線圖 案BLp 1，/BLp 1，BLp2，和/BLp2傾斜地定位的基體擴散層圖 案160p、電容器圖案161p、和接觸插塞圖案I62p和163p係 10 被配置作為相當於在第8圖中所示之記憶體細胞MC的區 域。如在第10(B)圖中所示，藉著這佈局圖案之使用來被製 造的半導體記憶體裝置101b包括被形成於一基體164的擴 散層160a和160b、被形成於位元線此1，/31^131^2，和尼[2上 的電容器161、用於連接一擴散層i6〇b和一電容器161的接 15觸插塞162、及用於連接一擴散層160a和該位元線 81^1，/61^31^，或圯1^的接觸插塞163。由於結構限制，每 一個電容器161將會被形成與下一個電容器161相隔一若干 距離(在這例子中，相當於一條字線的寬度）。由虛線所包圍 之在第10(A)圖中的區域E27a和E27b係成對並且形成一雙 2〇 細胞。同樣地，由虛線所包圍之在第10(A)圖中的區域E28a 和E28b係成對並且形成一雙細胞。 假設該基體164是為一 p-型基體而該等會作為沒極或 源極的擴散層160a和160b是為η-型擴散層。這是與具有 CUB結構的半導體記憶體裝置l〇la相同。然後，例如，一 10 1234782 氧化薄膜（圖中未示）將會在字線WL作為閘極電極下被形成 在這些字線WL下面。結果，η-通道MOSFETs將會被形成。 .再者，假設在第9和10圖中的最小製造尺寸是為F(相當 於一字線WL的寬度和一在相當之字線之間的空間）。那 5 麼，1T/1C在CUB結構與COB結構中皆要求8F2的面積。 第11(A)和11(B)圖是為習知半導體記憶體裝置的電路 圖。第11(A)圖是為一習知具有CUB結構之半導體記憶體裝 置的電路圖。第11(B)圖是為一習知具有c〇B結構之半導體 記憶體裝置的電路圖。 1〇 就半導體記憶體裝置l〇la和101b而言，於第8圖中所示 之記憶體細胞MC中之每一者包括一金屬氧化半導體 (MOS)FET(細胞電晶體)Tr和一細胞電容器C。該細胞電晶 體Tr的一輸入-輸出端（汲極或源極）係連接到位元線 61^1，/；81^1，：61^2，和/61^2中之一者，該細胞電晶體丁1*的另一輸 15 入-輸出端係連接到該細胞電容器C的一個端子，而該細胞 電晶體Tr的閘極係連接到一字線WL。該細胞電容器C之另 一個端子的電位係相等於細胞板電位（例如，在電源電位之 L與Η位準之間的電位）。由虛線所包圍之區域E29，E30，E31， 和E32中之每一者是為一個由一對各具有1T/1.C結構之記憶 20 體細胞MC製成的雙細胞。 當一字線WL被選擇及驅動時，閘極被連接到該字線 WL的細胞電晶體Tr打開而該等位元線BL1和/BL1或該等位 元線BL2和/BL2與細胞電容器C係電氣地連接。如在第8圖 中所示，該等位元線BL1和/BL1係連接到該感應放大器in 1234782 而該等位元線BL2和/BL2係連接到該感應放大器110。結 果，互補的資訊係被讀取。 然而，如上所述，在一單一細胞型式半導體記憶體裝 置中使用之相同的細胞陣列係在習知雙細胞型式半導體記 5 憶體裝置101中採用。因此，在單一細胞型式半導體記憶體 裝置中之典型的細胞在面積上是為8F2,而在習知雙細胞型 式半導體記憶體裝置中之典型的細胞在面積上是為16F2。 那就是說，在習知雙細胞型式半導體記憶體裝置中之細胞 陣列的面積實質上是為在單一細胞犁式半導體記憶體裝置 10 中之細胞陣列之面積的兩倍。這引致在半導體記憶體裝置 中之晶片之總面積上的增加。 此外’如果一個如同在第1 〇圖中所示之佈局一樣的佈 局係被採用且與該擴散層160b相鄰的該字線WL係被驅動 的話’那麼在該電容器161中的電荷將會經由該擴散層160b 15 洩漏。這是像DRAMs般之依電性記憶體特有的問題。資料 會被毀損’尤其如果一個包括該電容器161之記憶體細胞 M C係處於待機狀態而且下一個記憶體細胞μ C之以上之字 線WL係被頻繁地作動的話。 H 明内容j 20 發明概要 本發明係在如上所述之背景環境下被作成。本發明之 目的是為提供一種雙細胞型式半導體記憶體裝置，在該半 導體記憶體裝置中，一晶片的總面積係能夠在沒有使性能 降級下或在改進它時被縮減。 12 1234782 為了達成以上之目的，一種用於把資料儲存在一對記 憶體細胞内作為互補之資訊的雙細胞型式半導體記憶體裝 置係被提供。在這半導體記憶體裝置中，該等記憶體細胞 係被配置在每一條字線相隔位元線被定位的距離。 5 本發明之以上和其他目的、特徵及優點將會由於後面 配合該等舉例描繪本發明之較佳實施例之附圖的說明而變 得清楚了解。 圖式簡單說明 第1圖是為一顯示本發明之第一實施例之半導體記憶 10 體裝置中之細胞之配置的簡化圖。 第2(A)和2(B)圖是為一顯示一適合CUB結構之半導體 記憶體裝置之佈局之圖案的圖示及該半導體記憶體裝置的 一示意剖視圖，第2(A)圖是為一顯示一具有CUB結構之半 導體記憶體裝置之佈局之圖案的圖示，第2(B)圖是為一沿 15 著第2(A)圖之線A-A’的部份橫截面圖。 第3(A)和3(B)圖是為一顯示一適合COB結構之半導體 記憶體裝置之佈局之圖案的圖示及該半導體記憶體裝置的 一示意剖視圖，第3(A)圖是為一顯示一具有COB結構之半 導體記憶體裝置之佈局之圖案的圖示，第3(B)圖是為一沿 20 著第3(A)圖之線B-B’的部份橫截面圖。 第4圖是為本發明之第一實施例之半導體記憶體裝置 的電路圖。 第5(A)和5(B)圖是為用於描述縮減字線之RC延遲之字 線之分路之金屬導線的圖示，第5(A)圖是為一顯示一個於 13 1234782 其上被定位有用於把在一具有CUB結構之半導體記憶體裝 置中之字線分路之金屬導線之佈局圖案的圖示，第5(B)圖 是為一顯示一個於其上被定位有用於把在一具有COB結構 之半導體記憶體裝置中之字線分路之金屬導線之佈局圖案 5 的圖示。 第6 (A)和6 (B )圖是為顯示本發明之第二實施例之半導 體記憶體裝置之佈局之圖案的圖示，第6(A)圖是為一顯示 一具有CUB結構之半導體記憶體裝置之佈局之圖案的圖 示，第6(B)圖是為一顯示一具有COB結構之半導體記憶體 10 裝置之佈局之圖案的圖示。 第7圖是為本發明之第二實施例之半導體記憶體裝置 的電路圖。 第8(A)和8(B)圖是為顯示在一習知之DRAM型式之半 導體記憶體裝置中之記憶體細胞之配置的簡化圖示，第8(A) 15 圖是為一顯示在DRAM型式之單一細胞半導體記憶體裝置 中之記憶體細胞之配置的簡化圖示，第8(B)圖是為一顯示 在DRAM型式之雙細胞半導體記憶體裝置中之記憶體細胞 之配置的簡化圖示。 第9(A)和9(B)圖是為一顯示在一習知具有CUB結構之 20 半導體記憶體裝置中之細胞陣列之佈局之圖案的圖示與該 半導體記憶體裝置的一示意橫截面圖，第9(A)圖是為一顯 示在一具有CUB結構之半導體記憶體裝置中之細胞陣列之 佈局之圖案的圖示，第9(B)圖是為一沿著第9(A)圖之線C-C’ 的部份橫截面圖。 14 1234782 第10(A)和10⑼圖是為—顯示在1知具有c〇B結構 之半導體記憶體裝置中之細胞陣列之佈局之圖案的圖示與 該半導體記憶體裝置的-示意橫截面圖，第i〇(a)圖是為一 顯示在-具有COB結構之半導體記憶體裝置中之細胞陣列 5之佈局之圖案的圖示，第10(B)圖是為—沿著第ι〇(Α)圖之線 D-D’的部份橫截面圖。 第11(A)和11(B)圖是為習知半導體記憶體裝置的電路 圖，第11(A)圖是為-習知具有⑽結構之半導體記憶體裝 置的電路圖’第11(B)圖是為一習知具有c〇B結構之半導體 10 記憶體裝置的電路圖。 C實施方式3 較佳實施例之詳細說明 本發明的貫施例現在將會配合該等圖式作說明。 第1圖是為一顯示本發明之第一實施例之半導體記憶 15體叙置中之細胞之配置的簡化圖示。 在一半導體記憶體裝置1中，記憶體細胞]^(：係被配置 在子線WLa和WLb中之每一者相隔位元線BL1，/BL1，BL2, 和/BL2被定位的距離。該等位元線BL1，/BL1，BL2，和/81^2係 藉著一種折疊位元線方法來被佈線而且係被連接到一感應 20放大器或11。由於與製造有關的限制，未被驅動的，條 字線（虛設字線)WLd係每隔兩條字線WLa和WLb來被定 位。特別針對包括一個電晶體與一個電容器，那就是說， 具有1T/1C結構，之DRAM細胞被使用作為記憶體細胞之情 況的描述將會被提供作為例子。 15 1234782 該半導體記憶體裝置1是為一雙細胞型式半導體記憶 體裝置。區域E1和E2中之每一者係對應於被儲存的丨_位元 互補資訊。為了讀取被儲存於該區域E1内的互補資訊，電 壓係被施加到該字線WLa，在連接到一個被寫入有處於Η 或L位準之互補^料之記憶體細胞mc之位元線bli和/BL1 之電位上的改變係由該感應放大器1〇偵測，而該資料係被 讀取。為了讀取被儲存於該區域Ε2内的互補資訊，在連接 到一個被寫入有互補資料之記憶體細胞M c之位元線B L 2和 /BL2之電位上的改變係由該感應放大器丨丨偵測而該資料係 1〇被讀取。據此，如由一個在第丨圖之右手邊之箭嘴所顯示， 兩塊資料係能夠由兩對在一字線之方向上的位元線儲存。 如由一個在第1圖之中央的箭嘴所顯示，八塊資料係因此能 夠由四條在該兩對位元線區域（兩對字線WLa和WLb)内之 子線和兩條虛設字線WLd，那就是說，由六條字線，來儲 15 存在該被顯示的領域内。 固定電位係被施加到一條虛設字線WLd。這固定電位 最好是為用於重置一字線的字線重置電位（不高於〇V的電 位）或任何内部電源電位（電源電位或用於升高一字線之電 位的電位）。 20 現在，在該半導體記憶體裝置中之細胞陣列的佈局將 會作描述。細胞陣列的佈局係有雨種類型··細胞電容器被 形成在位元線下面的CUB結構和細胞電容器被形成在位元 線上面的COB結構。兩種佈局皆會作說明。 第2(A)和2(B)圖是為一顯示一適合CUB結構之半導體 1234782 記憶體裝置之佈局之圖案的圖示與該半導體記憶體裝置的 一示意剖視圖。第2(A)圖是為一顯示一具有CUB結構之半 導體記憶體裝置之佈局之圖案的圖示。第2(B)圖是為一沿 著第2(A)圖之線A-A’的部份橫截面圖。 5 在一具有CUB結構之半導體記憶體裝置la的佈局圖案 上，由點線所表示的位元線圖案BLpl，/BLpl，BLp2>/BLp2 和字線圖案WLap和WLbp及一虛設字線WLdp係被定位像 一格柵而在與該等位元線圖案BLpl，/BLpl，BLp2^WBLp2 相同之方向上被定位的基體擴散層圖案50p、電容器圖案 10 51p、和接觸插塞圖案52p和53p係被配置作為相當於在第1 圖中所示之記憶體細胞MC的區域。如在第2(B)圖中所示， 藉著這佈局圖案之使用來被製造的半導體記憶體裝置la包 括被形成於一基體54的擴散層50a和50b、被形成於位元線 BLpl，/BLpl，BLp2,和/BLp2下面的電容器51、用於連接一擴 15 散層50b和一細胞電容器51的接觸插塞52、及用於連接一擴 散層50a與該位元線BLp 1，/BLp 1，BLp2,或/BLp2的接觸插塞 53。由於與製造有關的限制，每一個細胞電晶體51將會被 形成與一用於連接一擴散層50a的接觸插塞53和與下一個 細胞電容器51相隔一若干距離(在這例子中，相當於一條字 20 線的寬度）。 由一虛線所包圍之在第2(A)圖中之區域E5和E6中之每 一者是為一雙細胞，其包括兩個記憶體細胞MC並且儲存處 於Η或L位準的互補資訊。在這情況中，該等區域E5和E6 係，例如，分別對應於在第1圖中的該等區域Ε1和Ε2。 17 1234782 該基體54是為-p-型基體而該等將會作用為沒極或源 極的擴散層50a和50b是為η-型擴散層。一氧化薄膜（圖中未 不）’例如，將會在字線WLa作為閘極電極下被形成於這字 線WLa下面。結果，一 11_通道]^〇外£丁會被形成。 至少一對藉著在第1圖中所述之折疊位元線方法來被 連接的位元線BL1和/BL1或BL2和/BL2係被形成於相同的 導線層。 在以上的例子中，堆疊電容器係被使用作為細胞電容 器C俾可形成CUB結構。然而，溝渠電容器係可以代替被使 鲁 10用。 苐3(A)和3(B)圖是為一顯示一適合COB結構之半導體 記憶體裝置之佈局之圖案的圖示和該半導體記憶體裝置的 一示意剖視圖。第3(A)圖是為一顯示一具有COB結構之半 導體記憶體裝置之佈局之圖案的圖示。第3(B)圖是為一沿 著第3(A)圖之線B-B’的部份橫截面圖。 在一具有COB結構之半導體記憶體裝置lb的佈局圖案 上，由點線所表示的位元線圖案BLpl，/BLpl，BLp2jn/BLp2 ® 和字線圖案WLap和WLbp及一虛設字線WLdp係被定位像 一格栅而與該等位元線圖案BLp 1，/BLp 1，BLp2，和/BLp2傾 20 斜地被定位的基體擴散層圖案60p、電容器圖案61p、和接 觸插塞圖案62p和63p係被配置作為相當於在第1圖中所示 之記憶體細胞^^匚的區域。如在第3(B)圖中所示，藉著這佈 局圖案之使用來被製造的半導體記憶體裝置lb包括被形成 於一基體64的擴散層60a和60b、被形成於位元線 18 1234782 31^1，/^143131432，和/：61432上面的細胞電容器61、用於連接 一擴散層60b和一細胞電容器61的接觸插塞62、及用於連接 一擴散層60a與該位元線BL1，/BL 1，BL2,或/BL2的接觸插塞 63。由於與製造有關的限制，每一個細胞電晶體61將會被 5 形成與一用於連接一擴散層60a的接觸插塞63和與下一個 細胞電容器61相隔一若干距離(在這例子中，相當於一條字 線的見度）。由虛線所包圍之在弟3(A)圖中之區域E7和E8中 之每一者包括兩個1T和1C的組合並且形成一雙細胞。在這 情況中，該等區域E7和E8係，例如，分別對應於在第1圖中 10 的該等區域E1和E2。 第3(B)圖顯示該等會作用為汲極或源極的擴散層60a 和60b係如何被形成於該基體64。這是與具有CUB結構的半 導體記憶體裝置la相同。結果，一η-通道MOSFET，例如， 會被形成。 15 如在第2(A)和2(B)圖中所示，就CUB結構而言，用於 連接一擴散層50a和該位元線BL 1，/BL 1，BL2,或/BL2之接觸 插塞53及該等細胞電容器51係被配置相隔該等位元線 81^1，/：811，：81^2，和/：61^2被定位之距離的佈局係被採用。同樣 地，如在第3(A)和3(B)圖中所示，就COB結構而言，用於連 20 接一擴散層60a和該位元線BL 1，/BL 1，BL2,或/BL2之接觸插 塞63及該等細胞電容器61係被配置相隔該等位元線 81^1，/31^131>2，和/：61>2被定位之距離的佈局係被採用。結 果，該雙細胞型式半導體記憶體裝置1，其係在第1圖中被 描述且在其中記憶體細胞MC係被配置相隔該等位元線被 19 1234782 定位的距離，係能夠被實現。 然而，就該CUB結構及該COB結構而言，在一記憶體 中之開孔部份的面積會縮減。因此，長寬比會被改變俾獲 得一合意的電容值或者電路技術或其類似會被使用。 5 第4圖是為本發明第一實施例之半導體記憶體裝置的 電路圖。 這電路圖皆應用到在第2(A)和2(B)圖中所示的CUB結 構及在第3(A)和3(B)圖中所示的COB結構。在該半導體記憶 體裝置1中，於第1圖中所示的記憶體細胞MC包括一細胞電 10晶體Tr與一細胞電容器c。該細胞電晶體Tr的一個輸入-輸 出端（汲極或源極）係連接到該等位元線BL1，/BL 1，BL2,和 /BL2中之一者，該細胞電晶體^的另一輸入_輸出端係連接 到該細胞電容器C的一個端子，而該細胞電晶體1>的閘極係 連接到該字線WLa或WLb。該細胞電容器C之另一個端子的 15 電位係相等於細胞板電位(例如，在電源電位之L與H位準之 間的電位）。該細胞電晶體Tr不連接到該虛設字線WLd。由 虛線所包圍之在第4圖中之區域E9和E10中之每一者包括兩 個記憶體細胞MC(每個記憶體細胞MC包括1T/1C)。那就是 說，該等區域E9和E10中之每一者形成一雙細胞。該等區域 20 E9*E10係，例如，分別對應於在第1圖中的該等區域E1和 E2。 當該字線WLa被選擇及驅動時，閘極被連接到字線 WLa的細胞電晶體Tr打開而該等位元線bli，/BL2，BL2，* /BL2與細胞電容器C係電氣地連接。如在第1圖中所示，該 1234782 等位元線BL1和/BL1係連接到相同的感應放大器10而該等 位元線BL2和/BL2係連接到相同的感應放大器11。結果， 該感應放大器10和11讀取互補資訊。 習知地，如在第8(B)圖中所示，係需要八條字線WL來 5 與兩對位元線一起保持八塊資料。然而，就本發明之第一 實施例的半導體記憶體裝置1而言，八塊資料能夠由兩條字 線WLa、兩條字線WLb、及兩條字線WLd，那就是說，總 共由六條字線來保持。換句話說，一晶片之在位元線之方 向上的面積與習知雙細胞型式半導體記憶體裝置101比較 10 起來係能夠被縮減四分之一。 藉由把一虛設字線WLd固定在字線重置電位或任何内 部電源電位’在字線之間的搞合雜訊、從場效電晶體漏電、 等等係能夠被抑制。此外，藉由如此做，在一字線WLd與 一基體之間的電容係能夠被使用於使電源供應穩定，導致 15 雜訊抑制的結果。 再者，假設被使用之位元線對的數目是相同，藉由驅 動於在第1圖中所示之本發明之第一實施例之半導體記憶 體裝置1中之一條字線而能夠被存取之資料塊的數目與在 第8圖中所示之習知半導體記憶體裝置101比較起來將會是 20 倍增。這表示藉由驅動一條具有與在習知半導體記憶體裝 置101中之字線相同之長度之字線而能夠被存取之資料塊 的數目將會倍增。換句話說，一條要被驅動俾可存取某數 目之資料塊之字線的長度與習知半導體記憶體裝置101比 較起來將會被減半。因此，在層階字線方案的情況中，次 21 1234782 字解碼器（圖中未示）的數目能夠被減半。這樣係縮減一晶片 的總面積。 此外，藉由每隔兩條字線WLa和WLb來定位一條虛設 字線WLd，用於使WLa和WLb分路的金屬導線能夠被形成 5 相隔一個是為在字線WLa與WLb之間之間隔一又二分一倍 的間隔。 第5(A)和5(B)圖是為用於描述字線之分路的圖示。第 5(A)圖是為一顯示一個於其上係被定位有用於使在一具有 CUB結構之半導體記憶體裝置中之字線分路之金屬導線之 10 佈局圖案的圖示。第5(B)圖是為一顯示一個於其上係被定 位有用於使在一具有COB結構之半導體記憶體裝置中之字 線分路之金屬導線之佈局圖案的圖示。 在第5(A)圖中，用於排列一字線的金屬導線圖案70p和 71p係被定位於在第2(A)圖中所示之本發明之第一實施例 15 之半導體記憶體裝置la之佈局圖案上之與細胞電晶體Tr連 接的字線圖案WLap和WLbp之上。同樣地，在第5(B)圖中， 用於使字線分路的金屬導線圖案70p和71p係被定位於在第 3(A)圖中所示之本發明之第一實施例之半導體記憶體裝置 lb之佈局圖案上之與細胞電晶體^連接的字線圖案WLap 20 和WLbp之上。 於在第9(B)圖中所示之習知半導體記憶體裝置i〇ia或 在第10(B)圖中所示之習知半導體記憶體裝置101b之該等 字線圖案WLp之間的一間隔是太窄。再者，要處理金屬材 料是困難的。因此，要以由該金屬導線圖案7〇p或71p所形 22 1234782 成之金屬導線來排列一字線是困難的。然而，就本發明之 第一實施例之半導體記憶體裝置la或lb而言，每隔兩個字 線圖案WLap和WLbp係有一個虛設字線圖案WLdp，所以在 字線圖案之間的一平均線與空間係比習知的寬。結果，該 5 等金屬導線圖案70p和71p應該被形成相隔一個是為在該等 字線圖案WLap與WLbp之間之間隔一又二分之一倍的間 隔。這樣係使一字線的分路由一金屬導線實現。結果，沒 有需要採用一層階字線方案作為用於降低字線之電阻的手 段而且一晶片的面積將會被縮減。 10 現在，本發明的第二實施例將會被描述。 第6(A)和6(B)圖是為顯示本發明之第二實施例之半導 體記憶體裝置之佈局之圖案的圖示。第6(A)圖是為一顯示 一具有CUB結構之半導體記憶體裝置之佈局之圖案的圖 示。第6(B)圖是為一顯示一具有COB結構之半導體記憶體 15 裝置之佈局之圖案的圖示。 對應於該等佈局圖案之本發明之第二實施例之半導體 記憶體裝置80a和80b的橫截面圖係分別幾乎與本發明之第 一實施例之半導體記憶體裝置la和lb的那些相同，所以它 們將會被省略。 20 第6(A)圖係相當於顯示本發明之第一實施例之半導體 記憶體裝置la之佈局圖案的第2(A)圖。第6(B)圖係相當於顯 示本發明之第一實施例之半導體記憶體裝置lb之佈局圖案 的第3(A)圖。相同的組件係由相同的符號標示而且它們的 說明將會被省略。 23 1234782 本發明之第二實施例的半導體記憶體裝置80a和80b分 別與本發明之第一實施例之半導體記憶體裝置la和lb不同 僅在於該等虛設字線圖案WLdp係被消除。然而，由於與製 造有關的限制，若干空間（在這例子中，相當於一條字線的 5 寬度）係被設置。 該等半導體記憶體裝置8〇a和80b分別與本發明之第一 實施例之半導體記憶體裝置la和lb —樣地運作和產生功 能。例如，該等半導體記憶體裝置80a和la中之哪一者應被 選擇將會端視在製造的過程中形成元件或接觸孔的容易度 10 而定。 第7圖是為本發明之第二實施例之半導體記憶體裝置 的電路圖。 本發明之第二實施例之半導體記憶體裝置80的電路圖 與在第4圖中所示之本發明之第一實施例之半導體記憶體 15裝置1的電路圖不同僅在於該等虛設字線WLd不被定位。 就本發明之第二實施例的半導體記憶體裝置80而言， 字線WLa和WLb亦能夠由金屬導線分路。 具有1T/1C結構之DRAMs係被使用作為記憶體細胞 MC之情況之以上的描述係被提出作為例子。然而，像資料 20係藉著互補細胞之使用來被儲存之鐵磁隨機存取記憶體 (FeRAMs)或磁性隨機存取記憶體(MRAMs)般之另一種類 型的裝置係可以被使用作為記憶體細胞MC。 此外，本發明不受限於以上的實施例。各式各樣的製 造方法和設計規則係存在，所以其他的實施例亦是有可能 24 1234782 的。 如在前文中所述，在本發明中，記憶體細胞係被配置 在每一條字線相隔位元線被定位的距離。結果’在一晶片 之面積上的效率與習知晶片比較起來係能夠被改進。因 5 此，在一雙細胞型式半導體記憶體裝置中之一晶片的面積 能夠被縮減。再者，不僅一陣列的尺寸被縮減，運作速度 或可靠度的改進係能夠被實現。 前文係被視為僅為本發明之原理的例證。此外，由於 眾多的變化與改變對於熟知此項技術的人仕來說會隨時出 10 現，本發明並不受限於被顯示與描述之確切的結構和應 用，而據此，所有適當的變化和等效的方式係可以被視為 落於在該等後附之申請專利範圍及它們之等效之方式中之 本發明的範圍之内。 I：圖式簡單說明3 15 第1圖是為一顯示本發明之第一實施例之半導體記憶 體裝置中之細胞之配置的簡化圖。 第2(A)和2(B)圖是為一顯示一適合CUB結構之半導體 記憶體裝置之佈局之圖案的圖示及該半導體記憶體裝置的 一示意剖視圖，第2(A)圖是為一顯示一具有CUB結構之半 20 導體記憶體裝置之佈局之圖案的圖示，第2(B)圖是為一沿 著第2(A)圖之線A-A’的部份橫截面圖。 第3(A)和3(B)圖是為一顯示一適合COB結構之半導體 記憶體裝置之佈局之圖案的圖示及該半導體記憶體裝置的 一示意剖視圖，第3(A)圖是為一顯示一具有COB結構之半 25 1234782 導體記憶體裝置之佈局之圖案的圖示，第3(B)圖是為一沿 著第3(A)圖之線B-B’的部份橫截面圖。 第4圖是為本發明之第一實施例之半導體記憶體裝置 的電路圖。 5 第5(A)和5(B)圖是為用於描述縮減字線之RC延遲之字 線之分路之金屬導線的圖示，第5(A)圖是為一顯示一個於 其上被定位有用於把在一具有CUB結構之半導體記憶體裝 置中之字線分路之金屬導線之佈局圖案的圖示，第5(B)圖 是為一顯示一個於其上被定位有用於把在一具有COB結構 10 之半導體記憶體裝置中之字線分路之金屬導線之佈局圖案 的圖示。 第6(A)和6(B)圖是為顯示本發明之第二實施例之半導 體記憶體裝置之佈局之圖案的圖示，第6(A)圖是為一顯示 一具有CUB結構之半導體記憶體裝置之佈局之圖案的圖 15 示，第6(B)圖是為一顯示一具有COB結構之半導體記憶體 裝置之佈局之圖案的圖示。 第7圖是為本發明之第二實施例之半導體記憶體裝置 的電路圖。 第8(A)和8(B)圖是為顯示在一習知之DRAM型式之半 20 導體記憶體裝置中之記憶體細胞之配置的簡化圖示，第8(A) 圖是為一顯示在DRAM型式之單一細胞半導體記憶體裝置 中之記憶體細胞之配置的簡化圖示，第8(B)圖是為一顯示 在DRAM型式之雙細胞半導體記憶體裝置中之記憶體細胞 之配置的簡化圖示。 26 1234782 第9(A)和9(B)圖是為一顯示在一習知具有CUB結構之 半導體記憶體裝置中之細胞陣列之佈局之圖案的圖示與該 半導體記憶體裝置的一示意橫截面圖，第9(A)圖是為一顯 示在一具有CUB結構之半導體記憶體裝置中之細胞陣列之 5 佈局之圖案的圖示，第9(B)圖是為一沿著第9(A)圖之線C-C’ 的部份橫截面圖。
第10(A)和10(B)圖是為一顯示在一習知具有COB結構 之半導體記憶體裝置中之細胞陣列之佈局之圖案的圖示與 該半導體記憶體裝置的一示意橫截面圖，第10(A)圖是為一 10 顯示在一具有COB結構之半導體記憶體裝置中之細胞陣列 之佈局之圖案的圖示，第10(B)圖是為一沿著第10(A)圖之線 D-D’的部份橫截面圖。 第11(A)和11(B)圖是為習知半導體記憶體裝置的電路 圖，第11(A)圖是為一習知具有CUB結構之半導體記憶體裝 15 置的電路圖，第11(B)圖是為一習知具有COB結構之半導體 記憶體裝置的電路圖。
【圖式之主要元件代表符號表】 100 單一細胞型式半導體記憶體裝置 101 雙細胞型式半導體記憶體裝置 BL1 位元線 /BL1 位元線 BL2 位元線 /BL2 位元線 WL 字線 110 感應放大器 111 感應放大器 E20 區域 E21 區域 E22 區域 27 1234782 E23 區域 MC 記憶體細胞 101a 半導體記憶體裝置 BLpl 位元線圖案 /BLpl 位元線圖案 BLp2 位元線圖案 /BLp2 位元線圖案 WLp 字線圖案 150p 基體擴散層圖案 151p 電容器圖案 152p 接觸插塞圖案 153p 接觸插塞圖案 150a 擴散層 150b 擴散層 154 基體 151 電容器 152 接觸插塞 153 接觸插塞 E25a 區域 E25b 區域 E26a 區域 E26b 區域 101b 半導體記憶體裝置 160p 基體擴散層圖案 161p 電容器圖案 162p 接觸插塞圖案 163p 接觸插塞圖案 160a 擴散層 160b 擴散層 164 基體 161 電容器 162 接觸插塞 163 接觸插塞 E27a 區域 E27b 區域 E28a 區域 E28b 區域 Tr MOSFET C 細胞電容器 E29 區域 E30 區域 E31 區域 E32 區域 1 半導體記憶體裝置 WLa 字線 WLb 字線 WLd 虛設字線 10 感應放大器 1234782 11 感應放大器 E1 區域 E2 區域 la 半導體記憶體裝置 WLap 字線圖案 WLbp 字線圖案 WLdp 虛設字線圖案 50p 基體擴散層圖案 51p 電容器圖案 52p 接觸插塞圖案 53p 接觸插塞圖案 50a 擴散層 50b 擴散層 54 基體 51 電容器 52 接觸插塞 53 接觸插塞 E5 區域 E6 區域 lb 半導體記憶體裝置 60p 基體擴散層圖案 61p 電容器圖案 62p 接觸插塞圖案 63p 接觸插塞圖案 60a 擴散層 60b 擴散層 64 基體 61 電容器 62 接觸插塞 63 接觸插塞 E7 區域 E8 區域 E9 區域 E10 區域 70p 金屬導線圖案 71P 金屬導線圖案 80a 半導體記憶體裝置 80b 半導體記憶體裝置
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