JP2004103833A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004103833A JP2004103833A JP2002263772A JP2002263772A JP2004103833A JP 2004103833 A JP2004103833 A JP 2004103833A JP 2002263772 A JP2002263772 A JP 2002263772A JP 2002263772 A JP2002263772 A JP 2002263772A JP 2004103833 A JP2004103833 A JP 2004103833A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- sapphire substrate
- sapphire
- gan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
【解決手段】サファイア基板11上に形成されたGaN層を含む複数の半導体層(12〜14)上にGaAs基板15を接合する。サファイア基板11を平面研磨法により薄膜化し、該薄膜化されたサファイア基板11の裏面にSi基板16を接合する。GaAs基板15を除去し、半導体層(12〜14)上に半導体素子を形成する。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、サファイア基板上に形成されたGaN系半導体素子の熱抵抗の低減を図る技術に関するものである。
【0002】
【従来の技術】
ワイドギャップ材料のGaN系半導体は、高電流密度・高出力化を図る上で、熱伝導性に優れたSiC基板上に形成されたGaN系半導体素子を用いてきた。また、サファイア基板に形成されたGaN系半導体素子は、図5に示すように、構成されていた。図5において、31はサファイア基板、32は低温GaNバッファ層、33はアンドープGaN層、34はAl0.25Ga0.75N層、35はソース、ドレイン電極、36はゲート電極である。サファイア基板31の熱伝導率はSiCに比べて1桁程度悪いので、サファイア基板31の薄層化により高電流密度・高出力化を図っていた(参考、非特許文献1)。
【0003】
【非特許文献1】
安藤裕二、他5名、「薄層化サファイア基板上の110W出力AlGaN/GaNヘテロ接合FET」、電子情報通信学会技術研究報告、(社)電子通信学会、2002年1月9日発行、Vol.101,No.549、p.7−12。
【0004】
【発明が解決しようとする課題】
しかしながら、SiC基板上に形成されたGaN系半導体素子は、SiC基板自体の口径が2インチ程度であり、その大口径化に問題を抱えているために、量産化によるコストダウンは難しい。
【0005】
一方、サファイア基板は口径が8インチまで商品化されており、サファイア基板上に形成されたGaN系半導体素子の量産化によるコストダウンはSiC基板に比べて容易である。しかし、サファイア基板は熱伝導率が悪いためにサファイア基板の薄層化による熱抵抗の低減を図っているものの、研磨後のハンドリングの問題もあり、熱抵抗を十分に低減できるほどの薄層化が実現されていない。
【0006】
本発明の目的は、このような従来技術を解決し、サファイア基板に形成されたGaN系半導体素子の熱抵抗の低減を図り、高電流密度・高出力化の実現と基板の大口径化による量産効果により低価格を可能とする半導体装置の製造方法を提供することにある。
【0007】
【課題を解決するための手段】
請求項1にかかる発明は、(1)サファイア基板上に少なくともGaN層を含む複数の半導体層を形成し、該複数の半導体層上に第1の半導体基板を接合する工程と、(2)前記サファイア基板を平面研磨法により薄膜化する工程と、(3)平面研磨された前記サファイア基板上に第2の半導体基板を接合する工程と、(4)前記第1の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、(5)前記複数の半導体層上に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法とした。
【0008】
請求項2にかかる発明は、(1)サファイア基板上に少なくともGaN層を含む複数の半導体層を形成し、該複数の半導体層上に第1の半導体基板を接合する工程と、(2)前記サファイア基板側からレーザ光を照射して前記複数の半導体層から該サファイア基板を剥離する工程と、(3)前記サファイア基板の剥離により大気中に露出した前記複数の半導体層上に第2の半導体基板を接合する工程と、(4)前記第1の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、(5)前記複数の半導体層上に半導体素子を形成する工程と、を含むことを特徴とする半導体装置の製造方法とした。
【0009】
請求項3にかかる発明は、請求項1又は2に記載の半導体装置の製造方法において、前記第1の半導体基板はGaAsまたはInP基板であり、前記第2の半導体基板はSi、ダイアモンドまたはAlN基板であることを特徴とする半導体装置の製造方法とした。
【0010】
請求項4にかかる発明は、請求項1又は2記載の半導体装置の製造方法において、前記第(1)の工程および第(3)の工程は、高真空中でのイオン衝撃により第1又は第2の半導体基板及び半導体層又はサファイア基板表面を活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする半導体装置の製造方法とした。
【0011】
【発明の実施の形態】
[実施形態1]
図1は実施形態1のサファイア基板上GaN系半導体素子の断面図、図2はその半導体素子の製造方法の説明図である。まず、厚み330μmのサファイア基板(0001)11の上に、例えばMOCVD等により、低温(LT)GaNバッファ層12を堆積後、アンドープのGaN層13を2.5μm堆積し、更に不純物濃度5×1018cm−3のAl0.25Ga0.75N(15nm厚)がアンドープAl0.25Ga0.75N(5nm厚)にはさまれた層14(計25nm厚)を堆積した半導体基板を用意する(図2(a))。ここで、表面の粗さは1nm以下とする必要がある。
【0012】
次に、層14の半導体表面に高真空中にてArイオンビームを照射し、表面に形成された自然酸化膜を除去して表面を活性化させ(図2(b))、同様な方法で表面を活性化させた厚み350μmのGaAs基板(001)15を室温若しくは400℃以下まで加熱して直接接合する(図2(c))。この例ではGaAs基板15を用いたが、InP基板を用いてもよい。
【0013】
次に、サファイア基板11の裏面を、ダイアモンドパウダーを用いた平面研磨法により50μm厚以下まで鏡面研磨を行う(図2(d))。
【0014】
次に、研磨後のサファイア基板11の裏面を高真空中にてArイオンビームの照射によって活性化させ、同様に表面を活性化させたSi基板16を室温若しくは400℃以下まで加熱して接合する(図2(e))。この例では、Si基板16を用いたが、その他にも熱伝導率のよいダイアモンド基板やAlN基板を用いてもよい。
【0015】
次に、GaAs基板15を平面研磨法により10μm厚まで研磨した後、硫酸系のエッチャントを用いてGaAs基板15のみを選択エッチング除去し、層14のアンドープのAl0.25Ga0.75N層を露出させる(図2(f))。
【0016】
その後、Al0.25Ga0.75N層14上に、リフトオフ法によりTi/Alを150/2000Å厚形成した後、600℃、30秒でRTAを行い、ソース、ドレイン電極を形成する(図2(g))。
【0017】
次に、素子の活性領域上をフォトレジストでパターニング後、Cl2系ガスを用いたICPドライエッチング法により素子分離を行う(図2(h))。
【0018】
その後、リフトオフ法によりNi/Auを200/2000Å厚形成して層14のアンドープのAl0.25Ga0.75N層にショットキー接触させ、ゲート電極18を形成する(図2(i))。
【0019】
最後に、ダイシングをしてGaN系の半導体素子(この例ではHFET)が完成する(図2(j))。
【0020】
このように実施形態1では、サファイア基板11を薄膜化し、その裏面に熱伝導率の良好なSi基板16、ダイアモンド基板、AlN基板等(第2の半導体基板)を接合するので、基板全体の熱伝導率を向上させることができ、高電流密度・高出力化を実現できる。GaAs基板15、InP基板(第1の半導体基板)は、サファイア基板11の薄層化の後に、Si基板、ダイアモンド基板、AlN基板(第2の半導体基板)を接合する際の支持基板として機能する。GaAs基板、InP基板(第1の半導体基板)は、GaN系の半導体材料、サファイア基板、Si基板、ダイアモンド基板、AlN基板等に対して選択的に、且つ容易にエッチング除去される。また、GaN系半導体層のエピタキシャル成長用基板として使用されているサファイア基板は、大口径化が容易であるので、量産効果により低価格を実現することができる。
【0021】
[実施形態2]
図3は実施形態2のGaN系半導体素子の断面図、図4はその半導体素子の製造方法の説明図である。まず、厚み330μmのサファイア基板(0001)21の上に、例えばMOCVD等により、低温(LT)GaNバッファ層22を堆積後、アンドープのGaN層23を2.5μm厚堆積し、さらに不純物濃度5×1018cm−3のAl0.25Ga0.75N(15nm厚)がアンドープAl0.25Ga0.75N(5nm厚)にはさまれた層24(計25nm厚)を堆積した半導体基板を用意する(図4(a))。ここで、表面の粗さは1nm以下とする必要がある。
【0022】
次に、層24の半導体表面を高真空中にてArイオンビームを照射し、表面に形成された自然酸化膜を除去して表面を活性化させ(図4(b))、同様な方法で表面を活性化させた厚み350μmのGaAs基板(001)25を室温若しくは400℃以下まで加熱して直接接合する(図4(c))。前例と同様、ここではGaAs基板25を用いたが、InP基板を用いてもよい。
【0023】
次に、ビーム径7mm,波長355nmのYAGレーザーをサファイア基板21側から照射してサファイア基板21を剥離する(Jpn J.Appl.Phys.Vol.38 L217 1999)(図2(d))。
【0024】
次に、剥離後のGaN層23の表面を高真空中にて水素プラズマ処理によって活性化させ、同様に表面を活性化させたSi基板26を室温若しくは400℃以下まで加熱して接合する(図2(e))。前例と同様、ここではSi基板26を用いたが、その他にも熱伝導率のよいダイアモンド基板やAlN基板を用いてもよい。
【0025】
次に、GaAs基板25を平面研磨法により10μmまで研磨した後、硫酸系のエッチャントを用いてGaAsのみを選択エッチング除去し、層24のアンドープのAl0.25Ga0.75N層を露出させる(図4(f))。
【0026】
その後は、実施形態1と同様の作製方法により半導体素子(HFET)が完成する(図4(g)〜(j))。
【0027】
このように実施形態2では、サファイア基板21を除去しこれに代えて熱伝導率の良好なSi基板26、ダイアモンド基板、AlN基板等(第2の半導体基板)を接合するので、基板全体の熱伝導率を向上させることができ、高電流密度・高出力化を実現できる。GaAs基板25、InP基板(第1の半導体基板)は、サファイア基板21のエッチング除去後に、Si基板、ダイアモンド基板、AlN基板(第2の半導体基板)を接合する際の支持基板として機能する。GaAs基板、InP基板(第1の半導体基板)は、GaN系の半導体材料、サファイア基板、Si基板、ダイアモンド基板、AlN基板等に対して選択的に、且つ容易にエッチング除去される。また、GaN系半導体層のエピタキシャル成長用基板として使用されているサファイア基板は、大口径化が容易であるので、量産効果により低価格を実現することができる。
【0028】
【発明の効果】
以上説明したように、本発明のGaN系半導体素子は、サファイア基板を薄層化してそこに熱伝導率の良好なSi基板、ダイアモンド基板、AlN基板等の第2の半導体基板を接合し、あるいはサファイア基板を除去してこれに代えて同様の第2の半導体基板を接合するので、基板全体の熱伝導率を向上させることができ、熱抵抗を従来よりも大幅に低減することができ、高電流密度・高出力化を実現できる。また、サファイア基板の大口径化による量産効果により、低価格を可能とする半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図1】実施形態1のGaN系半導体素子の断面図である。
【図2】図1の半導体素子の製造方法を説明する図である。
【図3】実施形態2のGaN系半導体素子の断面図である。
【図4】図2の半導体素子の製造方法を説明する図である。
【図5】従来のGaN系半導体素子の断面図である。
【符号の説明】
11:サファイア基板、12:低温GaN層、13:アンドープGaN層、14:Al0.25Ga0.75N層、15:GaAs基板、16:Si基板、17:ソース、ドレイン電極、18:ゲート電極
21:サファイア基板、22:低温GaN層、23:アンドープGaN層、24:Al0.25Ga0.75N層、25:GaAs基板、26:Si基板、27:ソース、ドレイン電極、28:ゲート電極
31:サファイア基板、32:低温GaN層、33:アンドープGaN層、34:Al0.25Ga0.75N層、35:ソース、ドレイン電極、36:ゲート電極
Claims (4)
- (1)サファイア基板上に少なくともGaN層を含む複数の半導体層を形成し、該複数の半導体層上に第1の半導体基板を接合する工程と、
(2)前記サファイア基板を平面研磨法により薄膜化する工程と、
(3)平面研磨された前記サファイア基板上に第2の半導体基板を接合する工程と、
(4)前記第1の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、
(5)前記複数の半導体層上に半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - (1)サファイア基板上に少なくともGaN層を含む複数の半導体層を形成し、該複数の半導体層上に第1の半導体基板を接合する工程と、
(2)前記サファイア基板側からレーザ光を照射して前記複数の半導体層から該サファイア基板を剥離する工程と、
(3)前記サファイア基板の剥離により大気中に露出した前記複数の半導体層上に第2の半導体基板を接合する工程と、
(4)前記第1の半導体基板を平面研磨法により薄膜化した後、化学的なエッチングにより選択的に除去する工程と、
(5)前記複数の半導体層上に半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の半導体基板はGaAsまたはInP基板であり、前記第2の半導体基板はSi、ダイアモンドまたはAlN基板であることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第(1)の工程および第(3)の工程は、高真空中でのイオン衝撃により第1又は第2の半導体基板及び半導体層又はサファイア基板表面を活性化し、室温若しくは加熱した状態で活性な表面を相手側に接触させることにより半導体接合を行うことを特徴とする請求項1又は2記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002263772A JP4381666B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002263772A JP4381666B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004103833A true JP2004103833A (ja) | 2004-04-02 |
JP4381666B2 JP4381666B2 (ja) | 2009-12-09 |
Family
ID=32263400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002263772A Expired - Fee Related JP4381666B2 (ja) | 2002-09-10 | 2002-09-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4381666B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007004741A1 (en) * | 2005-07-06 | 2007-01-11 | Showa Denko K.K. | Compound semiconductor light-emitting diode and method for fabrication thereof |
JP2007332012A (ja) * | 2006-06-19 | 2007-12-27 | Hitachi Cable Ltd | 半導体ウェハの製造方法 |
JP2012513675A (ja) * | 2008-12-22 | 2012-06-14 | レイセオン カンパニー | ダイアモンド層を有する窒化ガリウム・デバイスの製造 |
US8921890B2 (en) | 2012-01-11 | 2014-12-30 | Samsung Electronics Co., Ltd. | Substrate structure, semiconductor device fabricated from the same, and method of fabricating the semiconductor device |
CN106601840A (zh) * | 2016-12-30 | 2017-04-26 | 苏州爱彼光电材料有限公司 | 光电器件 |
CN106784073A (zh) * | 2016-12-29 | 2017-05-31 | 苏州爱彼光电材料有限公司 | 电光器件 |
-
2002
- 2002-09-10 JP JP2002263772A patent/JP4381666B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007004741A1 (en) * | 2005-07-06 | 2007-01-11 | Showa Denko K.K. | Compound semiconductor light-emitting diode and method for fabrication thereof |
US7842966B2 (en) | 2005-07-06 | 2010-11-30 | Showa Denko K.K. | Compound semiconductor light-emitting diode and method for fabrication thereof |
US8399277B2 (en) | 2005-07-06 | 2013-03-19 | Show A Denko K.K. | Compound semiconductor light-emitting diode and method for fabrication thereof |
JP2007332012A (ja) * | 2006-06-19 | 2007-12-27 | Hitachi Cable Ltd | 半導体ウェハの製造方法 |
JP2012513675A (ja) * | 2008-12-22 | 2012-06-14 | レイセオン カンパニー | ダイアモンド層を有する窒化ガリウム・デバイスの製造 |
US8921890B2 (en) | 2012-01-11 | 2014-12-30 | Samsung Electronics Co., Ltd. | Substrate structure, semiconductor device fabricated from the same, and method of fabricating the semiconductor device |
CN106784073A (zh) * | 2016-12-29 | 2017-05-31 | 苏州爱彼光电材料有限公司 | 电光器件 |
CN106601840A (zh) * | 2016-12-30 | 2017-04-26 | 苏州爱彼光电材料有限公司 | 光电器件 |
Also Published As
Publication number | Publication date |
---|---|
JP4381666B2 (ja) | 2009-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4458116B2 (ja) | エピタキシャル層成長用iii族窒化物半導体層貼り合わせ基板および半導体デバイス | |
JP4871973B2 (ja) | 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子 | |
WO2018016350A1 (ja) | 半導体基板及びその製造方法 | |
US8338202B2 (en) | Method for manufacturing semiconductor device using separable support body | |
JPH10275936A (ja) | 半導体発光素子の製法 | |
US20060226434A1 (en) | Nitride-based semiconductor light emitting device and manufacturing method thereof | |
JP2003298031A (ja) | Soi型基板の形成方法 | |
JP5297806B2 (ja) | Iii族窒化物半導体素子の製造 | |
JP2008078486A (ja) | 半導体素子 | |
JP2007158149A (ja) | 半導体装置 | |
JP5280611B2 (ja) | 半導体デバイスの製造方法、および得られるデバイス | |
JP4381666B2 (ja) | 半導体装置の製造方法 | |
JP5879964B2 (ja) | 複合基板の製造方法および半導体デバイスの製造方法 | |
JP7052503B2 (ja) | トランジスタの製造方法 | |
JP6348451B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
JP4336071B2 (ja) | 放熱性に優れた半導体装置 | |
JP2010098255A (ja) | 化合物半導体装置及びその製造方法 | |
JP2006351762A (ja) | 半導体装置及びその製造方法 | |
JP2009283762A (ja) | 窒化物系化合物半導体ledの製造方法 | |
JP2010226023A (ja) | 窒化物系化合物半導体層を支持基板上に有する基板生産物を製造する方法、及び半導体デバイスの製造方法 | |
JP2003224116A (ja) | エッチング液、エッチング方法及び半導体装置の製造方法 | |
JP2004363213A (ja) | 半導体装置の製造方法 | |
JP2009260391A (ja) | Iii族窒化物半導体層貼り合わせ基板および半導体デバイスの製造方法 | |
CN113097124B (zh) | 异质集成GaN薄膜及GaN器件的制备方法 | |
JP2010028140A (ja) | 窒化物系化合物半導体発光素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050801 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071101 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090701 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090803 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090909 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090916 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121002 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151002 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |