JP5879964B2 - 複合基板の製造方法および半導体デバイスの製造方法 - Google Patents
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Description
図1を参照して、本発明の一実施形態である複合基板の製造方法は、支持基板10と、支持基板10の主面の少なくとも一部上に配置された中間層20と、中間層20の主面の少なくとも一部上に配置されたIII族窒化物層30aとを含み、III族窒化物層30aの主面と、中間層20の主面の一部および支持基板10の主面の一部の少なくともいずれかと、が露出している第1の複合基板1を準備する工程(図1(A))と、第1の複合基板1の中間層20の主面が露出している部分を選択的にエッチングにより除去することにより第2の複合基板2を得る工程(図1(B))と、第2の複合基板2の支持基板10の主面が露出している部分を所定の深さまで選択的にエッチングにより除去することにより第3の複合基板3を得る工程(図1(C))と、を含む。
図1(A)、図2および図3を参照して、本実施形態の複合基板の製造方法は、まず、支持基板10と、支持基板10の主面の少なくとも一部上に配置された中間層20と、中間層20の主面の少なくとも一部上に配置されたIII族窒化物層30aとを含み、III族窒化物層30aの主面と、中間層20の主面の一部および支持基板10の主面の一部の少なくともいずれかと、が露出している第1の複合基板1を準備する工程を含む。
図3(A)を参照して、支持基板10の主面10m上に中間層20aを形成する。支持基板10は、それに接合されるIII族窒化物層30aを支持できる基板であれば特に制限はないが、III族窒化物の熱膨張係数と同一または近似の熱膨張係数を有することが好ましく、さらに、本発明が特に有効なのはその上におけるIII族窒化物半導体の成長が不均一である支持基板10が用いられる場合である観点から、ケイ素酸化物、金属酸化物、多結晶GaN、多結晶SiC、Cu、WおよびMoからなる群から選ばれる少なくとも一つを含むことが好ましく、ケイ素酸化物含有基板、金属酸化物含有基板、ケイ素酸化物および金属酸化物のうち複数の種類の酸化物である複合酸化物を含有する基板、多結晶GaN含有基板、多結晶SiC含有基板およびMo含有基板などが好ましく挙げられる。ここで、ケイ素酸化物としては、SiO2などが挙げられる。金属酸化物としては、Al2O3、TiO2、ZrO2、Ga2O3、MgO、Y2O3などが挙げられる。複合酸化物としてはムライト(3Al2O3・2SiO2〜2Al2O3・SiO2)、ジルコン(ZrO2・SiO2)、スピネル(MgO・Al2O3)などが挙げられる。
図3(B)を参照して、III族窒化物基板30の主面30n上に中間層20bを形成し、III族窒化物基板30の主面30nから所定の深さの位置にイオン注入領域30iを形成する。
図3(C)を参照して、次いで、支持基板10に形成された中間層20aとIII族窒化物基板30に形成された中間層20bとを貼り合わせる。その貼り合わせ方法は、特に制限はなく、貼り合わせ面を洗浄しそのまま貼り合わせた後600℃〜1200℃程度に昇温して接合する直接接合法、貼り合わせ面を洗浄しプラズマやイオンなどで活性させた後に室温(たとえば25℃)〜400℃程度の低温で接合する表面活性化法などが好適である。かかる貼り合わせにより、中間層20aと中間層20bとが接合により一体化して中間層20が形成され、支持基板10とIII族窒化物基板30とが中間層20を介在させて接合される。
図3(D)を参照して、次いで、III族窒化物基板30をイオン注入領域30iにおいてIII族窒化物層30aと残りのIII族窒化物基板30bとに分離することにより、支持基板10上に中間層20を介在させてIII族窒化物層30aが接合されたIII族窒化物複合基板を形成する。
図1(B)を参照して、本実施形態の複合基板の製造方法は、次に、第1の複合基板1の中間層20の主面が露出している部分を選択的にエッチングにより除去することにより第2の複合基板2を得る工程を含む。かかる工程により、中間層20の主面が露出している部分が除去され、中間層20の主面の露出がなくIII族窒化物層30aの主面と支持基板10の主面の一部とが露出している第2の複合基板が得られる。このため、第2の複合基板においては、中間層20の主面上に不均一なIII族窒化物半導体が成長するのが防止される。
図1(C)を参照して、本実施形態の複合基板の製造方法は、次に、第2の複合基板2の支持基板10の主面が露出している部分を所定の深さT4まで選択的にエッチングにより除去することにより第3の複合基板3を得る工程を含む。かかる工程により、中間層20の主面の露出がなくIII族窒化物層30aの主面と支持基板10の主面の一部が露出しており支持基板10の主面が露出している部分にエッチング窪み10eが形成された第3の複合基板が得られる。このため、第3の複合基板3においては、中間層20の主面上に不均一なIII族窒化物半導体が成長するのが防止されるとともに、そのIII族窒化物層30a上に少なくとも1層のIII族窒化物半導体層40をエピタキシャル成長させる際に支持基板10のエッチング窪み10e上に不均一に成長するIII族窒化物半導体を形成することにより、品質の高い半導体デバイスを歩留まり良く製造することができる。
図1を参照して、本発明の別の実施形態である半導体デバイスの製造方法は、実施形態1の複合基板の製造方法(図1(A)〜(C))により得られた第3の複合基板3のIII族窒化物層30aの主面上に少なくとも1層のIII族窒化物半導体層40をエピタキシャル成長させる工程(図1(D))を含む。本実施形態の半導体デバイスの製造方法によれば、品質の高い半導体デバイスを歩留まり良く製造することができる。
図1(D)を参照して、本実施形態の半導体デバイスの製造方法は、実施形態1の第3の複合基板3のIII族窒化物層30aの主面上に少なくとも1層のIII族窒化物半導体層40をエピタキシャル成長させる工程を含む。
図1(E)〜(H)を参照して、本実施形態の半導体デバイスの製造方法は、以下の工程をさらに含むことができる。
図1(E)を参照して、第3の複合基板3のIII族窒化物層30a上にエピタキシャル成長させた少なくとも1層のIII族窒化物半導体層40の最上層上にたとえばNi層/Au層をこの順に形成し、さらにアニールにより最上層とオーミック接合させて第1の導電側オーミック電極50とする。さらに、第1の導電側オーミック電極50上に、たとえばTi層/Au層をこの順に形成してパッド層52とする。このとき、支持基板10のエッチング窪み10e上に形成されたIII族窒化物半導体40p上に堆積物50pが形成される。この堆積物50pの厚さは第1の導電側オーミック電極50の厚さとパッド層52の厚さの和にほぼ等しいため、パッド層52の主面は堆積物50pの最大高さより高い位置にある。
図1(F)を参照して、デバイス用支持基板60としてたとえばp型Si基板を準備し、その主面上にたとえばTi層/Au層/AuSn層をこの順に形成してパッド層62とする。第3の複合基板3のIII族窒化物層30a上に形成されたIII族窒化物半導体層40上に形成された第1の導電側オーミック電極50上に形成されたパッド層52とデバイス用支持基板60上に形成されたパッド層62とを貼り合わせることにより、第3の複合基板3とIII族窒化物半導体層40とデバイス用支持基板60とが貼り合わされた積層基板4が得られる。
図1(F)および(G)を参照して、積層基板4から第3の複合基板3の支持基板10をエッチングにより除去する。支持基板10は、たとえばMo基板の場合、硝酸溶液を用いたウェットエッチングにより除去できる。さらに第3の複合基板3の中間層20をエッチングにより除去する。中間層20は、たとえばケイ素酸化物を含む場合はフッ化水素酸溶液を用いたウェットエッチングにより除去でき、ケイ酸窒化物を含む場合はドライエッチングの一種であるCF4ガスを用いたRIE(反応性イオンエッチング)により除去できる。このようにして、デバイス用支持基板60上にパッド層62,52および第1の導電側オーミック電極50を介在させて少なくとも1層のIII族窒化物半導体層40およびIII族窒化物層30aが形成された半導体ウエハ5が得られる。
図1(H)および(I)を参照して、半導体ウエハ6のIII族窒化物半導体層40上にたとえばTi層/Al層/Ti層/Au層をこの順に形成して第2の導電側電極70とする。また、半導体ウエハ6のデバイス用支持基板60を分割が容易な厚さまで研磨した後、デバイス用支持基板60のパッド層62が形成されていない側の主面上にたとえばTi層/Au層をこの順に形成してパッド電極64とする。第1の導電側オーミック電極50、パッド層52,62、デバイス用支持基板60およびパッド電極64により第1の導電側電極80が構成される。こうして、デバイス用支持基板60を含む第1の導電側電極80と、少なくとも1層のIII族窒化物半導体層40と、III族窒化物層30aと、第2の導電側電極70とを含む半導体デバイス7が歩留まり良く得られる。
図1(I)を参照して、半導体デバイス7を所定の大きさのチップに分割することにより、半導体デバイスチップ7cが得られる。半導体デバイス7をチップ化する方法は、特に制限はなく、たとえば半導体デバイス7のデバイス用支持基板60側にスクライブラインを形成し、そのスクライブラインに沿った劈開面Pで劈開することができる。
1.第1の複合基板の準備
図3(A)を参照して、支持基板10として直径2インチ(50.8mm)で厚さ400μmのMo基板を準備した。Mo基板(支持基板10)は、純度が99.99質量%以上で、充填率が99%以上(すなわち空隙率が1%以下)であり、その少なくとも一方の主面10mがCMP(化学機械的研磨)されて算術平均粗さRaが5nm以下の鏡面であった。Mo基板(支持基板10)の鏡面化された主面10m上にプラズマCVD法により中間層20aとして厚さ300nmのSiO2層を形成した。次いで、SiO2層(中間層20a)をCMPしてその厚さを150nmとし、その主面を算術平均粗さRaが1nm以下の鏡面とした。
図1(B)を参照して、第1の複合基板1を、そのMo基板(支持基板10)側の主面および側面を、アルコールワックス(たとえば日化精工(株)製アルコワックス5022)で覆った(図示せず)後、50質量%フッ化水素酸水溶液と40質量%フッ化アンモニウム水溶液を1:5の体積比で混合したバッファードフッ酸(BHF)水溶液に7分間浸漬した。これにより、第1の複合基板1においてGaN層(III族窒化物層30a)が欠落しSiO2層(中間層20)の主面が露出している部分がエッチングされて、Mo基板(支持基板10)が露出した第2の複合基板2が得られた。一方、GaN層(III族窒化物層30a)直下のSiO2層(中間層20)は、GaN層(III族窒化物層30a)がBHFによりエッチングされないため、エッチングは生じなかった。得られた第2の複合基板2を、純水でリンスしてBHFを除去した後、乾燥させた。
図1(C)を参照して、第2の複合基板2を、40質量%の硝酸水溶液に2分間浸漬した。これにより、第2の複合基板2のGaN層(III族窒化物層30a)およびSiO2層(中間層20)が欠落し、Mo基板(支持基板10)の主面の一部が露出している部分では、Moが等方的にエッチングされて、エッチング窪み10eが形成されて、第3の複合基板3が得られた。エッチング窪み10eの深さは、Mo基板(支持基板10)が露出している部分の形状および/またはサイズに依存し、20μm〜30μmであった。一方、GaN層(III族窒化物層30a)およびSiO2層(中間層20)直下のMo基板(支持基板10)はGaN層およびSiO2層が硝酸によりエッチングされないため、エッチングは生じなかった。また、第2の複合基板2のMo基板(支持基板10)側の主面および側面がワックスで保護してあったため、Mo基板(支持基板10)はエッチングされなかった。第3の複合基板3を、十分に水洗して硝酸水溶液を除去した後、アセトンでワックスを除去した。さらに、剥離液(東京応化工業社製剥離液502)およびIPA(イソプロピルアルコール)による洗浄で、ワックス残渣を完全に除去した。
図1(D)を参照して、第3の複合基板3のGaN層(III族窒化物層30a)の主面上に、MOVPE法により、III族窒化物半導体層40として以下に示す青色LED構造を構成する複数のGaN系半導体層を成長させた。すなわち、III族窒化物半導体層40として、第3の複合基板3のGaN層(III族窒化物層30a)の主面側から順に、厚さ5μmのn型GaN層、厚さ50nmのn型In0.08Ga0.92N層、3周期の厚さ3nmのIn0.14Ga0.86N井戸層および厚さ15nmのGaN障壁層で構成される多重量子井戸構造の活性層、厚さ20nmのp型Al0.08Ga0.92N層ならびに厚さ50nmのp+型GaN層を成長させた。
図1(F)を参照して、デバイス用支持基板60として、直径が2インチ(50.8mm)で厚さが300μmで主面の面方位が(001)で比抵抗が0.05Ωcm以下で一方の主面がCMPされて算術平均粗さRaが5nm以下の鏡面であるSi基板を準備した。このSi基板(デバイス用支持基板60)の鏡面化された主面上に、真空加熱蒸着法により、Ti層(厚さ20nm)/Au層(厚さ300nm)/AuSn層(厚さ1.5μmでAu:Snの質量比が8:2)をこの順で形成し、パッド層62とした。
図1(F)および(G)を参照して、上記の積層基板4を30質量%硝酸水溶液に45分間浸漬した。これにより、Mo基板(支持基板10)は完全に除去された。積層基板4を水洗し硝酸水溶液を除去した後、上記のBHF水溶液に10分間浸漬し、SiO2層(中間層20)を完全に溶解除去した。これにより、Si基板(デバイス用支持基板60)にパッド層62,52を介在してGaN系半導体層(III族窒化物半導体層40)およびGaN層(III族窒化物層30a)がこの順に接合された半導体ウエハ5が得られた。
図1(H)および(I)を参照して、半導体ウエハ6のGaN層(III族窒化物層30a)上にフォトリソグラフィー法で形成したレジストパターン上に、電子ビーム蒸着法により、Ti層(厚さ20nm)/Al層(厚さ200nm)/Ti層(厚さ20nm)/Pt層(厚さ20nm)/Au層(厚さ300nm)をこの順に形成し、リフトオフ法により後述の半導体デバイスのチップ化された1領域(1チップ領域)である400μm角あたり1つ存在するように形成して、n側電極(第2の導電側電極70)とした。また、Si基板(デバイス用支持基板60)を、後述のチップ化を容易にするために、厚さが150μmになるまで機械的研磨およびCMPした後に、パッド層62が形成されていない側の主面の全面に、電子ビーム蒸着法により、Ti層(厚さ20nm)/Au層(厚さ300nm)をこの順に形成し、パッド電極64とした。このようにして半導体デバイス7が得られた。半導体デバイス7において、p側オーミック電極(第1の導電側オーミック電極50)、パッド層52,62、デバイス用支持基板60およびパッド電極64によりp側電極(第1の導電側電極80)が構成された。
図1(I)を参照して、半導体デバイス7において、それに形成されたn側電極(第2の導電側電極70)の配置パターンに対応するように、Si基板(デバイス用支持基板60)のパッド電極64側にダイヤペンで400μm角のスクライブラインを形成し、ブレーカを用いて半導体デバイス7をスクライブラインに沿って劈開することにより、大きさが400μm角の半導体デバイスチップ7cが得られた。
半導体デバイス(発光デバイス)用のステム(または表面実装用パッケージ)(図示せず)の第1の導電側部位に、銀ペーストを用いて半導体デバイスチップ7cのp側電極(第1の導電側電極80)を構成するSi基板(デバイス用支持基板60)のパッド電極64を電気的に接続した。また、半導体デバイスチップ7cのn側電極(第2の導電側電極70)を、金ワイヤを用いて、ステムの第2の導電側部位に電気的に接続した。このように、第3の複合基板3を用いて半導体デバイスチップ7cを作製し実装することにより、実装サンプル中の良品の歩留まり率(5Vの逆バイアス電圧を印加したときのリーク電流が100μA未満の半導体デバイスチップを良品とする)は、90%以上となった。
1.第1の複合基板の準備
図1(A)および図3を参照して、中間層20,20a,20bとしてSi3N4層を用いたこと以外は、実施例1と同様にして、厚さ400μmのMo基板(支持基板10)と、Mo基板(支持基板10)の主面の少なくとも一部上に配置された厚さ300nmのSi3N4層(中間層20)と、Si3N4層(中間層20)の主面の少なくとも一部上に配置された厚さ300nmのGaN層(III族窒化物層30a)とを含む主面の直径が2インチ(50.8mm)の第1の複合基板1が得られた。
図1(B)を参照して、第1の複合基板1を、CF4ガスを用いたRIEで処理した。これにより、第1の複合基板1においてGaN層(III族窒化物層30a)が欠落しSi3N4層(中間層20)の主面が露出している部分がエッチングされて、Mo基板(支持基板10)が露出した第2の複合基板2が得られた。一方、GaN層(III族窒化物層30a)直下のSi3N4層(中間層20)は、GaN層(III族窒化物層30a)がCF4ガスを用いたRIEによりエッチングされないため、エッチングは生じなかった。
図1(C)を参照して、得られた第2の複合基板2を、そのMo基板(支持基板10)側の主面および側面を、アルコールワックス(たとえば日化精工(株)製アルコワックス5022)で覆った(図示せず)後、30質量%の硝酸水溶液に2分間浸漬した。これにより、第2の複合基板2のGaN層(III族窒化物層30a)およびSi3N4層(中間層20)が欠落し、Mo基板(支持基板10)の主面の一部が露出している部分では、Moが等方的にエッチングされて、エッチング窪み10eが形成されて、第3の複合基板3が得られた。エッチング窪み10eの深さは、Mo基板(支持基板10)が露出している部分の形状および/またはサイズに依存し、10μm〜30μmであった。一方、GaN層(III族窒化物層30a)およびSi3N4層(中間層20)直下のMo基板(支持基板10)はGaN層およびSi3N4層が硝酸によりエッチングされないため、エッチングは生じなかった。また、第2の複合基板2のMo基板(支持基板10)側の主面および側面がワックスで保護してあったため、Mo基板(支持基板10)はエッチングされなかった。第3の複合基板3を、十分に水洗して硝酸水溶液を除去した後、アセトンでワックスを除去した。さらに、剥離液(東京応化工業社製剥離液502)およびIPA(イソプロピルアルコール)による洗浄で、CF4ガスを用いたRIEで生じた副生成物およびワックス残渣を完全に除去した。
図1(D)を参照して、実施例1と同様にして、第3の複合基板3のGaN層(III族窒化物層30a)の主面上に、III族窒化物半導体層40として、第3の複合基板3のGaN層(III族窒化物層30a)の主面側から順に、厚さ5μmのn型GaN層、厚さ50nmのn型In0.08Ga0.92N層、3周期の厚さ3nmのIn0.14Ga0.86N井戸層および厚さ15nmのGaN障壁層で構成される多重量子井戸構造の活性層、厚さ20nmのp型Al0.08Ga0.92N層ならびに厚さ50nmのp+型GaN層を成長させた。
図1(F)を参照して、実施例1と同様にして、Si基板(デバイス用支持基板60)を準備し、その鏡面化された主面上にパッド層62を形成した。次いで、実施例1同様にして、Si基板(デバイス用支持基板60)上に形成されたパッド層62と、Mo基板(第3の複合基板3)上に順次形成したGaN層(III族窒化物層30a)、GaN系半導体層(III族窒化物半導体層40)、p側オーミック電極(第1の導電側オーミック電極50)を介在させて形成されたパッド層52と、を重ね合わせることにより、Si基板(デバイス用支持基板60)と第3の複合基板3とが接合された積層基板4が得られた。超音波顕微鏡で積層基板4の接合界面の状態を観察したところ、第3の複合基板3を作製したときにGaN層(III族窒化物層30a)が欠落していた部分とその欠落部の外周から数百μmの領域では空隙(未接合状態)が観察されたが、GaN層が存在した部分では、空隙のない均一な接合が得られた。
図1(F)および(G)を参照して、実施例1と同様にして、上記の積層基板4を30質量%硝酸水溶液に45分間浸漬することにより、Mo基板(支持基板10)を完全に除去した。その後、積層基板4を水洗し硝酸水溶液を水洗した。次いで、CF4ガスを用いたRIEにより、Si3N4層(中間層20)を完全に除去した。さらに、CF4ガスを用いたRIEにより生成した副生成物を、O2を用いたRIEにより除去した。これにより、Si基板(デバイス用支持基板60)にパッド層62,52を介在してGaN系半導体層(III族窒化物半導体層40)およびGaN層(III族窒化物層30a)がこの順に接合された半導体ウエハ5が得られた。
図1(H)および(I)を参照して、実施例1と同様にして、半導体ウエハ6のGaN層(III族窒化物層30a)上に、後述の半導体デバイスのチップ化された1領域(1チップ領域)である400μm角あたり1つ存在するように、n側電極(第2の導電側電極70)を形成した。次いで、実施例1と同様にして、Si基板(デバイス用支持基板60)を、厚さが150μmになるまで機械的研磨およびCMPした後に、パッド層62が形成されていない側の主面の全面に、パッド電極64を形成した。このようにして半導体デバイス7が得られた。半導体デバイス7において、p側オーミック電極(第1の導電側オーミック電極50)、パッド層52,62、デバイス用支持基板60およびパッド電極64によりp側電極(第1の導電側電極80)が構成された。
図1(I)を参照して、実施例1と同様にして、半導体デバイス7を劈開することにより、大きさが400μm角の半導体デバイスチップ7cが得られた。
実施例1と同様にして、半導体デバイス(発光デバイス)用のステムに半導体デバイスチップ7cを実装した。実装サンプル中の良品の歩留まり率(5Vの逆バイアス電圧を印加したときのリーク電流が100μA未満の半導体デバイスチップを良品とする)は、90%以上となった。
Claims (6)
- 少なくとも1層のIII族窒化物半導体層をエピタキシャル成長させるための複合基板の製造方法であって、
支持基板と、前記支持基板の主面の少なくとも一部上に配置された中間層と、前記中間層の主面の少なくとも一部上に配置されたIII族窒化物層と、を含み、前記III族窒化物層の主面と、前記中間層の主面の一部および前記支持基板の主面の一部の少なくともいずれかと、が露出している第1の複合基板を準備する工程と、
前記第1の複合基板の前記中間層の主面が露出している部分を選択的にエッチングにより除去することにより第2の複合基板を得る工程と、
前記第2の複合基板の前記支持基板の主面が露出している部分を所定の深さまで選択的にエッチングにより除去することにより第3の複合基板を得る工程と、を含み、
前記III族窒化物層上に前記III族窒化物半導体層をエピタキシャル成長させるとき、前記支持基板上に成長が不均一なIII族窒化物半導体が成長し、前記支持基板のエッチングにより除去された部分に形成されたエッチング窪みの深さと、前記中間層のエッチングにより除去された部分の厚さと、前記III族窒化物層の厚さと、前記III族窒化物半導体層の厚さとの和が、前記III族窒化物半導体の最大高さよりも大きい、複合基板の製造方法。 - 前記中間層は、ケイ素酸化物、ケイ素窒化物、金属酸化物、金属窒化物およびこれらの複合物からなる群から選ばれる少なくとも一つを含む請求項1に記載の複合基板の製造方法。
- 前記支持基板は、ケイ素酸化物、金属酸化物、多結晶GaN、多結晶SiC、Cu、WおよびMoからなる群から選ばれる少なくとも一つを含む請求項1に記載の複合基板の製造方法。
- 請求項1に記載の複合基板の製造方法により得られた前記第3の複合基板の前記III族窒化物層の主面上に少なくとも1層のIII族窒化物半導体層をエピタキシャル成長させる工程を含む半導体デバイスの製造方法。
- 前記III族窒化物層の厚さと、前記中間層のエッチングにより除去された部分の厚さと、前記支持基板のエッチングにより除去された部分により形成されたエッチング窪みの深さとの和が、エピタキシャル成長させる前記III族窒化物半導体層の厚さの10倍より大きい請求項4に記載の半導体デバイスの製造方法。
- 前記III族窒化物層の厚さと、前記中間層のエッチングにより除去された部分の厚さと、前記支持基板のエッチングにより除去された部分により形成されたエッチング窪みの深さと、エピタキシャル成長させた前記III族窒化物半導体層の厚さとの和が、前記III族窒化物半導体層のエピタキシャル成長の際に前記支持基板の前記エッチング窪み上に不均一に成長したIII族窒化物半導体の最大高さよりも大きい請求項4に記載の半導体デバイスの製造方法。
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