JP2002358800A - 半導体装置 - Google Patents
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
メモリのインターフェイスと互換性を有するインターフ
ェイスを備える半導体記憶装置を提供する。 【解決手段】 アドレス信号ビット(A0−A19)お
よび/またはデータビット(DQ0−DQ15)が所定
のパターンの状態で所定回数連続的にアクセスされる
と、テストモードの設定が可能となり、テスト動作内容
を指定するテストコマンドをアドレス信号ビットおよび
/またはデータビットを用いてテスト内容を指定する。
Description
内容を有する半導体装置に関し、特に、この半導体装置
のテストモードを設定するための構成に関する。より特
定的には、この発明は、半導体記憶装置のテストモード
を設定するためのテストモードエントリのための構成に
関し、特に、SRAM(スタティック・ランダム・アク
セス・メモリ)と同様に動作する擬似SRAMのテスト
モードエントリのための構成に関する。
として、高速動作性のためにSRAMが利用される。し
かしながら、SRAMは、メモリセルが4個のトランジ
スタと2個の負荷素子とで構成されており、その占有面
積が大きく、限られた面積内で大記憶容量のメモリを実
現するのが困難である。
ータおよび音声データなどの大量のデータを取扱う必要
が生じてきている。このような携帯機器の記憶装置とし
ては、大記憶容量のメモリが要求される。SRAMを用
いた場合、このような大記憶容量のメモリを、小占有面
積で低減するのが困難であり、高機能携帯機器の小型軽
量化の要求を満たすことができない。
リ(DRAM)は、メモリセルが1個のトランジスタと
1個のキャパシタとで構成されており、メモリセルの占
有面積が、SRAMに比べて小さいという利点を有して
いる。すなわち、DRAMは、小占有面積で大記憶容量
のメモリを構成するのには適している。また、SRAM
に比べて、このDRAMは、メモリセルの占有面積が小
さく、SRAMに比べてビット単価が低いという利点を
有している。
パシタに記憶しているため、リーク電流により記憶デー
タが消失するのを防止するために、定期的に記憶データ
の再書込を行なうためのリフレッシュを実行する必要が
ある。このリフレッシュの実行時において、プロセッサ
などの外部装置は、DRAMへアクセスすることはでき
ず、ウエイト状態となるため、システムの処理効率が低
下する。また、外部のメモリコントローラのリフレッシ
ュ制御のための負荷が大きくなるという問題点を有して
いる。
け時間などにおいては、スリープモードなどのスタンバ
イ状態に保持される。このようなスタンバイ状態時にお
いても、記憶データを保持する必要があり、定期的にリ
フレッシュを行なう必要がある。このため、スリープモ
ードなどのデータ保持を行なう動作期間中において、仕
様などにより要求されるμAオーダの超低スタンバイ電
流条件を満たすことができなくなる。
を、小占有面積でかつ安価に実現するためには、DRA
Mベースのメモリを利用する必要がある。しかしなが
ら、このようなDRAMベースのメモリ(以下、SRA
M代替メモリと称す)を用いる場合、従来のシステム構
成を大幅に変更することなく、メモリの置換をすること
が要求される。すなわち、ピンの互換性が要求される。
ここで、「メモリ」は、ピン端子を介して外部のプロセ
ッサなどの装置に接続される記憶装置を示す。
Mと同じ動作条件(信号タイミング)で動作することが
要求される。
場合、その信頼性を保証するするために十分に製品テス
トをする必要がある。しかしながら、DRAMベースの
メモリを使用する場合、従来のDRAMと異なり、SR
AMとの互換性から、チップイネーブル信号CE♯、書
込イネーブル信号WE♯、および出力イネーブル信号O
E♯を使用する必要があり、従来のDRAMのテストモ
ードを設定するための信号RAS、CASおよびWEを
利用する構成をそのまま使用することができない。
モードを指定する場合においても、同様、従来のDRA
Mにおいて使用されるモード設定条件をそのまま使用す
ることができない。このため、SRAM代替メモリにお
いては、新規に、テストモードなどの特殊モード指定の
ために、新たな構成を設ける必要がある。この特殊モー
ド指定のための構成は、SRAMのインターフェイスと
互換性を有するインターフェイスを利用する必要があ
る。
替メモリの特殊動作モードを指定するための構成を提供
することである。
性を維持しつつテストモード指定を行なうことのできる
SRAM代替メモリを提供することである。
ードに悪影響を及ぼすことなく確実にテストモードに入
ることのできる半導体記憶装置を提供することである。
置は、外部信号が所定の条件を満たしているか否かを判
定する判定手段と、この判定手段の判定結果が、所定の
条件が満たされたことを示すときに能動化され、特定の
動作内容を指定する内部状態指定信号に従って内部状態
をこの内部状態指定信号が指定する状態に設定する内部
設定手段とを含む。
定められた状態で連続して所定回数印加されると、所定
条件が満たされたと判定する。
定手段は、予め定められたパターンの多ビット信号が所
定回数連続して印加されると、この所定の条件が満たさ
れたと判定する。
段は、互い異なるパターンを有する多ビット信号が所定
のシーケンスで所定回数印加されると、この所定の条件
が満たされたと判定する。
は、通常の電圧レベルの信号と通常の電圧より電圧レベ
ルが高いスーパー電源電圧レベルの信号とに従って、こ
の所定の条件が満たされたか否かを判定する。
源電圧より高い電圧レベルの信号が印加されたかを検出
するための高電圧検出回路と、第1の外部信号に従って
第1の所定の条件が満たされたかを検出して、この高電
圧検出回路を活性化するための活性化回路と、高電圧検
出回路の出力信号に従って第2の外部信号により第2の
所定の条件が満たされたか否かを検出するモード判定回
路とを含む。このモード判定回路の出力信号に従って内
部設定手段が活性化される。
部状態を設定すると、高電圧検出回路が非活性化され
る。
複数の動作内容を示す信号を複数回数にわたって連続し
て受けて内部状態を対応の状態に設定する。
が満たされると非活性化される。この半導体装置は、好
ましくは、複数のメモリセルを有する半導体記憶装置で
あって、判定手段は、この半導体記憶装置が選択された
ことを示すチップイネーブル信号とこの半導体記憶装置
のデータ書込モードを指示する書込イネーブル信号とこ
の半導体記憶装置のデータ読出モードを指示する読出イ
ネーブル信号とを受け、書込イネーブル信号および読出
イネーブル信号がともに非活性状態に保持されている状
態で、チップイネーブル信号がトグルされると非活性化
される。
持されている状態で、複数のメモリセルに対するデータ
アクセス動作を行なうためのアクセス手段が設けられ
る。
行なうテストモードであり、判定手段の出力信号によ
り、テストモードに入り、このテストモードでの実行さ
れる内容が設定可能となる。
ト内容設定サイクルにおいて同時に複数のテスト内容が
指定される。
ては、複数サイクルにわたってテストモードの指定さ
れ、各テスト内容設定サイクルにおいて同時に複数のテ
スト内容が指定される。これらのテスト内容としては、
衝突しないようなテストが指定される。
多ビットアドレス信号を用いて行なわれ、テストの種類
がアドレス信号ビットのグループに応じて分割される。
1つのテスト内容が指定されると、同一の種類のテスト
信号のさらなる指定は禁止される。
に、特定のモードの内容を設定することのできるモード
に入り、この特定モード時における動作内容を指定す
る。したがって、この所定の条件を、通常SRAMにお
いて使用される信号に従って設定することにより、SR
AMとの互換性を維持しつつ特定のモードを指定するこ
とができる。
み特定モードでの動作内容を設定するようにしており、
正確に特定モード時の動作内容を設定することができ
る。
条件が満たされたときに成立するように構成することに
より、通常動作時において使用されない条件に従って特
定モードに入ることができ、通常動作モード時において
誤って特定のモードに入るのを防止することができ、信
頼性の高い特定モード設定を実現することができる。
明の実施の形態1に従う半導体記憶装置の全体の構成を
概略的に示す図である。図1において、半導体記憶装置
1は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイ2と、外部からのアドレス信号ビットA
7−A19を受けて内部行アドレス信号RA(A7−A
19)を生成する行アドレスバッファ3と、外部からの
アドレス信号ビットA0−A6を受けて内部列アドレス
信号CAを生成する列アドレスバッファ4と、内部行ア
ドレス信号RAをデコードし、そのデコード結果に従っ
てメモリセルアレイ2の行を選択する行デコーダ5と、
内部列アドレス信号CAをデコードし、そのデコード結
果に従ってメモリセルアレイ2の列を選択するための列
選択信号を生成する列デコーダ6と、行デコーダ5によ
り選択された行上のメモリセルのデータを検知し増幅し
かつラッチするセンスアンプと、列デコーダ6からの列
選択信号に従って、メモリセルアレイ2の選択列を内部
データ線(IO線)に結合するIOゲートを含む。図1
においては、これらのセンスアンプおよびIOゲート
を、1つのブロック7で示す。
時下位バイトデータDQ0−DQ7を書込む下位入力バ
ッファ8と、データ読出時、下位バイトデータDQ0−
DQ7を外部へ出力する下位出力バッファ9と、データ
書込時、上位バイトデータDQ8−DQ15を取込み内
部書込データを生成する上位入力バッファ10と、デー
タ読出時、上位バイトデータDQ8−DQ15を出力す
る上位出力バッファ11と、外部からの制御信号、すな
わちチップイネーブル信号CE♯、出力イネーブル信号
OE♯、書込イネーブル信号WE♯、下位バイトイネー
ブル信号LB♯、および上位バイトイネーブル信号UB
♯に従って各種内部動作を制御する信号を生成する内部
制御信号発生回路12を含む。
のときにこの半導体記憶装置1が選択されたことを示
し、チップイネーブルCE♯がLレベルのときに、この
半導体記憶装置1に対しアクセスすることができる。出
力イネーブル信号OE♯は、Lレベルのときにデータ読
出モードを指定する。書込イネーブル信号WE♯は、L
レベルのときにデータ書込動作を指定する。下位バイト
イネーブル信号LB♯は、Lレベルのときに、下位バイ
トデータDQ0−DQ7が有効であることを示し、上位
バイトイネーブル信号UB♯は、上位バイトデータDQ
8−DQ15が有効であることを示す。
ップイネーブル信号CE♯、出力イネーブル信号OE
♯、および書込イネーブル信号WE♯に従って、行アド
レスバッファ3、列アドレスバッファ4、行デコーダ
5、列デコーダ6、およびセンスアンプ/IOゲートブ
ロック7の動作を制御する。
位バイトイネーブル信号UB♯および下位バイトイネー
ブル信号LB♯に従って、動作モードに応じて下位入力
バッファ8、下位出力バッファ9、上位入力バッファ1
0、および上位出力バッファ11の活性/非活性を制御
する。
制御信号CE♯、OE♯およびWE♯とアドレス信号ビ
ットA0−A19とデータビットDQ0−DQ15とを
受け、この半導体記憶装置1をテストモードに設定する
テストモード制御回路20と、テストモード制御回路2
0からのテストモード設定信号MDに従って、この半導
体記憶装置1の内部状態を指定された状態に設定する状
態制御回路22を含む。
後に詳細に説明するが、通常アクセスモード時に使用さ
れないアクセスシーケンスでこの半導体記憶装置へアク
セスが行なわれたときに、この半導体記憶装置1をテス
トするテストモードが指定されたと判定し、このテスト
モードにおいて行われるテストの内容を指定する信号
(コマンド)を受付ける状態となる。テスト動作時にお
いて行なわれるテストの内容は、アドレス信号ビットを
用いて指定され、このアドレス信号ビットの組合せに従
って、内部状態設定信号(テストモード指定信号)TM
Dが生成される。
御回路20からの内部状態設定信号(テストモード指定
信号)TMDに従って、たとえば内部ノードを外部端子
に接続する、複数のビットのメモリセルを同時に選択す
るなどの状態に内部状態を設定する。この状態制御回路
22の構成としては、内部状態をテスト指示信号が指定
する状態に設定する構成であれば良い。従って、この状
態制御回路22は、テスト対象となる回路の構成に応じ
て、スイッチ回路、ゲート回路、および選択回路などの
種々の構成を有する。
おいては、制御信号として、チップイネーブル信号CE
♯、出力イネーブル信号OE♯、書込イネーブル信号W
E♯、上位バイトイネーブル信号UB♯および下位バイ
トイネーブル信号LB♯が用いられており、これらの制
御信号は、通常のSRAMにおいて用いられている制御
信号と同じである。したがって、ピンの互換性を保ちつ
つ、SRAM代替メモリを生成することができる。
ルとしてDRAMセルが利用される。このメモリセルア
レイ2におけるメモリセルの記憶データのリフレッシュ
は、完全ヒドンリフレッシュ方式で実行される。すなわ
ち、外部からリフレッシュを指示するためのリフレッシ
ュ端子はなく、内部で、通常アクセスに隠れて、リフレ
ッシュが実行される。これにより、通常のDRAMと異
なり、データの再書込を行なうリフレッシュモードを外
部からの指示により、特に設ける必要がなく、SRAM
と完全互換性を有するメモリを得ることができる。
ータ読出時の動作を示す信号波形図である。図2を参照
して、チップイネーブル信号CE♯をLレベルに設定
し、また、上位バイトデータおよび下位バイトデータを
指定する上位バイトイネーブル信号UB♯および下位バ
イトイネーブル信号LB♯を、読出データビットに応じ
てLレベルに設定する。この状態で、アドレス信号ビッ
トA0−A19を設定し、続いて、出力イネーブル信号
OE♯をLレベルに設定する。書込イネーブル信号WE
♯は、Hレベルに維持する。
立下がりをトリガとして、内部制御信号発生回路12の
制御の下に、行アドレスバッファ3および列アドレスバ
ッファ4が、外部からのアドレス信号ビットA0−A1
9を取込み、内部行アドレス信号RAおよび内部列アド
レス信号CAをそれぞれ生成する。これらの内部行アド
レス信号RAおよび内部列アドレス信号CAに従って、
行デコーダ5および列デコーダ6が、内部制御信号発生
回路12の制御の下に、それぞれ所定のタイミングでデ
コード動作を行なって、メモリセルの選択を行ない、選
択メモリセルのデータを読出す。
ルのときには、上位バイトデータDQ8−DQ15は、
ハイインピーダンス状態となる。下位バイトイネーブル
信号LB♯をLレベルに設定すると、下位バイトデータ
DQ0−DQ7に、有効データが読出される。外部デー
タは、出力イネーブル信号OE♯がHレベルに立上がっ
てから、出力回路がディスエーブル状態とされるまでの
期間有効状態を維持する。
ータ書込時の動作を示す信号波形図である。図3に示す
ように、データ書込時においても、上位バイトイネーブ
ル信号UB♯および下位バイトイネーブル信号LB♯に
従って、上位バイトデータおよび下位バイトデータの有
効/無効が指定される。チップイネーブル信号CE♯が
Lレベルとなると、この半導体記憶装置1に対するアク
セスが可能となる。データ書込時において、書込イネー
ブル信号WE♯をLレベルに立下げる。出力イネーブル
信号OE♯はHレベルを維持する。この書込イネーブル
信号WE♯の立下がりをトリガとして、外部からのアド
レス信号ビットA19−A0が内部に取込まれ、内部行
アドレス信号RAおよび内部列アドレス信号CAが、そ
れぞれ、行アドレスバッファ3および列アドレスバッフ
ァ4により生成される。これらの内部アドレス信号RA
およびCAに従って図1に示す行デコーダ5および列デ
コーダ6により、メモリセルの選択動作が行われる。外
部からのデータビットDQ0−DQ15が、上位バイト
イネーブル信号UB♯および下位バイイネーブル信号L
B♯に従って、選択的に内部に書込まれ、選択メモリセ
ルに対するデータの書込が行なわれる。
ベースの半導体記憶装置であり、内部で、行選択動作お
よび列選択動作が時分割的に実行されている。書込イネ
ーブル信号WE♯または出力イネーブル信号OE♯によ
りデータアクセスが指定されたとき、外部からのアドレ
ス信号に従って内部で行および列アドレス信号が生成さ
れる。メモリセルの選択時においては、まず行選択動作
が行なわれ、ブロック7に含まれるセンスアンプによ
り、選択行上のメモリセルデータがラッチされる。続い
て、列選択動作が行なわれ、選択メモリセルのデータの
読出または選択メモリセルへのデータの書込が実行され
る。
に、この図1に示す半導体記憶装置1は、チップイネー
ブル信号CE♯、出力イネーブル信号OE♯および書込
イネーブル信号WE♯に従って、外部からのアドレス信
号を取込み、データの読出/書込を行なっている。した
がって、これらの半導体記憶装置1において用いられる
制御信号は、SRAMと同じであり、この半導体記憶装
置1のインターフェイスは、SRAMと互換性を有して
いる。
制御信号CE♯、OE♯およびWE♯とアドレス信号ビ
ットA0−A19とに従って、通常のアクセスシーケン
スと異なるシーケンスでアクセスが実行されたときに、
テストモードが指定されたと判断し、テストモードに入
り、このテストモードに入ると、外部からの信号(コマ
ンド)に従って、このテストモード時に行なわれるテス
トの内容を設定する信号(コマンド)を受付ける。すな
わち、ある特定のアクセスシーケンスが実行されたとき
に、テストモードが設定され、外部からのテストモード
指示信号(コマンド)を受付ける状態となる。このテス
トモードにおいて、外部からのアドレス信号ビットに従
って、テストモード時において実行されるテスト内容が
指定される。このテストモード指定信号TMDに従って
状態制御回路22が、その内部状態を設定する。
20の構成を概略的に示す図である。図4において、テ
ストモード制御回路20は、外部からの制御信号CE
♯、OE♯およびWE♯と外部からのアドレス信号ビッ
トA19−A0とを受け、予め定められたシーケンスで
これらの信号が与えられたときにテストモードエントリ
信号TMRYを生成するテストモード検出回路30と、
このテストモードエントリ信号TMRYの活性化時活性
化され、外部からのアドレス信号ビットA0−A19に
従って、テスト時に実行される内容を特定すテストデコ
ード信号(テストモード指定信号)TMDを生成するテ
ストデコード回路32を含む。
モード制御回路20において、まずテストモードを設定
するためのテストモードエントリが、テストモード検出
回路30により検出され、次いで、このテストモードエ
ントリ後、テスト内容を指定するテストモードセットが
行なわれ、テストデコード回路32により、その特定さ
れたテスト内容を指定するテストデコード信号(テスト
モード指定信号;以下、単にテストデコード信号と称
す)TMDが生成される。
回路20の動作を示す信号波形図である。図5に示すよ
うに、あるテストを行なうためには、このテストモード
に入るために、テストモードエントリサイクルが実行さ
れる。このテストモードエントリサイクルにおいては、
通常使用されないアクセスシーケンスでこの半導体記憶
装置へのアクセスが行なわれ、このアクセスシーケンス
をテストモード検出回路30が検出して、テストモード
エントリ信号TMRYを活性化する。次いで、このテス
トモードエントリ後、テスト内容を特定するためのテス
トモードセットサイクルに入り、テストデコード回路3
2により、テストモード時に実行されるテスト内容の特
定が行なわれ、対応のテストデコード信号TMDが活性
化される。このテストモードセットサイクルにおいて、
複数種類のテスト内容が同時に特定されてもよい。ま
た、このテストモード時においてテスト内容を特定する
テストセットサイクルが、複数回繰返し行なわれてもよ
い。
ると、次いで、テスト実行サイクルに入る。テストデコ
ード信号TMDに従って状態制御回路22が内部状態を
設定しており、この半導体記憶装置の指定されたテスト
が実行される。
終了するためのテストモードイクジットサイクルが行な
われ、テストモードエントリ信号TMRYおよびテスト
デコード信号TMDが非活性化される。
トリサイクルとテストモードセットサイクルとを別々に
設けることにより、DRAMベースの半導体記憶装置に
おいて、CBR(CASビフォーRAS)条件を使用す
ることができない場合においても、テストモードを、通
常のSRAMと同様の外部からの信号を用いてテストを
行なうことができる。
ド検出回路30が、通常のアクセスシーケンスと異なる
シーケンスで連続してアクセスが行なわれたときに、テ
ストモードエントリ信号TMRYを活性化していると説
明している。しかしながら、たとえば、以下のシーケン
スで、テストモードエントリが行なわれてもよい。すな
わち、チップイネーブル信号CE♯がHレベルのとき
に、書込イネーブル信号WE♯および出力イネーブル信
号OE♯をともにLレベルに設定する。次いで、チップ
イネーブル信号CE♯をLレベルに設定する。「WOB
C(WE,OEビフォーCE)」条件が満たされたとき
に、テストモードエントリが行なわれてもよい。
て、1回または複数回のテスト内容を特定するテストセ
ットサイクルが実行される。このテストモード設定サイ
クルの実行時において、テストモードエントリサイクル
が行なわれた後、いわゆる“NOP”サイクルが行なわ
れた後に、テストセットサイクルが行なわれてもよい。
“NOP”サイクルにおいては、テストの内容は特定さ
れない。
従えば、通常動作時に行なわれるシーケンスと異なるシ
ーケンスでアクセスが行なわれたときに、テストモード
エントリを実行し、次いで、テスト内容を特定するテス
トセットサイクルが行なわれており、通常のSRAMに
おいて用いられる信号を用いてDRAMベースの半導体
記憶装置(SRAM代替メモリ)のテストモードを設定
することができる。
の形態2に従うテスト制御回路20に含まれるテストモ
ード検出回路30の構成を概略的に示す図である。図6
において、テストモード検出回路30は、アドレス信号
ビットAiを受けるSVIH検出回路30aと、アドレ
ス信号ビットAjを受けるSVIH検出回路30bと、
これらのSVIH検出回路30aおよび30bの出力信
号とアドレス信号ビットAjを受けるバッファ回路33
jの出力信号とを受けるテストモードエントリ検出回路
30cを含む。
た、バッファ回路33iが設けられる。これらのバッフ
ァ回路33iおよび33jは、図1に示す行アドレスバ
ッファ3および列アドレスバッファ4に含まれ、これら
のアドレス信号ビットAiおよびAjは、図1に示すア
ドレス信号ビットA19−A0のうちの任意の2ビット
のアドレス信号である。
これらの対応のアドレス信号ビットAiおよびAjが、
スーパーVIH条件を満たしているときに、Hレベルの
信号を出力する。ここで、「スーパーVIH条件」は、
対応の信号が、通常の動作電源電圧よりもさらに高い電
圧レベルに設定される条件を示す。以下の説明におい
て、スーパーVIH条件を満たす信号の論理レベルを
“HH”で示し、通常の電源電圧レベルの信号の論理レ
ベルを“H”で示す。
これらのSVIH検出回路30aおよび30bとバッフ
ァ回路33aの出力信号が所定の状態になり、その状態
が連続して複数サイクルにわたって満たされたときに、
テストモードエントリ信号TMRYを活性状態に駆動す
る。
30の動作の一例を示すタイミング図である。以下、図
7を参照して、図6に示すテストモード検出回路30の
動作について説明する。
設定する。アドレス信号ビットAiをHHレベルに設定
し、アドレス信号ビットAjをHレベルに設定する。こ
の状態において、出力イネーブル信号OE♯を、所定回
数(図7においては8回)トグルする。各出力イネーブ
ル信号OE♯がLレベルとなるサイクルにおいて、SV
IH検出回路30aの出力信号SVaはHレベルであ
り、一方、SVIH検出回路30jの出力信号SVbは
Lレベルである。また、バッファ回路33jの出力信号
NVはHレベルとなる。この状態の組合せが、連続し
て、所定回数(たとえば8回)与えられると、テストモ
ードエントリ検出回路30cが、テストモードエントリ
信号TMRYを活性状態へ駆動する。
ルVIH条件とを確実に識別することができ、ノイズな
どに起因するスーパーVIH条件の誤判定を防止するこ
とができる。また所定回数この条件を認識することによ
り、正確に、テストモードに入ることができる。また、
この通常動作モード時において、ノイズなどにより、ス
ーパーVIH条件が満たされた場合においても、その条
件が、連続して、所定回数満たされる可能性は少なく、
通常動作モード時に、誤ってテストモードに入るのを防
止することができる。
検出回路30cの構成の一例を示す図である。図8にお
いて、テストモードエントリ検出回路30cは、図6に
示すSVIH検出回路30aおよび30bの出力信号S
VaおよびSVbとバッファ回路33aの出力信号NV
とを受けるゲート回路35と、出力イネーブル信号OE
♯とチップイネーブル信号CE♯を受けるゲート回路3
6と、ゲート回路36の出力信号に従って、ゲート回路
35の出力信号をシフトするシフトレジスタ37と、シ
フトレジスタ37の出力信号Q0−Q7を受けるゲート
回路38と、ゲート回路38の出力信号に従ってセット
されかつリセット信号RSTに従ってリセットされるセ
ット/リセットフリップフロップ39を含む。このセッ
ト/リセットフリップフロップ39から、テストモード
エントリ信号TMRYが生成される。
がともにHレベルでありかつ信号SVbがLレベルのと
きにHレベルの信号を出力する。ゲート回路36は、出
力イネーブル信号OE♯およびチップイネーブル信号C
E♯がともにLレベルのときにHレベルの信号を出力す
る。
6の出力信号に従ってシフト動作を行なう。このシフト
レジスタ37は、通常の構成を有し、ゲート回路36の
出力信号に従ってシフト動作を行なう構成であればよ
い。このシフトレジスタ37は、8段のシフタを含み、
8ビットの出力信号Q0−Q7が、ゲート回路35の出
力信号に従って設定される。
7の出力信号Q0−Q7がすべてHレベルのときにHレ
ベルの信号を出力し、セット/リセットフリップフロッ
プ39をセットする。
きには、SVIH検出回路30aからの出力信号SVa
がHレベルとなる。アドレス信号ビットAjがHレベル
のときには、SVIH検出回路30bの出力信号SVb
がLレベルとなる。したがって、このゲート回路35
は、アドレス信号ビットAiがHHレベルにありかつア
ドレス信号ビットAjがHレベルのときに、Hレベルの
信号を出力する。この状態が、8サイクル連続して与え
られると、シフトレジスタ37の出力信号Q0−Q7が
すべてHレベルとなる。
サイクルでも、ゲート回路35の出力信号がLレベルと
なると、シフトレジスタ37において、出力信号Q0−
Q7のいずれかがLレベルとなり、したがって、このテ
ストモードエントリがリセットされる。連続して所定回
数(例えば8回)アドレス信号ビットAiおよびAjを
それぞれHHレベルおよびHレベルに設定することによ
り、シフトレジスタ37の出力信号Q0−Q7をすべて
Hレベルに設定して、テストモードエントリ信号TMR
YをHレベルに設定することができる。
て出力イネーブル信号OE♯を用いているのは、内部の
メモリセルの記憶データが書込動作により変化して正確
なテストを行なえなくなるのを防止するためである。テ
ストモードエントリ時においてメモリセルの記憶データ
が破壊されても良い場合には、書込イネーブル信号WE
♯が利用されても良い。また、書込と読出とが所定のシ
ーケンスで実行されても良い。
パVIH条件判定のためにデータビットが利用されても
良い。また、スーパVIH条件の判定のためにアドレス
信号ビットとデータビットとが組み合わされて用いられ
ても良い。
従えば、スーパーVIH条件(HHレベル)とノーマル
VIH条件(Hレベル)の信号を用いてテストモードエ
ントリを行なっている。したがって、ノイズなどの影響
を受けることなく正確にスーパーVIH状態を識別する
ことができる。また、所定回数連続してスーパーVIH
およびノーマルVIH条件が出されたときに、テストモ
ードエントリ信号を活性状態に駆動しており、通常動作
モード時に、ノイズなどの影響等により、誤ってテスト
モードに入るのを防止することができる。
データビットを利用する事により、上位アドレス信号ビ
ットと下位アドレス信号ビットまたは上位データビット
と下位データビットとをいれかえる事が容易に出来、テ
ストモードエントリ時に使用される信号の上位/下位の
互換性を実現する事ができ、適用される半導体記憶装置
の構成に応じてテストモードエントリのための構成を容
易に変更する事が出来る。
の形態3に従うテストモード検出回路30の構成を概略
的に示す図である。図9において、テストモード検出回
路30は、外部信号EX1が所定の条件を満たしたとき
にその出力信号を活性化するプリエントリ検出回路40
と、プリエントリ検出回路40の出力信号の活性化に応
答して活性化され、外部信号EX2のスーパーVIH条
件を判定するSVIH判定回路42と、SVIH判定回
路42の出力信号に従ってテストモードエントリ信号T
MRYを活性化するテストモードエントリ検出回路44
を含む。
SVIH検出回路30aおよび30bに相当し、テスト
モードエントリ検出回路44は、図8に示すテストモー
ドエントリ検出回路30cに対応する。これらのSVI
H判定回路42およびテストモードエントリ検出回路4
4は、先の実施の形態2におけるSVIH検出回路30
aおよび30bとテストモードエントリ検出回路30c
と同一の構成を有していてもよい。
ータビットであり、プリエントリ検出回路40は、たと
えば、特定アドレスまたは特定データパターンが連続し
て所定回数所定のシーケンスで与えられたときに、SV
IH判定回路42を活性化する。このプリエントリ時に
おいても、出力イネーブル信号OE♯が活性化されて、
各設定サイクルは、出力イネーブル信号OE♯のトグル
により決定される。
いては、動作電流の経路が遮断されており、消費電流が
低減される。このSVIH判定回路42は、活性化時、
外部信号EX2が、スーパーVIH条件を満たしている
か否かを判定する。
の実施の形態2と同様、SVIH判定回路42の出力信
号が、連続して所定回数活性状態とされると、テストモ
ードエントリ信号TMRYを活性状態へ駆動する。
は、図10に示すように、テストモードエントリのため
に、SVIH判定回路42を活性化するためのエントリ
1サイクルと、スーパーVIH条件が所定回数満たされ
たかを判定して、テストモードエントリを設定するため
のエントリ2サイクルとが実行される。このエントリ2
サイクルにおいて、SVIH判定回路42におけSVI
H検出回路を活性化することにより、必要期間のみ、S
VIH判定回路42を動作させて、消費電流を低減す
る。
路40の構成の一例を示す図である。図11において、
プリエントリ検出回路40は、アドレス信号ビットA1
9−A0を受けるゲート回路40aと、出力イネーブル
信号OE♯とチップイネーブル信号CE♯とを受けるゲ
ート回路40bと、ゲート回路40bの出力信号に従っ
てシフト動作を行ない、ゲート回路40aの出力信号を
順次シフトするシフトレジスタ40cと、シフトレジス
タ40cの出力信号Q0−QnがすべてHレベルのとき
にHレベルの信号を出力するゲート回路40dと、この
ゲート回路40dの出力信号の立上りに応答してセット
されて、その出力QからSVIH判定回路42を活性化
する活性化信号ACTを生成するセット/リセットフリ
ップフロップ40eを含む。このセット/リセットフリ
ップフロップ40eは、そのリセット入力に例えばシス
テムリセット時または電源投入時に活性化されるリセッ
ト信号RST受ける。
A19−A0が、特定のアドレスを指定するときに、H
レベルの信号を出力する。このアドレス信号ビットA1
9−A0の特定のアドレスのビットパターンとしては、
たとえば“11…1”のように、最終アドレスを指定す
るビットパターンが用いられても良い。また、別のアド
レスがしようされても良い。
号CE♯および出力イネーブル信号OE♯がともにHレ
ベルのとき、すなわち、データ出力動作モード時に、H
レベルの信号を出力し、シフトレジスタ40cにシフト
動作を行なわせる。したがって、このシフトレジスタ4
0cは、アドレス信号ビットA0−A19が特定のアド
レスを指定して、連続して所定回数((n+1)回)デ
ータリードが行なわれたときに、その出力信号Q0−Q
nをすべてHレベルに設定する。
て(n+1)回データ読出が行なわれたときに、ゲート
回路40dの出力信号がHレベルとなり、セット/リセ
ットフリップフロップ40eがセットされて、活性化信
号ACTが活性化される。
定のアドレスを連続して(n+1)回(たとえば8回)
データ読出を行なう可能性は低く、通常動作モード時に
誤って、SVIH判定回路42を活性化するのを防止す
ることができる。
2に含まれるSVIH検出回路の構成の一例を示す図で
ある。図12において、SVIH判定回路42に含まれ
るSVIH検出回路は、外部信号EXaの電圧レベルを
降下させるための、互いに直列に接続されるダイオード
接続されたNチャネルMOSトランジスタTR1−TR
mと、電源ノードに結合され、カレントミラー回路を構
成するPチャネルMOSトランジスタTQ1およびTQ
2と、これらのPチャネルMOSトランジスタTQ1お
よびTQ2にそれぞれ直列に接続されるNチャネルMO
SトランジスタTQ3およびTQ4と、MOSトランジ
スタTQ3およびTQ4の共通ソースノードと接地ノー
ドの間に接続されかつそのゲートに活性化信号ACTを
受けるNチャネルMOSトランジスタTQ5を含む。
接続されたMOSトランジスタTR1−TRmを介して
与えられる外部信号EXaをゲートに受け、MOSトラ
ンジスタTQ4は、基準電圧Vrefをゲートに受け
る。
においては、ダイオード接続されたMOSトランジスタ
TR1−TRmにより、外部信号EXaの電圧レベル
が、m・Vthだけ低下される。ここで、Vthは、M
OSトランジスタTR1−TRmのしきい値電圧を示
す。
カレントミラー回路を構成しており、サイズが同じ場
合、同じ大きさの電流を供給する。ここで、MOSトラ
ンジスタTQ2がカレントミラー回路のマスタ段を構成
し、MOSトランジスタTQ2を介して流れる電流のミ
ラー電流がMOSトランジスタTQ1を介して流れる。
MOSトランジスタTQ3およびTQ4が、差動段を構
成し、基準電圧VrefとMOSトランジスタTRmを
介して与えられる信号の電圧レベルを比較する。
H検出回路の電流源トランジスタとして機能し、活性化
信号ACTがHレベルのときに導通し、このSVIH検
出回路において動作電流が流れる経路を形成する。活性
化信号ACTがLレベルのときには、このMOSトラン
ジスタTQ5は非導通状態であり、SVIH検出回路に
おいて電源ノードから接地ノードへ電流が流れる経路が
遮断され、このSVIH検出回路の出力信号ZSVをH
レベルに保持する。
OSトランジスタTQ3およびTQ4が比較動作を行な
う。この外部信号EXaがHHレベルであり、スーパー
VIH条件を満たす場合には、MOSトランジスタTQ
3のゲート電圧が、基準電圧Vrefよりも高くなり、
MOSトランジスタTQ3のコンダクタンスがMOSト
ランジスタTQ4のコンダクタンスよりも大きくなり、
MOSトランジスタTQ1を介して供給される電流が放
電され、このMOSトランジスタTQ1およびTQ3の
接続ノードから出力されるSVIH検出信号ZSVがL
レベルとなり、外部信号EXaがSVIH条件を満たし
ていることを示す。
ベルが低く、HレベルまたはLレベルのときには、MO
SトランジスタTQ3のゲート電圧は、基準電圧Vre
fよりも低くなり、MOSトランジスタTQ3のコンダ
クタンスが、MOSトランジスタTQ4のコンダクタン
スよりも小さくなる。応じて、MOSトランジスタTQ
3は、カレントミラー回路のMOSトランジスタTQ1
を介して供給されるミラー電流を放電することができ
ず、SVIH検出信号ZSVがHレベルとなる。MOS
トランジスタTQ2が、このカレントミラー回路のマス
タ段を構成しており、MOSトランジスタTQ2および
TQ4を介して流れる電流と同じ大きさの電流が、MO
SトランジスタTQ1を介してMOSトランジスタTQ
3へ供給される(MOSトランジスタTQ1およびTQ
2のサイズが等しい場合)。
にあるエントリ1サイクルの間、このSVIH判定回路
42における動作電流が遮断され、消費電流を低減する
ことができる。
ドレス信号ビットA0−A19に代えて、データビット
DQが与えられてもよい。また、アドレス信号ビットA
0−A19のうちの特定のアドレスビットとデータビッ
トDQ0−DQ15のうちの特定のビットの組合せが用
いられてもよい。
ト回数としては、通常動作モード時に誤ってテストモー
ドに入るのを防止することができれば、そのシフト回数
は任意である。
態3の変更例のプリエントリ検出回路40の構成を概略
的に示す図である。図13において、プリエントリ検出
回路40は、データビットDQ0−DQ15を受けるゲ
ート回路40fと、チップイネーブル信号C♯と出力イ
ネーブル信号OE♯を受けるゲート回路40bと、ゲー
ト回路40fおよび40bの出力信号を受けるゲート回
路40gと、ゲート回路40gの出力信号のHレベルを
カウントするカウンタ40hと、カウンタ40hからの
桁上げ信号に従ってセットされて、活性化信号ACTを
生成するセット/リセットフリップフロップ40eを含
む。
ス信号ビットA0−A19に代えて、データビットDQ
0−DQ15が用いられる。これらのデータビットDQ
0−DQ15としては、単に上位バイトデータDQ8−
DQ15のみまたは下位バイトデータDQ0−DQ8の
みが用いられてもよい。
Q0−DQ15が特定のパターンに設定されたときに、
Hレベルの信号を出力する。図13においては、このゲ
ート回路40fが、データビットDQ0−DQ15がす
べて“1”に設定されたときに、ゲート回路40fがH
レベルの信号を出力する場合を一例として示す。
号CE♯および出力イネーブル信号OE♯がともにLレ
ベルとなるとHレベルの信号を出力する。すなわちデー
タ読出モードが指定されたときに、ゲート回路40bの
出力信号がHレベルとなる。
よび40bの出力信号がともにHレベルのときにHレベ
ルの信号を出力する。したがって、このゲート回路40
gは、特定のデータビットパターンが与えられ、かつデ
ータ読出が指定されたときに、Hレベルの信号を出力す
る。カウンタ40hは、ゲート回路40gからのHレベ
ルの信号の数をカウントする。このカウンタ40hの桁
上げ信号に従ってセット/リセットフリップフロップ4
0eがセットされて活性化信号ACTが活性化される。
ば8回連続してリード動作が指定されたときに活性化信
号ACTを活性化する場合、3段のフリップフロップで
カウンタ40hを構成することができ、通常のシフトレ
ジスタを用いる場合に比べて、回路規模を低減すること
ができる。
タ読出時に異なるデータビットパターンが与えられたと
きにカウンタ40hがリセットされてもよく、また同じ
データパターンで、データ書込が指定されたときにカウ
ンタ40hがリセットされるように構成されてもよい。
このリセットのための構成としては、ゲート回路40f
の信号がLレベルでありかつゲート回路40bの出力信
号がHレベルのときまたは、ゲート回路40fの出力信
号がHレベルでありかつゲート回路40bの出力信号が
Lレベルのときに、カウンタ40hがリセットされる構
成が用いられれば良い。
においても、データ書込が指定されたときには、シフト
レジスタ40cは、その対応のビットがLレベルに設定
されるように構成されてもよい。すなわち、図11に示
すゲート回路40aに代えて、図13に示すゲート回路
40f、40bおよび40gを用いて、シフトレジスタ
40cへ、このゲート回路40gの出力信号を与えるこ
とにより、容易に、シフトレジスタ40cの対応のビッ
トをリセットする構成は実現される。
セット時または電源投入時などにおいて活性化される。
従えば、特定の条件を外部信号が満たしたときに、スー
パーVIH条件の判定を行なってテストモードエントリ
の判定を行なっており、消費電流の大きなSVIH検出
回路(判定回路)の動作を必要最小限の期間に限定して
おり、通常動作モード時においては、SVIH検出回路
(判定回路)の動作は停止されており、通常動作モード
時の消費電流を低減することができる。
施の形態4に従う半導体記憶装置のテストモードエント
リ時の動作を示すタイミング図である。図14におい
て、アドレス信号ビットA19−A0として、2つのア
ドレスパターンPT1およびPT2が、2サイクルずつ
交互に与えられる。アドレスパターンPT1は、たとえ
ば(00111110011111111111)であ
り、アドレスパターンPT2は、たとえば(11100
001111111111110)である。これらのア
ドレスパターンPT1およびPT2は、アクセスする可
能性の低いアドレスであるかまたは、通常動作モード時
において連続してアクセスされることのない規則性のな
いアドレスパターンである。これらの2種類のアドレス
パターンPT1およびPT2に対して合計8回連続して
読出動作を行なうことにより、テストモードエントリ信
号TMRYまたは活性化信号ACTを活性化する。これ
により、通常動作モード時において、テストモードに入
るのを防止することができる。
テストモード検出回路30の構成を概略的に示す図であ
る。図15において、テストモード検出回路30は、ア
ドレス信号AD(ビットA19−A0)を受け、それぞ
れが、所定のパターンに設定されているかを検出するパ
ターン検出回路50および51と、チップイネーブルC
E♯および出力イネーブル信号OE♯を受けるゲート回
路52と、ゲート回路52の出力信号に従ってパターン
検出回路50および51の出力信号をそれぞれシフトす
るシフトレジスタ53および54と、シフトレジスタ5
3および54の特定の出力信号を受けて、それらがすべ
てHレベルのときにテストモードエントリ信号TMRY
または活性化信号ACTに対するトリガ信号を生成する
ゲート回路55を含む。
ぞれアドレス信号ADがパターンPT1およびPT2に
設定されているかを検出する。このパターン検出回路5
0および51の構成としては、先の図11に示すゲート
回路40aと同様の構成が用いられてもよく、またこれ
らのパターン検出回路50および51に対して、ゲート
回路52の出力信号が与えられ、データ読出が指定され
たときのみ、そのパターン検出結果を有効とする構成が
用いられてもよい。
れゲート回路52の出力信号に従ってシフト動作を行な
う。ゲート回路52は、データ読出が指定されたときに
Hレベルの信号を出力する。したがって、データ読出が
指定されたときに、これらのシフトレジスタ53および
54がともににシフト動作を行なうため、図14に示す
ように、パターンPT1およびPT2が2サイクルずつ
交互に与えられる場合、これらのシフトレジスタ53お
よび54の所定の出力信号のみがHレベルとなる。すな
わち、図15において、シフトレジスタ53の出力信号
Q0、Q1、Q4およびQ5がHレベルとなり、一方シ
フトレジスタ54においては出力信号Q2、Q3、Q6
およびQ7がHレベルとなる。ここで、図15に示した
シフトレジスタ53および54の出力信号の番号と、図
14に示すデータ読出サイクルの番号とを対応させてい
る。
よび54の所定の出力信号がすべてHレベルとなると、
テストモードエントリ信号TMRYまたは活性化信号A
CTの活性化をトリガする(対応のセット/リセットフ
リップフロップをセットする)。したがって、これらの
予め定められたアドレス信号ビットパターンが所定のシ
ーケンスで所定回数与えられたときに、テストモードエ
ントリ信号TMRYまたは活性化信号ACTが活性化さ
れる。
ードに入るのを確実に抑制して、ピン端子数を増加させ
ることなく、容易にテストモードエントリを行なうこと
ができる。
ドレス信号ビットパターンとしては、最終アドレス、す
なわち“FFFFH”と先頭アドレス“0000H”と
が用いられてもよく、通常動作モード時に、アクセスさ
れる可能性の低いアドレスまたはアクセスシーケンスが
用いられればよい。また、アドレス信号ビットとデータ
ビットとが特定のパターンとなるように組合せて用いら
れてもよい。また、読出と書込とが所定のシーケンスで
行なわれても良い。
従えば、複数種類の外部信号のパターンが所定のシーケ
ンスで所定回数印加されたときに、テストモードエント
リを行なうように構成しており、通常動作モードに悪影
響を及ぼすことなく確実にテストモードエントリを、ピ
ン数を増加させることなく設定することができる。
施の形態5に従う半導体記憶装置のテストセットサイク
ルの動作を示すタイミング図である。このテストセット
サイクルにおいて実行されるテスト内容が指定される。
図16に示すように、テストモードエントリ信号TMR
Yが活性状態となると、テストセットサイクルが実行さ
れて、テスト内容が指定される。このテストモード設定
時において、テスト動作内容を特定するテストセットサ
イクルが2回連続して行なわれる。2回のテストセット
サイクルが行なわれると、活性化信号ACTがLレベル
に駆動され、SVIH判定回路(検出回路)が非活性状
態となる。したがって、再びテスト内容を特定するため
には、再びテストモードエントリを行なう必要がある。
ただし、この図16に示すタイミング図は、テストモー
ドエントリのために、エントリ1サイクルおよびエント
リ2サイクルを行なう図10に示す実施の形態3に従う
テストモードエントリ動作を前提としている。指定され
たテストが行なわれるときに、SVIH検出回路の動作
を停止させ、不必要な電流が消費されるのを防止し、ま
た、このSVIH検出回路(判定回路)の消費電流がテ
スト動作に影響を与えるのを防止する。このテストセッ
トサイクルにおいてSVIH検出回路(判定回路)を活
性化するのは、テスト内容を指定するテストコマンドに
おいてSVIH条件が含まれる可能性があるためであ
る。テストコマンドSET1およびSET2は、それぞ
れ、複数のテスト内容を同時に指定することができる。
例を示す図である。このテスト内容の特定のためには、
一例として、アドレス信号ビットA17−A4が用いら
れる。アドレス信号ビットA4−A8は、テスト群TG
0のうちのテストを特定し、アドレス信号ビットA9お
よびA10により、テスト群TG1のうちの1つのテス
トが特定される。アドレス信号ビットA11−A15に
より、テスト群TG2のうちの1つのテストが特定され
る。アドレス信号ビットA16およびA17により、そ
れぞれ、テスト群TG3およびTG4におけるテストが
それぞれ特定される。
が、これらのテスト群TG0−TG4にグループ化され
る。たとえば、テスト機能として、データが正確に書込
/読出されたか否かを判定するために、同時に複数ビッ
トのメモリセルのデータの書込/読出を行なうマルチビ
ットテスト(MBT)と内部のデータ線(IO)に対し
同時にデータの書込/読出を行なうIO縮退テストが、
同一のテスト群に含まれる。また、たとえばビット線電
圧およびセンスアンプ電源電圧などの設定などの内部電
圧に関するテストが1つのグループに分割される。また
さまざまな加速テストを行なうためのテストが、また1
つのテスト群にグループ化される。アドレス信号ビット
A4−A17がテストコマンドSETとして用いられる
場合、したがって2つのテストサイクルが連続して行な
われるために、1つのテストサイクルで最大5種類のテ
ストを指定することができる。ただし、1つのテスト群
が第1のテストサイクルで指定された場合には、次のサ
イクルにおいて同一テスト群のテストの特定は禁止され
る。
めのテストコマンドとしてアドレス信号ビットを用い、
アドレス信号ビットにより、対象テストの機能を分類す
ることにより、テストサイクルが少ない場合において
も、多数のテストを同時に設定して、複雑なテストを短
いテストモード設定時間で行なうことができる。これに
よりテストに要する時間を短縮することができる。
32の構成の一例を示す図である。図18において、テ
ストデコード回路32は、対応のテストグループに割当
てられたアドレス信号ビットAa−Akの組をそれぞれ
受けるデコード回路DCK0−DCKhと、デコード回
路DCK0−DCKhそれぞれに対応して設けられ、対
応のデコード回路の出力信号がHレベルのときセットさ
れて対応のテストデコード信号TMD0−TMDhを活
性化するセット/リセットフリップフロップFF0−F
Fhと、フリップフロップFF0−FFhそれぞれに対
応して設けられ、対応のフリップフロップの出力信号を
除くフリップフロップの出力信号と補のテストモードエ
ントリ信号ZTMRYとを受けて、対応のフリップフロ
ップの出力信号を非活性状態に保持するリセットゲート
回路RG0−RGhを含む。
た、テストモードエントリ信号TMRYが与えられる。
これらのデコード回路DCK0−DCKhは、テストモ
ードエントリ信号TMRYが活性状態(Hレベル)とな
ると活性化されて、デコード動作を行なう。デコード回
路DCK0−DCKhは、AND型デコード回路であ
り、対応のアドレス信号ビットAa−Akが、それぞれ
に割当てられた所定の組合せとなったときに、Hレベル
の信号を出力する。
ドエントリ信号TMRYを受けるインバータを介して与
えられる補のテストモードエントリ信号ZTMRYがH
レベルのときには、それぞれ対応のテストデコード信号
TMD0−TMDhを非活性状態に保持するようにフリ
ップフロップFF0−FFhの出力を制御する。テスト
モードエントリ信号TMRYが活性化され、応じて補の
テストモードエントリ信号ZTMRYがLレベルとなる
と、これらのゲート回路RG0−RGhは、同一テスト
グループ内のテストが指定されたときには、同一テスト
群内の他のテストがさらに次のテスト設定サイクルで指
定されないように、それぞれ対応のフリップフロップF
F0−FFhの出力を制御する。
ップフロップFF0−FFhの出力のリセット態様は、
単に対応のフリップフロップのリセット入力Rに、ゲー
ト回路の出力信号を与えて、対応の出力信号をリセット
する構成であってもよく、また出力テストデコード信号
TMD0−TMDhを、これらのゲート回路RG0−R
Ghにより、非活性状態に保持する構成であってもよ
い。また、対応のフリップフロップの入力部において、
その入力に与えられる対応のデコード回路からの信号
が、常時非活性状態となるような構成が用いられてもよ
い。いずれの構成が用いられても良く、1つのテスト群
内において1つのテストモードが指定された場合には、
このテスト群内において他のテストの特定は行なわれな
い。
SVIH検出回路をリセットする部分の構成を示す図で
ある。この図19に示す構成は、たとえば図9に示すプ
リエントリ検出回路40内に設けられて、フリップフロ
ップ40eをリセットしてもよい。また、このプリエン
トリ検出回路40の外部に別に、設けられても良く、ま
た、テストモードエントリ検出回路44内において設け
られていてもよい。
ト部は、テストモードエントリ信号TMRYとチップイ
ネーブル信号CE♯とを受けるゲート回路60と、テス
トモードエントリ信号TMRYと出力イネーブル信号O
E♯とを受けるゲート回路61と、ゲート回路60およ
び61の出力信号を受けるゲート回路62と、ゲート回
路62Hレベルの出力信号をカウントし、そのカウント
アップ信号を図11に示すフリップフロップ40eのリ
セット入力へ与えるカウンタ63を含む。
信号TMRYがHレベルであり、かつチップイネーブル
信号CE♯がLレベルとなるとHレベルの信号を出力す
る。また、ゲート回路61は、テストモードエントリ信
号TMRYがHレベルでありかつ出力イネーブル信号O
E♯がLレベルのときに、Hレベルの信号を出力する。
ゲート回路62は、したがって、テストモードエントリ
信号TMRYがHレベルであり、データ読出が指定され
たときにHレベルの信号を出力する。これらのゲート回
路60および61それぞれに対し書込イネーブル信号W
E♯がさらに与えられても良い。
力信号をたとえば2回カウントすると、カウントアップ
信号を生成して、SVIH検出回路に対する活性化信号
ACTを非活性化する。したがって、テストセットサイ
クルが完了すると、カウンタ63により、SVIH検出
回路が非活性化される。
テストセットサイクルは、データ読出を指定することに
より行なわれることを想定している。他の動作モードを
利用してテストコマンドの識別が行なわれる場合には、
このテストコマンド識別のためのタイミング信号をチッ
プイネーブル信号CE♯および出力イネーブル信号OE
♯に代えて用いる。
行なわれると、SVIH検出が行なわれない。しかしな
がら、テストモードエントリ信号TMRYはHレベルの
活性状態を維持しており、続いて、テストモードの設定
を行なうことは可能である。テストモードエントリ信号
TMRYがHレベルのときに半導体記憶装置のテストが
実行される。従って、内部がテストデコード信号により
テスト状態時設定されている状態で、メモリセルを選択
してデータアクセスをする事は可能である。
施の形態2または4のテストモードエントリ手法が用い
られても良い。
は、テストモードの行なわれる内容を特定するテストセ
ットサイクルが完了すると、また非活性状態に駆動され
てもよい。この場合には、図18に示すリセット用ゲー
ト回路RG0−RGhへは、補のテストエントリ信号Z
TMRYは与えられない。テスト内容設定のために、す
なわちテストモード設定のためにテストモードエントリ
が行なわれることになる。指定されたテストモードのリ
セットは、テストモードを終了するための特定のコマン
ドを与える。ここで、テストモードは、テストセットサ
イクルにより指定されたテストを実行する動作モードを
示す。
従えば、テストモードエントリ後、テストセットサイク
ルを複数回(2回)行なうように構成しており、テスト
内容を、効率的に設定することができ、短い時間でテス
ト内容を設定してテストを行なうことができ、テスト時
間を短縮することができる。
SVIH検出回路(判定回路)を非活性化しており、通
常動作モード時においては消費電流を低減することがで
き、またテストモードにおいては、SVIH検出回路の
消費電流の影響を受けることなく正確にテストを行なう
ことが出来る。
施の形態6に従う半導体記憶装置のテストシーケンスを
概略的に示す図である。図20において、テストモード
エントリサイクルが先の実施の形態1から4において説
明したように実行される。この図20においては、テス
トエントリ1サイクルおよびテストエントリ2サイクル
が行なわれる場合の動作シーケンスを代表例として示
す。テストエントリ2サイクルにおいては、活性化信号
ACTが活性化され、スーパーVIH条件の判定が行な
われる。
エントリサイクルが完了すると、テストモードに入り、
テストモードエントリ信号TMRYがHレベルの活性状
態となる。このテストモードエントリ信号TMRYに従
ってテストデコード回路が活性化され、テスト内容を特
定するテストセットサイクルが所定回数(本実施の形態
5においては2回)実行されて、テスト内容が特定され
る。次いで、このテストサイクルが完了すると、テスト
モードが実行される。このとき、テストモードエントリ
信号TMRYをHレベルの状態に維持しておく。したが
って、テストモードセットサイクル完了後続いてテスト
モード動作を行ない、このとき、テスト条件下でデータ
アクセスを行なうことができる。すなわち、たとえば電
圧加速条件下において、データの書込/読出を行なうこ
とができる。したがって、テスト条件を解除してデータ
の書込/読出を行なう必要はなく、このモード切換を行
なう必要がない。また、さらにテスト内容を追加するた
めに、再度テストモードエントリサイクルを実行する必
要がなく、テスト内容の追加を容易に行なうことが出来
る。またテストモードの指定の度ごとにテストモードエ
ントリサイクルを実行する必要がなく、テスト時間を短
縮する事が出来る。
は、このテストセットサイクル完了後、Lレベルにして
もよい(ただし図18に示す構成において、フリップフ
ロップFF0−FFhのリセットは行なわれない)。
を行なう構成としては、テストモードに入ったときで
も、テストデコード信号TMD0−TMDhは、データ
の入出力を許可するように、データの入出力に関連する
部分の動作は禁止しないようにこれらのテストデコード
信号を受ける回路が構成される。たとえば加速試験時に
おいてワード線多重選択が行なわれる場合、テストデコ
ード信号は、行選択回路へ与えられ、ワード線が同時に
選択される。この場合、単に、列選択動作およびデータ
の書込/読出動作を禁止しないだけである。
て、状態制御回路22が、テストデコード信号TMDに
従って内部状態を設定した状態で、データのアクセスを
行なうことができる。テストモードエントリ信号TMR
YをHレベルにして、テストモードに入った場合、デー
タの書込/読出を行なうことができる構成とすることに
より、再び、テスト2エントリサイクルを行なってテス
トモードにエントリして、新たなテスト内容を追加する
ことができ、テストモードのエントリ1サイクルを行な
う必要はなく、このテストモードエントリのための動作
サイクル数を低減でき、モード切換のためのサイクル数
を低減することができる。また、実施の形態2または4
のようにエントリサイクルが一つの場合には、このテス
トモードエントリサイクルを行なう必要がない。
従えば、テスト実行時通常のデータの書込/読出が行な
われるように構成しており、このテストモード時新たな
テストモードを、少ないモードエントリサイクル数で追
加することができ、モード切換時間を短縮でき、応じて
テスト時間を短縮することができる。また、テスト条件
下でメモリセルのデータを読み出す事ができ、テスト結
果を読み出すためにテストモードを解除して通常動作モ
ードに設定してメモリセルにアクセスする必要がなく、
モード切換えの時間を不要とする事ができ、テスト時間
を短縮する事が出来る。
施の形態7に従う半導体記憶装置のテストシーケンスを
示す図である。図21において、アドレス信号またはデ
ータビットを所定のパターンに設定して連続的に所定回
数(8回)読出モードを指定することにより、テストモ
ードエントリサイクルが実行される。この図21におい
て、先の実施の形態3と同様、テストモードエントリの
ために、エントリ1サイクルおよびエントリ2サイクル
が行なわれ、エントリ1サイクル完了後、スーパーVI
H条件判定が可能とされる。活性化信号ACTが活性化
され、スーパーVIH条件の判定が可能となる。スーパ
ーVIH条件に従って、所定回数、データ読出動作が、
特定のアドレス信号ビットを所定のパターンに設定して
実行される。スーパVIH判定結果に従ってテストモー
ドエントリ信号TMRYが活性化され、テストモードに
入り、テストの内容が設定される。
サイクルが完了すると、活性化信号ACTが非活性化さ
れ、SVIH判定回路(検出回路)が非活性化される。
続いて、このテストセットサイクルにおいて設定された
テスト内容に従ってテストモード動作が行なわれる。こ
のテストモード完了時においては、出力イネーブル信号
OE♯および書込イネーブル信号WE♯をともにHレベ
ルの状態に維持して、チップイネーブル信号CE♯をト
グルする(所定期間Lレベルに駆動する)。このチップ
イネーブル信号CE♯のトグルにより、テストモードが
解除され、テストモードエントリ信号TMRYが非活性
化される。
によりテストモードの解除を行なうことにより、容易
に、誤ってテストモードに入った場合においても、容易
にこのテストモードから抜け出すことができる。このと
き、書込イネーブル信号WE♯および出力イネーブル信
号OE♯はHレベルの非活性状態に維持されているた
め、メモリセルの記憶データに対し、何ら悪影響を及ぼ
すことなくテストモードを完了することができる。
まれるテストモード完了部の構成の一例を示す図であ
る。図22において、テストモード完了部は、テストモ
ードエントリ信号TMRYとチップイネーブル信号CE
♯を受けるゲート回路70と、テストモードエントリ信
号TMRYとチップイネーブル信号CE♯を受けるAN
D回路71と、書込イネーブル信号WE♯、出力イネー
ブル信号OE♯、およびテストモードエントリ信号TM
RYを受けるAND回路72と、ゲート回路70の出力
信号がHレベルのとき導通し、導通時AND回路72の
出力信号を伝達するトランスファーゲート73とを含
む。
CE♯がLレベルでありかつテストモードエントリ信号
TMRYがHレベルのときにHレベルの信号を出力す
る。トランスファーゲート73は、NチャネルMOSト
ランジスタで構成されるが、CMOSトランジスタで構
成されても良い。
ファーゲート73を介して伝達された信号を反転するイ
ンバータ74と、インバータ74の出力信号を反転して
インバータ74の入力へ伝達するインバータ76と、A
ND回路71の出力信号の立上りに応答してワンショッ
トのパルス信号を発生するワンショットパルス発生回路
77と、インバータ74の出力信号の立上がりに応答し
てセットされかつワンショットパルス発生回路77の出
力信号の立下りに応答してリセットされるセット/リセ
ットフリップフロップ78と、ワンショットパルス発生
回路77からのパルス信号とセット/リセットフリップ
フロップ78の出力/Qの信号とを受けるAND回路7
9を含む。
フリップフロップ39のリセット入力へ与えられ、活性
化時、テストモードエントリ信号TMRYを非活性化す
る。
は、セット状態時において、その出力/QからLレベル
の信号を出力する。
いて、テストモードエントリ信号TMRYがLレベルの
ときには、ゲート回路70の出力信号はLレベルであ
り、トランスファーゲート73は、非導通状態を維持す
る。初期状態においては、図示しないリセット部によ
り、セット/リセットフリップフロップ78はリセット
状態にあり、その出力/Qから、Hレベルの信号を出力
する。しかしながら、AND回路78の出力信号はLレ
ベルであり、ワンショットパルス発生回路77からはパ
ルス信号は出力されず、AND回路79の出力信号はL
レベルである。この状態においては、テストモードエン
トリサイクルに従ってテストモードエントリ信号TMR
Yが、Hレベルに設定される。
ベルの状態においては、チップイネーブル信号CE♯が
Lレベルとなると、ゲート回路70の出力信号がHレベ
ルとなり、また、チップイネーブル信号CE♯がHレベ
ルとなると、AND回路71の出力信号がHレベルとな
る。
ルのときに、出力イネーブル信号OE♯および書込イネ
ーブル信号WE♯がともにHレベルに保持されていれ
ば、テストモードエントリ信号TMRYはテストモード
時Hレベルであるため、AND回路72の出力信号がH
レベルを維持し、トランスファーゲート73を介してイ
ンバータ74にHレベルの信号が伝達される。インバー
タ74の出力信号はLレベルであるため、セット/リセ
ットフリップフロップ78はリセット状態を維持し、そ
の出力/QからHレベルの信号を出力する。
書込イネーブル信号WE♯がHレベルに維持された状態
で、チップイネーブル信号CE♯がHレベルとなると、
AND回路71の出力信号がHレベルとなり、応じてこ
のAND回路71の出力信号の立上りに応答してワンシ
ョットパルス発生回路77ワンショットのパルス信号を
出力する。セット/リセットフリップフロップ78の出
力信号がHレベルであるため、AND回路79の出力信
号が、このワンショットパルス信号に従って、Hレベル
となり、図8に示すフリップフロップ39がリセットさ
れ、テストモードエントリ信号TMRYがLレベルに駆
動される。
ベルのときに、書込イネーブル信号WE♯または出力イ
ネーブル信号OE♯がLレベルに駆動されると、AND
回路72からのLレベルの信号が、トランスファーゲー
ト73を介してインバータ74へ与えられる。したがっ
て、インバータ74の出力信号の立上がりに応答してセ
ット/リセットフリップフロップ78がセットされ、そ
の出力/Qからの信号がLレベルとなり、AND回路7
9の出力信号はLレベルとなる。
ト73が非導通状態となる前に、書込イネーブル信号W
E♯および出力イネーブル信号OE♯がともにHレベル
に設定されていても、セット/リセットフリップフロッ
プ78がセット状態であり、AND回路71の出力信号
の立上りに応答してワンショットパルス信号が発生され
ても、AND回路79の出力信号はLレベルであり、図
8に示すフリップフロップ39のリセットは行なわれ
ず、テストモードエントリ信号TMRYはHレベルを維
持する。
のワンショットパルス信号が立ち下がると、セット/リ
セットフリップフロップ78がリセットされ、その出力
/Qからの信号が再びHレベルとなる。ワンショットパ
ル発生回路77からのパルス信号は既にLレベルに立ち
下がっているため、AND回路79の出力信号は、Lレヘ
゛ルを維持する。テストモード動作が実行され、チップイ
ネーブル信号CE♯、書込イネーブル信号WE♯、およ
び出力イネーブル信号OE♯がトグルされる時、このセ
ット/リセットフリップフロップ78は、セットされ、
このテストモード動作時においては、AND回路79の
出力信号はLレベルを維持する。したがって、このテス
トモード動作時においては、テストモードエントリ信号
TMRYは、Hレベルを維持し、設定されたテストモー
ドで、この半導体記憶装置は動作する。
号TMRYがHレベルのときに、出力イネーブル信号O
E♯および書込イネーブル信号WE♯をともにHレベル
に保持した状態で、チップイネーブル信号CE♯をHレ
ベルからLレベルに立下げ、次いで再びLレベルからH
レベルに駆動する(トグルする)ことにより、テストモ
ードエントリ信号TMRYをLレベルに設定してテスト
モードを完了することができる。
スが行なわれる場合においては、チップイネーブル信号
CE♯をLレベルに設定した場合、このデータアクセス
のために、書込イネーブル信号WE♯または出力イネー
ブル信号OE♯がLレベルに駆動されるため、セット/
リセットフリップフロップ78は、チップイネーブル信
号CE♯の立ちああがり時においては、常にセット状態
に保持され、AND回路79を常時ディスエーブル状態
に固定し、図8に示すフリップフロップ39のリセット
は行なわれず、テストモードエントリ信号TMRYはH
レベルを維持する。
よびテストモード時において、チップイネーブル信号C
E♯のみがトグルされる動作モードは行なわれないた
め、確実に、テストモード完了時においてのみ、このチ
ップイネーブル信号CE♯のみのトグルにより、テスト
モードを完了させることができる。
出力信号に従って、図1に示す状態制御回路22をすべ
てリセット状態に設定して、テストモードを完了させて
もよい。
78は、チップイネーブル信号CE♯の立下りに応答し
て、リセットされても良い。
プイネーブル信号CE♯がLレベルに固定されている場
合においても、テストモード動作完了時において、チッ
プイネーブル信号CE♯がHレベルに立ち上げられるた
め、このセット/リセットフリップフロップ78をリセ
ット状態に設定する事が出来る。
従えば、書込イネーブル信号および出力イネーブル信号
をともにHレベルの非活性状態に保持した状態で、チッ
プイネーブル信号をトグルして、テストモードを完了さ
せるように構成しており、容易にテストモードを完了さ
せることができる。
は、SRAM代替メモリについて説明している。しかし
ながら、この発明は、通常のSRAMに対しても適用可
能である。また、通常のDRAMおよびフラッシュEE
PROM(電気的に書込消去可能な読出専用メモリ)に
対しても、本発明は適用可能である。
ドエントリ動作が説明されている。しかしながら、上述
の動作シーケンスは、特定の動作モードまたは内部状態
を指定するモードとしても利用する事が出来る。
信号が所定の条件を満たしたときに、特定の動作内容を
指定するように設定するように構成しており、正確に、
通常動作モードに悪影響を及ぼすことなく、特定の動作
内容を指定することができる。
続して所定回数印加されたときに所定の条件が満たされ
たと判定することにより、確実に、所定の条件を設定す
ることができる。
信号を所定回数連続して印加したときに、所定条件が満
たされたと判定することにより、正確に、所定の条件の
判定動作を行なうことができる。
ット信号を所定のシーケンスで所定回数印加したときに
所定の条件が満たされたと判定することにより、より正
確に、所定の条件の設定を行なうことができる。
の電圧レベルよりも高いスーパー電源電圧レベルとの信
号に従って所定の条件が満たされたか否かを判定するこ
とにより、確実に、スーパー電源電圧レベルの信号の識
別を行なうことができる。
たされたときに、高電圧検出回路を活性化し、次いで、
この高電圧検出回路を用いて第2の所定の条件が満たさ
れたか否かを判定する構成とすることにより、消費電流
を増加させることなく、所定条件が満たされたか否かを
確実に識別することができる。
定後、非活性化することにより、消費電流を低減するこ
とができ、また正確に、内部状態を設定して、その状態
を検出することができる。
容を示す信号を複数回数にわたって連続して受けて内部
状態を対応の状態に設定することにより、短時間で内部
状態を所望の状態に設定することができる。
ーブル信号両者を非活性状態に保持してチップイネーブ
ル信号をトグルすることにより判定手段を非活性化する
ことにより、容易に特定の指定された状態から抜け出す
ことができる。
された状態で、複数のメモリセルへのデータアクセスを
行なうように構成することにより、容易に、内部状態を
新たに設定するための時間を短縮することができ、ま
た、特定動作条件下のメモリセルに対しアクセスを行な
うことができる。
定するモードとすることにより、正確に、追加のピン端
子を用いることなくテストモードを設定することができ
る。
に複数のテスト内容が指定されるため、テスト内容の設
定のための時間を短縮することができる。
いに動作内容が衝突しないテストが指定されるため、確
実に、テスト内容の設定を行なって正確なテストを行な
うことができる。
アドレス信号を用い、各テストの種類がこの多ビットア
ドレスの信号のビットのグループに応じてグループ化さ
れることにより、互いに衝突するテスト内容を同時に実
行することがなく、正確なテストを行なうことができ
る。
ドが指定されると、このテスト群においてはさらなるテ
ストモードの指定は禁止されるため、複数のテストモー
ドを複数のサイクルにわたって指定する場合において
も、テスト内容が衝突しないテストを指定してテストを
行なうことが出来る。
置の全体の構成を概略的に示す図である。
を示すタイミング図である。
を示すタイミング図である。
略的に示す図である。
すタイミング図である。
略的に示す図である。
すタイミング図である。
構成の一例を示す図である。
検出回路の構成を概略的に示す図である。
示すタイミング図である。
一例を示す図である。
を示す図である。
を示す図である。
装置の動作を示すタイミング図である。
ード検出回路の構成を概略的に示す図である。
装置の動作を示すタイミング図である。
ード設定コマンドの構成を概略的に示す図である。
コード回路の構成を概略的に示す図である。
リセット部の構成の一例を示す図である。
ド動作を示す信号波形図である。
装置の動作を示すタイミング図である。
セット部の構成の一例を示す図である。
ドレスバッファ、4列アドレスバッファ、5 行デコー
ダ、6 列デコーダ、7 センスアンプ+IOゲートブ
ロック、12 内部制御信号発生回路、20 テストモ
ード制御回路、22 状態制御回路、30 テストモー
ド検出回路、32 テストデコード回路、30a,30
b SVIH検出回路、30c テストモードエントリ
検出回路、40 プリエントリ検出回路、42 SVI
H判定回路、44 テストモードエントリ検出回路、5
0,51 パターン検出回路、53,54 シフトレジ
スタ、55 AND回路、DCK0−DCKh デコー
ド回路、FF0−FFhフリップフロップ、70 ゲー
ト回路、71,72,79 AND回路、73,75,
76 インバータ、73,77 トランスファーゲー
ト、78 フリップフロップ。
Claims (15)
- 【請求項1】 外部からの信号を受け、前記外部からの
信号が所定の条件を満たしているか否かを判定する判定
手段、および前記判定手段の判定結果が、前記所定の条
件が満たされたことを示すとき能動化され、特定の動作
内容を指定する内部状態指定信号に従って内部状態を前
記内部状態指定信号が指定する状態に設定するための内
部設定手段を備える、半導体装置。 - 【請求項2】 前記判定手段は、前記外部からの信号が
予め定められた状態で連続して所定回数印加されると前
記所定の条件が満たされたと判定する、請求項1記載の
半導体装置。 - 【請求項3】 前記判定手段は、予め定められたパター
ンの多ビット信号が所定回数連続して印加されると、前
記所定の条件が満たされたと判定する、請求項1記載の
半導体装置。 - 【請求項4】 前記判定手段は、互い異なるパターンを
有する多ビット信号が所定のシーケンスで所定回数連続
して印加されると前記所定の条件が満たされたと判定す
る、請求項1記載の半導体装置。 - 【請求項5】 前記判定手段は、通常の電圧レベルの信
号と前記通常の電圧より電圧レベルの高いスーパー電源
電圧の信号とにしたがって、前記所定の条件が満たされ
たか否かを判定する、請求項1記載の半導体装置。 - 【請求項6】 前記判定手段は、 通常の電源電圧より高い電圧レベルの信号が印加された
かを検出するための高電圧検出回路と、 第1の外部信号により第1の所定の条件が満たされたか
を検出して、前記高電圧検出回路を活性化するための活
性化回路と、 前記高電圧検出回路の出力信号に従って第2の所定の条
件が第2の外部信号に従って満たされたか否かを検出す
るモード判定回路とを備え、前記モード判定回路の出力
信号に従って前記内部設定手段が能動化される、請求項
1記載の半導体装置。 - 【請求項7】 前記高電圧検出回路は、前記内部設定手
段により前記内部状態が設定されると非活性化される、
請求項6記載の半導体装置。 - 【請求項8】 前記内部設定手段は、活性化時、複数の
動作内容を示す信号を複数回数にわたって連続して受け
て内部状態を対応の状態に設定する、請求項1記載の半
導体装置。 - 【請求項9】 前記判定手段は、特定の信号条件が満た
されると非活性化される、請求項1記載の半導体装置。 - 【請求項10】 前記半導体装置は、複数のメモリセル
を有する半導体記憶装置であって、 前記判定手段は、前記半導体記憶装置が選択されたこと
を示すチップイネーブル信号と、前記半導体記憶装置の
データ書込モードを指示する書込イネーブル信号と、前
記半導体記憶装置のデータ読出モードを指示する読出イ
ネーブル信号とを受け、前記書込イネーブル信号および
読出イネーブル信号がともに非活性状態に保持されてい
る状態で、前記チップイネーブル信号がトグルされると
非活性化される、請求項1記載の半導体装置。 - 【請求項11】 前記半導体装置は、複数のメモリセル
を有する半導体記憶装置であって、 前記半導体装置は、さらに、前記半導体記憶装置が選択
されたことを示すチップイネーブル信号と、前記半導体
記憶装置のデータ書込モードを指示する書込イネーブル
信号と、前記半導体記憶装置のデータ読出モードを指示
する読出イネーブル信号とに従って、前記判定手段が活
性状態に保持されている状態で前記複数のメモリセルの
データのアクセスを行なうためのアクセス手段をさらに
備える、請求項1記載の半導体装置。 - 【請求項12】 前記特定の動作は、前記半導体装置の
テストを行なうテストモード動作であり、前記判定手段
の出力信号に従って、前記テストモードに入り、該テス
トモードの内容の設定が可能となる、請求項1記載の半
導体装置。 - 【請求項13】 前記内部設定手段は、外部からの信号
に従って同時に複数のテストモードを設定する、請求項
12記載の半導体装置。 - 【請求項14】 前記テストモードの設定において、前
記内部設定手段は、複数サイクルにわたって外部からの
信号に従ってテスト内容を設定し、各設定サイクルにお
いて互いに動作内容が衝突しないテストを設定する、請
求項13記載の半導体装置。 - 【請求項15】 前記テストモードの設定は多ビットア
ドレス信号を用いて行なわれ、該テストの種類が前記多
ビットアドレス信号のビットに応じてグループ化され、
前記内部設定手段は、1つのテスト内容が設定される
と、同一アドレス信号ビットにより指定されるテスト内
容のさらなる指定を禁止する回路を含む、請求項14記
載の半導体装置。
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