JP2004080928A

JP2004080928A - 電圧駆動型半導体素子のゲート駆動回路

Info

Publication number: JP2004080928A
Application number: JP2002239055A
Authority: JP
Inventors: Koji Maruyama; 丸山　宏二; Kiyoaki Sasagawa; 笹川　清明
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2002-08-20
Filing date: 2002-08-20
Publication date: 2004-03-11
Anticipated expiration: 2022-08-20
Also published as: JP4099703B2

Abstract

【課題】電力変換装置の各アームを電圧駆動型半導体素子を直列接続して構成する場合、各素子のターンオフタイミング差などによる分担電圧のアンバランスによる過電圧印加を抑制し、当該素子の素子破壊を防止すると共に、短絡破壊に起因して健全な素子への事故の拡大を防止するゲート駆動回路を提供する。
【解決手段】ゲート駆動回路に外部から指令されるオン・オフ信号がオフ信号になったときからの監視期間を設け、この監視期間中に過電圧判別回路ＯＶが過電圧と判別したときに、ゲート電圧制御回路ＶＧによりＩＧＢＴのＶＧＥをしきい値付近の電圧にすることで、ＩＧＢＴを活性領域で再オン動作をさせる。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
この発明は、各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置における電圧駆動型半導体素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
図４は、電圧変換装置で高電圧化を図るために、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を各アームに直列接続した場合の従来例で、ＩＧＢＴを直列接続したインバータ１相分の回路を示す。
【０００３】
図示のように、この回路はＩＧＢＴＱ１，Ｑ２（上アーム）とＱ３，Ｑ４（下アーム）、電圧Ｅｄの直流電源、検出抵抗Ｒｂ１〜Ｒｂ４などから構成される。
【０００４】
また、ＧＤＵ１〜ＧＤＵ４はＱ１〜Ｑ４のゲート駆動回路で、具体的には例えば図５に示すように、ＩＧＢＴをオン，オフさせるための駆動回路としてのトランジスタＴＲ１，ＴＲ２、ゲート抵抗Ｒｇ（ｏｎ），Ｒｇ（ｏｆｆ）およびゲート電圧制御回路ＶＧ、過電圧判別回路ＯＶなどから構成される。
【０００５】
一般的に、図６の動作波形図に示すようにＱ１がターンオフ動作を開始してから、時間Δｔだけ遅れてＱ２がターンオフ動作を開始した場合、すなわち、ＩＧＢＴを直列接続して運転するときに、例えば図６に示すように、ゲート電圧ＶＧＥのタイミングばらつき等により、ＩＧＢＴのターンオフタイミングに違いが生じると、各ＩＧＢＴの電圧分担にアンバランスが発生する。これは、Ｑ１が早くオフしてしまうと、Ｑ２はオンしているため、Ｑ１だけに電圧が印加されてしまうためである。
【０００６】
図７は、上述の電圧分担のアンバランスを解消することができる図４，図５に示した回路における動作波形図である。
【０００７】
いま、Ｑ１が先にターンオフすると、Ｑ１のコレクタ−エミッタ間電圧ＶＣＥが上昇を始め、検出抵抗Ｒｂ１によって検出された電圧が過電圧レベルに達すると、過電圧判別回路ＯＶにてＱ１のコレクタ−エミッタ間電圧ＶＣＥが過電圧と判断される。これにより、ゲート電圧制御回路ＶＧが動作し、ゲート駆動回路ＧＤＵ１の出力すなわちゲート−エミッタ間電圧ＶＧＥをＩＧＢＴのしきい値付近の電圧に制御することで、Ｑ１を活性領域で再オンさせる。Ｑ１が再オンするとＱ１のコレクタ−エミッタ間電圧ＶＣＥが下降し、Ｑ１に過電圧が印加されるのを防止することができる。なお、外部から指令されるオン・オフ信号に基づくＩＧＢＴの通常のオン動作の際には、ゲート電圧制御回路ＶＧからのゲート電圧指令値により、ゲート駆動回路ＧＤＵ１の出力すなわちゲート−エミッタ間電圧ＶＧＥを、例えば図５に示すように＋１５ボルト（Ｐ１５）付近の電圧にすることで、Ｑ１を飽和領域でオンさせる。
【０００８】
【発明が解決しようとする課題】
ＩＧＢＴを直列接続して用いる場合、上述の如くゲート−エミッタ間電圧ＶＧＥを制御することにより、ターンオフタイミングがずれたときの電圧分担のアンバランスによる過電圧印加やそれに伴う素子破壊を防ぐことが可能である。
【０００９】
しかしながら、直列接続された各ＩＧＢＴのうち、いずれか１個のＩＧＢＴが何らかの要因で素子破壊（短絡破壊）を起こした場合には、他の健全なＩＧＢＴにおいて、上述の如くゲート−エミッタ間電圧ＶＧＥの制御により再オン動作が継続して行われるという問題がある。
【００１０】
図８は、図４に示した従来の回路におけるＱ１〜Ｑ４のうち、Ｑ１が短絡破壊を起こしたときの動作波形例を示している。
【００１１】
Ｑ１，Ｑ２のターンオフ時、Ｑ１に短絡破壊が発生すると、直流電源の電圧Ｅｄが全てＱ２に印加される。これにより、過電圧判別回路ＯＶにてＱ２のコレクタ−エミッタ間電圧ＶＣＥが過電圧と判断され、ゲート電圧制御回路ＶＧによりゲート−エミッタ間電圧ＶＧＥをＩＧＢＴのしきい値付近の電圧に制御することで、Ｑ１を活性領域で再オンさせる。この再オン動作は継続して行われるため、Ｑ２に過大な損失責務が発生し、Ｑ２も素子破壊する可能性がある。また、Ｑ２の再オン動作継続中に、下アームのＱ３，Ｑ４がオンになった時点でアーム短絡に陥るなど、Ｑ１の素子破壊に伴う事故が拡大する恐れがある。この問題点は、素子破壊時の保護を高速に行うことが困難であるために生ずる問題点である。
【００１２】
従って、この発明の課題は上述の問題点を解決し、この種の電圧駆動型半導体素子の保護と素子破壊に伴う事故の拡大を防止する該素子のゲート駆動回路を提供することにある。
【００１３】
【課題を解決するための手段】
このような課題を解決するために、この発明では、各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置において、各電圧駆動型半導体を飽和領域または活性領域でオンさせる、若しくはオフさせるゲート電圧指令値を生成するゲート電圧制御回路と、当該電圧駆動型半導体素子に前記それぞれのゲート電圧指令値に基づくゲート電圧を供給する駆動回路と、この電圧駆動型半導体素子に印加される電圧を検出し過電圧か否かを判断する過電圧判別回路と、予め定める監視期間を設定する期間設定回路とを設け、通常は外部から指令されるオン・オフ信号がオン信号のときには当該電圧駆動型半導体素子を飽和領域でオン動作をさせ、前記オン・オフ信号がオン信号からオフ信号に替ったときから前記監視期間中にこの電圧駆動型半導体素子に過電圧が印加されたときには該電圧駆動型半導体素子を活性領域で再オン動作をさせることで、直列接続されたいずれかの電圧駆動型半導体素子に素子破壊（短絡破壊）が発生した場合、他の健全な電圧駆動型半導体素子の再オン動作の継続およびそれに伴う素子破壊を防止するようにしている。
【００１４】
【発明の実施の形態】
図１は、この発明の実施の形態を示す電力変換装置の回路構成図であり、図４に示した従来例構成と同一機能を有するものには同一符号を付している。
【００１５】
すなわち、図１の回路構成が図４の回路構成と異なる点はゲート駆動回路ＧＤＵ１〜ＧＤＵ４に代えて、この発明のゲート駆動回路ＧＤＵ１ａ〜ＧＤＵ４ａを備えていることである。
【００１６】
図２は、図１に示したゲート駆動回路ＧＤＵ１ａ〜ＧＤＵ４ａの詳細回路構成図であり、ＧＤＵ１〜ＧＤＵ４と同一機能であるＩＧＢＴをオン，オフさせるための駆動回路としてのトランジスタＴＲ１，ＴＲ２、ゲート抵抗Ｒｇ（ｏｎ），Ｒｇ（ｏｆｆ）およびゲート電圧制御回路ＶＧ、過電圧判別回路ＯＶの他に、タイマ，アンド素子から構成される期間設定回路が付加されている。
【００１７】
図３は、図１，図２に示した回路における動作波形図である。
【００１８】
先ず、Ｑ１，Ｑ２に外部から指令されるオン・オフ信号がオン信号からオフ信号に変化すると、前記タイマ出力は論理「Ｈ」レベルとなり、この論理「Ｈ」レベルは所定の監視期間ΔＴ_０の間継続する。ここで、先述の図８に示した動作波形図と同様に、Ｑ１に短絡破壊が発生すると、直流電源の電圧ＥｄがＱ２に印加され、これにより、検出抵抗Ｒｂ２を介した過電圧判別回路ＯＶにてＱ２のコレクタ−エミッタ間電圧ＶＣＥが過電圧と判断され、ゲート電圧制御回路ＶＧによりゲート−エミッタ間電圧ＶＧＥをＩＧＢＴのしきい値付近の電圧に制御することで、Ｑ１を活性領域で再オンさせる。しかし、前記タイマ出力は所定の監視期間（ΔＴ_０）を経過後に、論理「Ｌ」レベルとなり、前記アンド素子出力も論理「Ｌ」レベルとなって、Ｑ２の再オン動作を停止することができる。この後、全てのＩＧＢＴをオフする保護動作を行えばよく、高速保護動作が困難な期間の過電圧判別回路ＯＶおよびゲート電圧制御回路ＶＧによる再オン継続動作および下アームＩＧＢＴＱ３，Ｑ４のオンによるアーム短絡等の事故の拡大を防止することができる。
【００１９】
なお、図２に示したこの発明のゲート駆動回路は、通常動作時においても過電圧判別回路ＯＶおよびゲート電圧制御回路ＶＧによる再オン動作期間を限定するものであるが、前記タイマの監視期間（ΔＴ_０）を、例えば１０マイクロ秒程度に設定することにより、先述のターンオフタイミング差による各ＩＧＢＴの電圧分担アンバランスに対して、問題なく過電圧の抑制を行うことが可能である。
【００２０】
また、各アームのＩＧＢＴの直列数が３以上でも、１個のＩＧＢＴの短絡破壊により、他の健全なＩＧＢＴが継続して再オン動作をする可能性があるが、この発明のゲート駆動回路では、前記期間設定回路により再オン継続動作およびアーム短絡を防止することができる。
【００２１】
【発明の効果】
この発明によれば、各アームに電圧駆動型半導体素子が直列接続される電力変換装置で、これらの電圧駆動型半導体素子の過電圧発生時には該素子のゲート電圧をしきい値付近の活性領域の電圧にすることにより、この過電圧抑制を行い、且つ、素子故障時にはこれに伴う事故の拡大を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す電力変換装置の回路構成図
【図２】図１の部分詳細回路構成図
【図３】図１，図２の回路の動作を説明する波形図
【図４】従来例を示す電力変換装置の回路構成図
【図５】図４の部分詳細回路構成図
【図６】図４，図５の回路の動作を説明する波形図
【図７】図４，図５の回路の動作を説明する波形図
【図８】図４，図５の回路の動作を説明する波形図
【符号の説明】
Ｑ１〜Ｑ４…ＩＧＢＴ、Ｒｂ１〜Ｒｂ４…検出抵抗、Ｅｄ…直流電源の電圧、ＧＤＵ１〜ＧＤＵ４…ゲート駆動回路、ＧＤＵ１ａ〜ＧＤＵ４ａ…ゲート駆動回路、ＯＶ…過電圧判別回路、ＶＧ…ゲート電圧制御回路。

Claims

各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置において、
各電圧駆動型半導体を飽和領域または活性領域でオンさせる、若しくはオフさせるゲート電圧指令値を生成するゲート電圧制御回路と、当該電圧駆動型半導体素子に前記それぞれのゲート電圧指令値に基づくゲート電圧を供給する駆動回路と、この電圧駆動型半導体素子に印加される電圧を検出し過電圧か否かを判断する過電圧判別回路と、予め定める監視期間を設定する期間設定回路とを設け、
通常は外部から指令されるオン・オフ信号がオン信号のときには当該電圧駆動型半導体素子を飽和領域でオン動作をさせ、前記オン・オフ信号がオン信号からオフ信号に替ったときから前記監視期間中にこの電圧駆動型半導体素子に過電圧が印加されたときには該電圧駆動型半導体素子を活性領域で再オン動作をさせるようにしたことを特徴とする電圧駆動型半導体素子のゲート駆動回路。