JP6070003B2

JP6070003B2 - 半導体駆動装置

Info

Publication number: JP6070003B2
Application number: JP2012206829A
Authority: JP
Inventors: 亨竹内
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-09-20
Filing date: 2012-09-20
Publication date: 2017-02-01
Anticipated expiration: 2032-09-20
Also published as: JP2014064355A

Description

本発明は、例えば電力変換装置における半導体スイッチング素子に対する過電流保護機能を備えた半導体駆動装置に関する。

入力電圧をＩＧＢＴ等の半導体スイッチング素子を用いてスイッチングして所望とする出力電圧を得る電力変換装置には、例えば図３に示すように、負荷短絡等の事故に起因する過電流から前記半導体スイッチング素子Ｑを保護する為のゲート遮断回路１０や電流制限回路２０等の保護回路が設けられる。前記ゲート遮断回路１０は、前記半導体スイッチング素子Ｑに流れる負荷電流が予め設定した電流制限値を超えたとき、前記半導体スイッチング素子Ｑに加えるゲート制御信号を遮断することで、該半導体スイッチング素子Ｑをオフする役割を担う。

尚、図３において３０はゲート制御信号を出力して前記半導体スイッチング素子Ｑをオンオフ駆動する駆動回路である。また４０は直列接続された分圧抵抗Ｒ１,Ｒ２,Ｒ３からなり、前記半導体スイッチング素子Ｑの電流検出用エミッタ出力を受けて該半導体スイッチング素子Ｑに流れる電流（コレクタ電流）に相当する電圧を生成する分圧回路である。前記ゲート遮断回路１０は、上記分圧回路４０により検出された電圧を比較器１１にて基準電圧（電流制限値）Ｖrefと比較することで過電流を検出し、ラッチ回路１２をセットすることで論理ゲート回路１３を制御し、オンオフ信号の出力制御回路１４への伝達を遮断して前記半導体スイッチング素子Ｑの駆動を停止させるように構成される。尚、図中１５は、前記ラッチ回路１２の出力を受けてアラーム信号を出力するアラーム回路である。

しかし前記ゲート遮断回路１０により前記半導体スイッチング素子Ｑを遮断（オフ）するまでには、前述したように前記比較器１１による過電流の検出、ラッチ回路１２のセット、論理ゲート回路１３による論理動作、出力制御回路１４の動作停止と言う手順が必要であり、一般的には数μ秒程度の応答遅れが生じることが否めない。この為、この応答遅れの間に前記半導体スイッチング素子Ｑが破壊する可能性がある。

これに対して前記電流制限回路２０は、前記半導体スイッチング素子Ｑのゲートにツェナーダイオード２１を介してドレインを接続し、前記分圧回路４０により検出された電圧をゲートに受けて動作するＭＯＳＦＥＴ２２とを備えて構成される。このＭＯＳＦＥＴ２２は、前記半導体スイッチング素子Ｑが正常にオン動作しているときにはオフ状態を維持する。そして前記半導体スイッチング素子Ｑに流れる電流が増大したとき、前記ＭＯＳＦＥＴ２２はオン状態となって前記ツェナーダイオード２１を介して前記半導体スイッチング素子Ｑのゲート電圧を低下させる。このゲート電圧の低下制御により前記半導体スイッチング素子Ｑのオン抵抗が増大し、これに伴って該半導体スイッチング素子Ｑに流れる電流が減少する。

即ち、この電流制限回路２０は、前記半導体スイッチング素子Ｑに流れる負荷電流（コレクタ電流）が前記電流制限値を超えたとき、前記半導体スイッチング素子Ｑのゲート電圧を低下させ、該半導体スイッチング素子Ｑに流れる電流を一定値以下に抑制することで、前記ゲート遮断回路１０が動作する前に前記半導体スイッチング素子Ｑが破壊することを防止する役割を担う（例えば特許文献１,２を参照）。

特開２００２−３５３７９５号公報特開２００８−４２９５０号公報

ところで前記半導体スイッチング素子Ｑのターンオン・ターンオフ時には、前記ゲート制御信号の立上り・立下り期間、コレクタ・エミッタ間電位の上昇・下降期間において、該半導体スイッチング素子Ｑのゲート容量の影響を受けて前記分圧回路４０により検出される電圧が変化する。特に半導体スイッチング素子Ｑのターンオン時には、前記ゲート容量の充電に伴って、前記分圧回路４０に前記半導体スイッチング素子Ｑに流れる電流に比例した電圧よりも大きな電圧が加わることがある。

このような電圧が前記ゲート遮断回路１０における前記比較器１１の基準電圧Ｖrefを超えると、該ゲート遮断回路１０はゲート遮断動作に移行することになる。また前記電圧が前記電流制限回路２０におけるＭＯＳＦＥＴ２２の動作閾値電圧を超えると、前記ツェナーダイオード２１が導通し、半導体スイッチング素子Ｑのゲート電圧を引き下げる。すると前記半導体スイッチング素子Ｑのオン抵抗が増大して発熱が生じると共に、該半導体スイッチング素子Ｑでの電力損失が増大すると言う不具合が生じる。

本発明はこのような事情を考慮してなされたもので、その目的は、負荷短絡等の事故が発生した場合には半導体スイッチング素子の破壊を確実に防止すると共に、通常のスイッチング動作時には半導体スイッチング素子のゲート容量等に起因する誤動作の発生を防止して該半導体スイッチング素子の安定した動作を保証することのできる半導体駆動装置を提供することにある。

上述した目的を達成するべく本発明に係る半導体駆動装置は、
ＩＧＢＴ等の半導体スイッチング素子にゲート駆動信号を断続的に印加して該半導体スイッチング素子をオン・オフ駆動する駆動回路と、
前記半導体スイッチング素子に流れる電流を検出する過電流検出端子と、
この過電流検出端子を介して検出された電流が予め設定した電流値を超えたとき、前記駆動回路の作動を停止させて前記半導体スイッチング素子の駆動を遮断するゲート遮断回路と、
前記過電流検出端子を介して検出された電流に従って前記半導体スイッチング素子のゲート電圧を低下させる電流制限回路とを備え、
更に内部電源と前記過電流検出端子との間に設けられて前記半導体スイッチング素子のオフ時に前記過電流検出端子の電圧を前記内部電源電圧にプルアップする第１のスイッチ回路と、
前記半導体スイッチング素子のゲートと前記過電流検出端子との間に設けられて前記半導体スイッチング素子のターンオン時には前記過電流検出端子の電圧を前記ゲート電圧にてクランプする第２のスイッチ回路と
を具備したことを特徴としている。

好ましくは前記第１のスイッチ回路は、内部電源にエミッタを接続すると共に、コレクタを前記過電流検出端子に接続してなり、前記ゲート電圧を第１のツェナーダイオードを介してレベルシフトした電圧をベースに受けて導通駆動される第１のバイポーラトランジスタにより構成される。また前記第２のスイッチ回路は、例えば前記半導体スイッチング素子のゲートにコレクタを接続すると共に、エミッタを前記過電流検出端子に接続した第２のバイポーラトランジスタと、前記ゲート電圧を第２のツェナーダイオードを介してレベルシフトした電圧により導通駆動されて前記第２のバイポーラトランジスタのベース電圧を制御して該第２のバイポーラトランジスタを導通駆動する第３のバイポーラトランジスタとにより構成される。

上記構成の半駆動体駆動装置によれば、半導体スイッチング素子のオフ時には、第１のスイッチ回路を介して内部電源電圧が過電流検出端子に加えられ、また前記半導体スイッチング素子のターンオン時には、第２のスイッチ回路を介して前記過電流検出端子の電圧が前記ゲート電圧にてクランプされる。

従って半導体スイッチング素子のターンオンに伴って該半導体スイッチング素子のゲート・エミッタ間電圧が０Ｖから上昇する際、前記過電流検出端子の電圧が前記半導体スイッチング素子のゲート電圧以上に上昇することはない。故に電流制限回路が誤動作することはなく、また前記半導体スイッチング素子のゲート・エミッタ間電圧が前記内部電源電圧よりも低く抑えられるので、前記ゲート遮断回路も誤動作することはない。

また半導体スイッチング素子のターンオフ時には、前記ゲート・エミッタ間電圧の低下に伴って前記過電流検出端子の電圧が前記ゲート電圧にてクランプされ、前記電流制限回路の動作閾値以下に抑えられ、また前記ゲート遮断回路における動作閾値よりも低く抑えられる。この結果、前記電流制限回路が誤動作することがなくなり、また前記ゲート遮断回路も誤動作することがなくなる。故に、前記第１および第２のスイッチ回路を備えると言う簡単な構成で、前記電流制限回路および前記ゲート遮断回路の誤動作を効果的に防止することが可能となる。

本発明の一実施形態に係る半導体駆動装置の要部概略構成図。図１に示す半導体駆動装置の動作を説明する為の信号波形図。従来一般的な半導体駆動装置の要部概略構成図。

以下、図面を参照して本発明の一実施形態に係る半導体駆動装置について説明する。

この半導体駆動装置は、例えば電力変換装置におけるＩＧＢＴ等の半導体スイッチング素子に対する過電流保護機能を備えたもので、概略的には図１に示すように構成される。尚、図３に示す従来装置と同一部分には同一符号を付し、その説明は省略する。またここでは電流検出用のエミッタを備えたＩＧＢＴからなる半導体スイッチング素子Ｑを例に説明するが、シャント抵抗を介して半導体スイッチング素子Ｑに流れる電流を検出する場合にも同様に適用可能である。

この半導体駆動装置は、図示しない上位制御装置から与えられる前記半導体スイッチング素子Ｑに対するオンオフ信号をゲート遮断回路１０を介して駆動回路３０に与え、この駆動回路３０によって前記半導体スイッチング素子Ｑに対するゲート制御信号を生成するように構成される。ちなみに駆動回路３０は、前記オンオフ信号を入力して相補的にオン動作し、内部電源の電圧（内部電源電圧）Ｖccまたは接地電圧（０Ｖ）を選択的に出力する一対のトランジスタ３１,３２からなるプッシュプル回路として構成される。そして上記一対のトランジスタ３１,３２からなるプッシュプル回路の出力（ゲート制御信号）は、ゲート抵抗３３を介して前記半導体スイッチング素子Ｑのゲートに加えられるようになっている。

さてこの半導体駆動装置が特徴とするところは、前記内部電源と前記半導体スイッチング素子Ｑの過電流検出端子Ｓとの間に第１のスイッチ回路５０を備えると共に、前記半導体スイッチング素子Ｑのゲートと前記過電流検出端子Ｓとの間に第２のスイッチ回路６０を備える点にある。

前記第１のスイッチ回路５０は、例えば前記内部電源にエミッタを接続すると共に、コレクタを前記過電流検出端子Ｓに接続した第１のトランジスタ（ｐｎｐトランジスタ）５１と、この第１のトランジスタ５１のベースにカソードを接続し、前記半導体スイッチング素子Ｑのベースにアノードを接続した第１のツェナーダイオード５２と、前記第１のトランジスタ６１のベース・エミッタ間に接続した抵抗５３とからなる。

このように構成された第１のスイッチ回路５０、特に前記内部電源と前記過電流検出端子Ｓとの間に介装された前記トランジスタ５１は、前記半導体スイッチング素子Ｑのゲート電圧が前記ツェナーダイオード５２の降伏電圧として規定される第１の閾値電圧Ｖ１よりも低いときに導通して前記内部電源電圧Ｖccを前記過電流検出端子Ｓに印加する役割を担う。尚、前記ゲート電圧が前記第１の閾値電圧Ｖ１よりも高いときには、前記トランジスタ５１はオフ状態に保たれる。この結果、前記過電流検出端子Ｓの電圧Ｖsensは、前記半導体スイッチング素子Ｑの電流検出用エミッタから前記抵抗Ｒ１,Ｒ２,Ｒ３の直列回路４０を介して流れる電流によって生起される電圧となる。

一方、前記第２のスイッチ回路６０は、前記半導体スイッチング素子Ｑのゲートにコレクタを接続すると共に、エミッタを前記過電流検出端子Ｓに接続した第２のバイポーラトランジスタ（ｐｎｐトランジスタ）６１と、前記半導体スイッチング素子Ｑのゲートにカソードを接続すると共に、直列接続された抵抗６２,６３を介してアノードを接地した第２のツェナーダイオード６４とを備える。更にこの第２のスイッチ回路６０は、前記第２のバイポーラトランジスタ６１のベースに抵抗６５を介してコレクタを接続すると共に、エミッタを接地し、前記抵抗６２,６３の接続点に生起される電圧をベースに受けて動作する第３のバイポーラトランジスタ（ｎｐｎトランジスタ）６６とを備える。

このように構成された第２のスイッチ回路６０は、前記ゲート電圧が前記ツェナーダイオード６４の降伏電圧として規定される第２の閾値電圧Ｖ２を超えたときに前記第３のバイポーラトランジスタ６６を導通させ、これに伴って前記第２のバイポーラトランジスタ６１を導通させることで、前記過電流検出端子Ｓの電圧Ｖsensを前記ゲート電圧にてクランプする役割を担う。尚、前記ゲート電圧が前記第２の閾値電圧Ｖ２よりも低いときには、前記第２および第３のバイポーラトランジスタ６１,６６は、オフ状態に保たれる。この結果、前記過電流検出端子Ｓの電圧Ｖsensは、前記半導体スイッチング素子Ｑの電流検出用エミッタから前記抵抗Ｒ１,Ｒ２,Ｒ３の直列回路４０を介して流れる電流によって生起される電圧そのものとなる。

かくして上述した如く機能する第１および第２のスイッチ回路５０,６０を備えて構成される半導体駆動回路によれば、半導体スイッチング素子Ｑのターンオン・ターンオフに伴って該半導体スイッチング素子Ｑのゲート電圧Ｖgate、該半導体スイッチング素子Ｑのコレクタ・エミッタ間電圧Ｃ_ＣＥ、およびコレクタ電流Ｉcは、図２にその動作波形図を示すように変化する。

即ち、前記駆動回路３０から前記ゲート駆動信号として内部電源電圧Ｖccを出力すると、ゲート抵抗３３を介して上記内部電源電圧（ゲート駆動信号）Ｖccが印加される前記半導体スイッチング素子Ｑのゲート電圧Ｖgateは、図２(ａ)に示すように半導体スイッチング素子Ｑの動作閾値電圧まで立ち上がり、ゲート容量を充電した後、前記内部電源電圧（ゲート駆動信号）Ｖcc程度まで立ち上がる。このとき、前記半導体スイッチング素子Ｑのコレクタ・エミッタ間電圧Ｃ_ＣＥは、図２(ｂ)に示すように前記ゲート容量の充電期間に亘って徐々に低下した後、該ゲート容量の充電完了に伴って該半導体スイッチング素子Ｑがオン状態となる０Ｖ近傍の電圧まで一気に低下する。その後、半導体スイッチング素子Ｑのオン期間には前記コレクタ・エミッタ間電圧Ｃ_ＣＥは、該半導体スイッチング素子Ｑを含む回路特性の影響を受けて０Ｖ近傍で緩やかに上昇する。

またこのようなターンオン過程を経る前記半導体スイッチング素子Ｑのコレクタ電流Ｉcは、図２(ｃ)に示すように一時的に急激に高まり、その後、該半導体スイッチング素子Ｑのオン期間には、前記コレクタ・エミッタ間電圧Ｃ_ＣＥの漸増に伴って漸増しながら略一定の値に落ち着く。そして前記前記駆動回路３０から前記ゲート駆動信号としての内部電源電圧Ｖccの出力停止に伴って前記半導体スイッチング素子Ｑはターンオフし、図２(ａ)〜(ｃ)にそれぞれ示すように前記半導体スイッチング素子Ｑのゲート電圧Ｖgate、コレクタ・エミッタ間電圧Ｃ_ＣＥ、およびコレクタ電流Ｉcもそれぞれ変化する。

ところで前記半導体スイッチング素子Ｑのターンオン時には、従来一般的には前述したように前記過電流検出端子Ｓの電圧Ｖsensに、前記半導体スイッチング素子Ｑのゲート容量の充電に伴って前記半導体スイッチング素子Ｑに流れる電流（コレクタ電流Ｉc）に比例した電圧よりも大きな電圧が加わることがある。そしてこの電圧によって前述したゲート遮断回路１０や電流制限回路２０が誤動作する恐れがある。

この点、図１に示したように第１および第２のスイッチ回路５０,６０を備えて構成される半導体駆動装置によれば、図２(ｄ)に前記半導体スイッチング素子Ｑのターンオン時における前記過電流検出端子Ｓの電圧Ｖsensの変化を示すように、前記半導体スイッチング素子Ｑのゲート電圧Ｖgateに応じて前記過電流検出端子Ｓの電圧Ｖsensが制限されるので、従来装置のような不具合を生じることがない。

即ち、前記半導体スイッチング素子Ｑのゲート電圧Ｖgateが０Ｖであり、該半導体スイッチング素子Ｑがオフ状態にあるときには、前記第１のスイッチ回路５０のトランジスタ５１のベースには、前記ツェナーダイオード５２に生起された電圧が加わる。すると前記トランジスタ５１のベース・エミッタ間電圧が高くなり、該トランジスタ５１がオン状態となるので、図２(ｄ)に示すように前記過電流検出端子Ｓの電圧Ｖsensは前記内部電源電圧Ｖccと同程度まで引き上げられる。

この状態で前記半導体スイッチング素子Ｑのゲートにゲート駆動信号を印加して該半導体スイッチング素子Ｑをターンオンすると、前記ゲート駆動信号を受けて前記第１のスイッチ回路５０のトランジスタ５１のベース電圧が上昇して該トランジスタ５１のベース・エミッタ間電圧が低下するので、該トランジスタ５１がオフする。するとこれに伴って前記過電流検出端子Ｓの電圧Ｖsensが低下するが、前記半導体スイッチング素子Ｑのターンオンに伴って流れ出すコレクタ電流Ｉcによって前記過電流検出端子Ｓの電圧Ｖsensは上昇する。

一方、このとき前記内部電源電圧Ｖccに相当するゲート駆動信号によって前記第２のスイッチ回路６０のトランジスタ６６のベースには、ツェナーダイオード６４による電圧降下分を差し引き、抵抗６２,６３により分圧された電圧が印加される。この結果、トランジスタ６６がオンし、これに伴ってトランジスタ６１がオンするので、前記半導体スイッチング素子Ｑのターンオンに伴うコレクタ電流Ｉｃによって前記過電流検出端子Ｓに生じる電圧Ｖsensは、前記トランジスタ６１を介して前記半導体スイッチング素子Ｑのゲート電圧Ｖgateによってクランプされる。従って図２(ｄ)に示すように前記過電流検出端子Ｓの電圧Ｖsensは前記内部電源電圧Ｖcc以上に上昇することはない。

これ故、前記半導体スイッチング素子Ｑのターンオン時に、該半導体スイッチング素子Ｑのゲート容量に起因してそのコレクタ電流Ｉｃが図２(ｂ)に示すように一時的に増大したとしても、その影響を受けて前記過電流検出端子Ｓの電圧Ｖsensが一時的に高くなることがない。従って前記分圧回路４０を介して分圧検出される前記過電流検出端子Ｓの電圧Ｖsensが、前記半導体スイッチング素子Ｑのターンオン時に、前記ゲート遮断回路１０の動作判定閾値（比較器１１に与えられる基準電圧Ｖref）を超えることがなくなる。また同様に前記過電流検出端子Ｓの電圧Ｖsensが、前記電流制限回路２０におけるＭＯＳＦＥＴ２２の動作閾値電圧を超えることもなくなる。

かくして上述した如く構成された半導体駆動装置によれば、半導体スイッチング素子Ｑのターンオン時における前記ゲート遮断回路１０および前記電流制限回路２０の誤動作を効果的に防止することができる。しかも上述した構成は、前記半導体スイッチング素子Ｑのオフ時には前記過電流検出端子Ｓの電圧Ｖsensを内部電源電圧Ｖccにプルアップし、該半導体スイッチング素子Ｑのオン時には前記過電流検出端子Ｓの電圧Ｖsensをゲート電圧Ｖgateによってクランプするだけである。従って仮に短絡事故等に起因してオン状態にある前記半導体スイッチング素子Ｑのコレクタ電流Ｉｃが増加した場合には、このコレクタ電流Ｉｃの増加に伴って、例えば図２(ｄ)に破線で示すように前記過電流検出端子Ｓの電圧Ｖsensが高くなるので、この現象を前記ゲート遮断回路１０および前記電流制限回路２０にてそれぞれ確実に検出することができる。そして前記ゲート遮断回路１０および前記電流制限回路２０の本来の機能をそれぞれ有効に働かせることが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。例えば前記ツェナーダイオード５２の降伏電圧により規定される前記第１のスイッチ回路５０の動作閾値、および前記ツェナーダイオード６４の降伏電圧により規定される前記第２のスイッチ回路６０の動作閾値については、回路仕様に応じて定めれば良いものである。また構成が複雑にはなるが、前記半導体スイッチング素子Ｑのゲート電圧Ｖgateを比較器を用いて判定して前記第１および第２のスイッチ回路５０,６０の各動作を制御することも勿論可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

Ｑ半導体スイッチング素子
Ｓ過電流検出端子
１０ゲート遮断回路
２０電流制限回路
３０駆動回路
４０分圧回路
５０第１のスイッチ回路
６０第２のスイッチ回路

Claims

半導体スイッチング素子にゲート駆動信号を印加して該半導体スイッチング素子をオン・オフ駆動する駆動回路と、
前記半導体スイッチング素子に流れる電流を検出する過電流検出端子と、
この過電流検出端子を介して検出された電流が予め設定した電流値を超えたとき、前記駆動回路の作動を停止させて前記半導体スイッチング素子の駆動を遮断するゲート遮断回路と、
前記過電流検出端子を介して検出された電流に従って前記半導体スイッチング素子のゲート電圧を低下させる電流制限回路とを備え、
更に内部電源と前記過電流検出端子との間に設けられて前記半導体スイッチング素子のオフ時に前記過電流検出端子の電圧を前記内部電源電圧にプルアップする第１のスイッチ回路と、
前記半導体スイッチング素子のゲートと前記過電流検出端子との間に設けられて前記半導体スイッチング素子のターンオン時には前記過電流検出端子の電圧を前記ゲート電圧にてクランプする第２のスイッチ回路と
を具備したことを特徴とする半導体駆動装置。
前記第１のスイッチ回路は、前記内部電源にエミッタを接続すると共に、コレクタを前記過電流検出端子に接続してなり、前記ゲート電圧を第１のツェナーダイオードを介してレベルシフトした電圧をベースに受けて導通駆動される第１のバイポーラトランジスタからなる請求項１に記載の半導体駆動装置。
前記第２のスイッチ回路は、前記半導体スイッチング素子のゲートにコレクタを接続すると共に、エミッタを前記過電流検出端子に接続した第２のバイポーラトランジスタと、前記ゲート電圧を第２のツェナーダイオードを介してレベルシフトした電圧により導通駆動されて前記第２のバイポーラトランジスタのベース電圧を制御して該第２のバイポーラトランジスタを導通駆動する第３のバイポーラトランジスタとからなる請求項１に記載の半導体駆動装置。