JP2004071664A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】ボディ電極をとらないSOIFET10Aとボディ電極をとるSOIFET10Bにて構成される回路を有するLSIにおいて、ボディ電極をとるFET10Aのボディ部5の膜厚を、ボディ電極をとらないFETのボディ部5の膜厚よりも厚くした。そのためボディ電極をとるSOIFETのボディ部抵抗が低減し、ボディ電極とチャネル下ボディ部との間の信号遅延が低減する。そのため、薄膜SOI・LSI設計の容易化とそれに基づくコスト削減とが図れる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、SOILSIに混在するボディ電極をとるSOIFETのボデイ抵抗を低減させることができる半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
薄膜SOI(Silicon on Insulator)LSIにおいては、それを構成するFETの一部にボディ電極と呼ばれる外部端子を取り付ける必要がある場合がある。この端子は、チャネル部と電気的に連続であって、一般的にソース/ドレインとは絶縁されたボディ電極の拡散層にコンタクトをとることによって実現する。図7に、従来例としてボディ電極コンタクト9とアクティブ領域2に形成されたソース/ドレイン3、4とをT字型ゲート6により絶縁した例を示す。ボディ電極の拡散層は、T字型ゲート縦線部6aの下部にある不純物を介してチャネル下ボディ部5と電気的に接続されている。また、ソース/ドレイン3、4に対してはT字型ゲート横線部6bによって絶縁がなされている。
【0003】
【発明が解決しようとする課題】
上記ボディ電極とチャネル下ボディ部との間には、T字型ゲート縦線部下部のシート抵抗に相当する抵抗Rが存在する。SOIのトップSi層の厚さは一般的に薄膜構造であるため、該当抵抗Rは無視しうるほどには小さくない。そのため、ボディ部の電位がチャージにより一時的に上昇するというヒストリー効果を抑制できないので、スイッチング速度が変化する。また、ボディ電極とチャネル下ボディ部との間には、RC遅延(C:寄生容量)に基づく信号遅延が存在し、LSI回路設計を極めて困難なものとしている。すなわち、この信号遅延を詳細に検証した回路設計を行うと設計時間=設計コストが増大し、また、この信号遅延を無視すると予期せぬ誤動作や歩留まり悪化につながり、製造コストが増大する。
【0004】
本発明は、このような課題を解決すべくなされたものであり、SOILSIにおけるボディ電極をとるFETのボディ電極とチャネル下ボディ部との間に存在するRC遅延に基づく信号遅延を減少させることができる半導体装置およびその製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】
(発明の原理1)
図1に本発明に係るSOILSIの回路上に混在するボディ部厚みが異なるボディ電極をとるFETとボディ電極をとらないFETの構造を示す。図1(b)に示すボディ電極をとらないFETのボディ部5とソース/1ドレイン部3、4は、SOI基板のSi層に形成されており、その厚みは同一である。そのSi層の厚さはFETの特性設計で決まるボディ部の厚さに統一される。特に、完全空乏型SOIFET、もしくは、それに近い部分空乏型SOIFETの場合、特性はこのボディ部厚さによって大きく左右されるため、この厚さ設計値はシビアに管理される。本発明は図1(a)に示すボディ電極をとるFETのみのボディ部5部分を、局所的に厚くすることによってボディ電極とチャネル下ボディ部との間の抵抗Rを低抵抗化することを図る。これによりRC遅延に基づく信号遅延を小さくし、SOILSIの回路設計を容易にする。同時に、ソース/ドレイン電極の厚さも比較的任意に設計でき、この部分の寄生抵抗の低抵抗可も達成することができる。これにより、FETの高駆動力化をも図る。
【0006】
この原理に基づく本発明の半導体装置は、ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるFETのボディ部膜厚を、ボディ電極をとらないFETのボディ部膜厚よりも厚くしたことことを特徴とするものである。または、ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるFETのボディ部膜厚、およびソースドレイン部膜厚を、ボディ電極をとらないFETの各々該当部位の膜厚よりも厚くしたことを特徴とするものである。
【0007】
【発明の原理2】
図5に本発明に係る半導体装置(SOILSI)の回路上に混在するボデイ濃度が異なるボディ電極をとるFETとボディ電極をとらないFETの構造を示す。図5(b)に示すボディ電極をとらないFETのボディ部濃度は、FETの特性設計で決まるボディ部不純物濃度に設計される。特に、FETのしきい値電圧はボディ部不鈍物濃度によって大きく左右されるため、この濃度設計はシビアに管理される。本発明はボディ電極をとるFETのボディ部不鈍物邊度を、局所的に濃くすることによってボディ電極とチャネル下ボディ部との間の抵抗Rを低抵抗化することを図る。これにより信号遅延を小さくし、回路設計を容易にする。
【0008】
この原理に係る本発明の半導体装置は、ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるFETのボディ部不純物濃度を濃く、ボディ電極をとらないFETのボディ部不純物濃度を薄くしたことを特徴とするものである。
【0009】
【発明の実施の形態】
(実施形態1)
本発明の実施形態1に係る半導体装置及びその製造法を説明する。図1は、実施形態1に係る半導体装置(SOILSI)の回路上に混在する、膜厚ボデイ部を有するボディ電極をとるFET10Aと、ボディ電極をとらないFET10Bの断面構造を示す。ボデイ電極なしFET10Bは、SOI基板のSi層にソース/ドレイン3、4およびボディ部5が形成され、ボディ部5の上にゲート絶縁膜を介してゲート6が設けられるている。すなわち、通常の薄膜SOIFET同様に構成されている。一方、ボデイ電極ありFET10Aは、そのボディ部5が局所的に厚く形成されされている。また、ソース/ドレイン3、4もSOI基板のSi層よりは厚く形成されている。
【0010】
以下に、図2を用いて図1の膜厚ボデイ部を有するボディ電極をとるFET10Aと、ボディ電極をとらないFET10Bの製造方法を説明する。ここでは、横方向選択成長(ELO:epitaxial 1atera1 overgrowth)を採用する例を示す。
(1)第1の素子分離形成
まず、図2(a)、(e)に示すように、SO1基板の埋め込み酸化膜11の上に形成されているSi層12にトレンチ法などによりFET10Aに関する第一の素子分離領域13の形成、およびFET10Bに関する素子分離領域14の形成を行う。この素子分離よりボディ電極をとるFET10Aに関しては、厚膜ボディ部に相当するSi層15を、ボディ電極を取らないFET10Bに関してはFET素子領域(活性層)に相当する部分16をパターニングする。
(2)選択成長
次に、図2(b)、(f)に示すように、ボディ電極ありFET10Aに関しては、マスク17が開口し、ボディ電極なしFET10Bに関しては、マスク17で覆って、トップSi層12に対し、Si横方向選択成長を施す。この場合、FET10Aに関しては、マスク17が開口されていので、表出したSi層15をシードとしてSi横方向選択成長(=Si堆積)が行われ、エピタキシャル成長層18が形成される。一方、FET10Bに関しては、エピタキシャル成長マスク17で覆われているためSi横方向選択成長は行われない。
(3)第2素子分離形成
次に、図2(c)、(g)に示すように、ボディ電極なしFET10Bに関してマスク22で覆い、ボディ電極ありFET10Aに関しては、選択成長したSi層18に対し、第二の素子分離領域21の形成を行う。これによりFET10Aに関するSi層は断面逆凸字状のSi層(素子領域)19となる。FET10Bに関しては引き続きマスキングを行っているため、第二の素子分離形成は行われない。
(4)トランジスタ形成
次に、図2(d)、(h)に示すように、FET10A及びFET10BのSi層19及び16に、それぞれソース/ドレイン3、4、ボディ部5およびゲート電極6などFETに形成に必要な構造を作りこむ。この部分は、従来のFETの作製方法を用いて作成する。
(実施形態2)
実施形態1におけるボディ電極をとるFETは、ボディ電極とチャネル下ボディ部との間の抵抗Rを低抵抗化するため、ボディ部を局所的に厚く形成しているが、実施の形態2では図3に示すように、ボディ電極をとるFET20Aのボディ及びソース/ドレイン共に厚く形成した。
【0011】
以下に、図4を用いて図3のボディ電極をとるFET20Aとボディ電極をとらないFET20Bの製造方法を説明する。
(1)第1の素子分離形成
まず、図4(a)、(e)に示すように、SO1基板の埋め込み酸化膜11の上に形成されているSi層12にトレンチ法などによりFET20Aに関する第一の素子分離領域13、およびFET20Bに関する素子分離領域14の形成を行う。この素子分離によりFET20A、FET20Bに関して共にFET素子領域(活性層)に相当する部分16をパターニングする。
(2)選択成長
次に、図4(b)、(f)に示すように、ボディ電極ありFET20Aに関しては、マスク17が開口し、ボディ電極なしFET20Bに関しては、マスク17で覆って、トップSi層12に対し、Si横方向選択成長を施す。この場合、FET20Aに関しては、マスク17が開口されていので、表出したSi層16をシードとしてSi横方向選択成長(=Si堆積)が行われ、エピタキシャル成長層18が形成される。一方、FET20Bに関しては、マスク17で覆割れているためSi横方向選択成長は行われない。
(3)第2素子分離形成
次に、図4(c)、(g)に示すように、ボディ電極なしFET20Bに関してマスク22で覆い、ボディ電極ありFET20Aに関しては、選択成長したSi層18に対し、第二の素子分離領域21の形成を行う。これによりFET20Aに関するSi層は、Si層16にSi層18が重なった厚いSi層19となる。FET20Bに関しては引き続きマスキングを行っているため、第二の素子分離形成は行われない。
(4)トランジスタ形成
次に、図4(d)、(h)に示すように、FET20AおよびFET20Bに関するSi層19及び16に、それぞれソース/ドレイン3、4、ボディ部5およびゲート電極6などFETに形成に必要な構造を作りこむ。この部分は、従来のFETの作製方法を用いて作成する。
(実施形態3)
本発明の実施形態3に係る半導体装置及びその製造法を説明する。図5は、実施形態3に係る半導体装置(SOILSI)の回路上に混在する、高不純物濃度のボデイ部を有するボディ電極をとるFET30Aと、高不純物濃度のボデイ部を有するボディ電極をとらないFET30Bの断面構造を示す。FET30AとFET30Bはアクティブ領域の厚みは同一で、ボディ部濃度みが相違している。
【0012】
以下に、図6を用いて図5の高ボディ部濃度のボディ電極をとるFET(低ボディ部濃度FET)30Aと低ボディ部濃度のボディ電極をとらないFET(低ボディ部濃度FET)30Bの製造方法を説明する。ここでは、FET30A及びFET30Bのボディ部5への不鈍物のイオン注入(インプラ)を縦方向と横方向との2方向に分けて行う場合の例を示す。
(1)マスクレイアウト図
図6(a1)、(a2)にFET30A及びFET30Bのボディ部へインプラするためのマスク31(31a、31b)のレイアウトを示す。通常、FET30A、FET30Bの素子領域にボディ部ンプラを施す段階では、ゲート電極6がまだ作製されていないが、理解を容易にする目的で図示した。図の点線a、bがマスク31a、31b開口部を意味する。
【0013】
ゲート電極6と垂直方向(ここでは横方向インプラと呼ぶ)と平行方向(ここでは縦方向インプラと呼ぶ)との2回に分けてインプラを施す。インプラ角度は、ウエハ面の法線方向から角度(仰角)を持たせる。高ボディ部濃度FET30Aのマスク31aは、横方向インプラ32に対し、シャドーイングが起こらないように、十分にマスク31aの開口部を広く設計する。これにより、高ボディ部濃度FET30Aボディ部6には、横方向インプラ32と縦方向インプラ33との両方のインプラが施されることになる。よって、FET30Aのボディ部6は高不純物濃度に作製される。また、低ボディ部濃度FET30Bのマスク31bは、横方向インプラに対し、シャドーイングが起こるように、十分にマスク31bの開口部を狭く設計する。これにより、低ボディ部濃度FET30Bのボディ部5には、横方向インプラが入らず、結果として縦方向インプラのみが施されることになる。よって、FET30Bのボディ部5は低不純物濃度に作製される。(2)横方向インプラ
図6(b1)、(b2)は、図6(a1)、(a2)のB−B’線方向の断面を示す。高ボディ部不純物濃度FET30Aのマスク開口部31aは、横方向インプラ32に対し、シャドーイングが起こらないように、十分に広く設計してある。これにより、ボディ部5には、横方向インプラが施される。低ボディ部不鈍物竈度FETのマスク開口部31bは、横方向インプラに対し、シャドーイングがおこるように、十分にマスク間口部を狭く設計してある。これにより、ボディ部5には、横方向インプラが施されない。
(3)縦方向インプラ
図6(c1)、(c2cは、図6(a1)、(a2)のC−C’方向の断面を示す。C−C’方向に関しては、高ボディ部不純物濃度FET30A、低ボディ部不鈍物濃度FET30B共にシャドーイングが起こらないようにマスク31a、31b開口部は十分広く設計してある。これにより、FET30A、FET30Bのボディ部5には、縦方向インプラ33が施される。
【0014】
上記のように、高ボディ部不純物濃度FET30Aに関しては、ボディ部5が横方向インプラ32及び縦方向インプラ33が施されるので、高不純物濃度のボディ部がえられる。また、低ボディ部不純物濃度FET30Bに関しては、ボディ部5に縦方向インプラ33のみが施されるので、低不純物濃度のボディ部5がえられる。
【0015】
なお、高ボディ部不純物濃度FET30A及び低ボディ部不純物濃度FET30Bを作成するためのインプラは、2枚のマスクを用いれば可能であるが、本発明の方法によれば、これを1杖のマスクにおいて達成することができるので、プロセスコストの削減を図れる。また、低ボディ部不純物濃度FETのボディ部不鈍物注入領域をボディ部近傍に限定することにより、拡散層部分でのN/P型不鈍物の混在を避け、NET濃度の低下に基づく寄生抵抗の増大を抑制できるので、素子の駆動能力増大を図れる。
【0016】
【発明の効果】
本発明は、ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるSOIFETのボディ部膜厚またはボディ部膜厚及びソースドレイン膜厚を厚くした、または、ボディ電極をとるSOIFETのボディ部の不純物濃度を濃くしたので、ボディ電極をとるSOIFETのボディ部抵抗が低減する。そのため、ボディ電極とチャネル下ボディ部との間の信号遅延が低減し、薄膜SOI・LSI設計が容易化とそれに基づくコスト削減とが図れる。また、ソースドレイン寄生抵抗が低減するので、該当FETの駆動能力を増大させることができ、回路の高速動作、もしくは、回路面積の縮小化を図ることができる。
【0017】
また、本発明のボディ電極をとるFETのボディ部不純物濃度を濃く、ボディ電極をとらないFETのボディ部不純物濃度を薄くした半導体装置の製造方法は、一枚のマスクを使用し、複数方向からのイオン注入でボディ部不純物注入ができるので、従来、不純物濃度の高低を作りわけるのには2枚のマスクを必要とするところ、マスク数が一枚に削減するので、プロセスコストが削減する。
【図面の簡単な説明】
【図1】本発明の実施形態1にかかるボディ電極ありFETとボディ電極なしFETの要部断面図。
【図2】本発明の実施形態1にかかるボディ電極ありFETとボディ電極なしFETの製造工程説明図。
【図3】本発明の実施形態2にかかるボディ電極ありFETとボディ電極なしFETの要部断面図。
【図4】本発明の実施形態2にかかるボディ電極ありFETとボディ電極なしFETの製造工程説明図。
【図5】本発明の実施形態3にかかるボディ電極ありFETとボディ電極なしFETの要部断面図。
【図6】本発明の実施形態3にかかるボディ電極ありFETとボディ電極なしFETのボディ部不純物イオン注入方法説明図。
【図7】従来例に係るボディ電極ありFETの要部構造説明図。
【符号の説明】
1…埋め込み酸化膜、 2…アクティブ領域(素子領域)、 3…ソース、
4…ドレイン、 5…ボデイ部、 6…ゲート、 ゲート電極、
7…ソース(電極)コンタクト、 8…ドレイン(電極)コンタクト、
9…ボディ(電極)コンタクト、 10A…ボディ電極ありFET、
10B…ボディ電極なしFET、 11…埋め込み酸化膜、 12…Si層、
13…第一の素子分離領域、 14…素子分離領域、
15…厚膜ボディ部に相当するSi層、 16…素子領域、
17…エピタキシャル成長用マスク、 18…エピタキシャル成長Si層、
19…素子領域、 20A…ボディ電極ありFET、
20B…ボディ電極なしFET、 21…第二の素子分離領域、
22…素子分離形成用マスク、 30A…ボディ電極ありFET、
30B…ボディ電極なしFET、 31…インプラ用マスク、
32…横方向インプラ(イオン注入)、 33…縦方向インプラ、(イオン注入)、
Claims (7)
- ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるFETのボディ部膜厚を、ボディ電極をとらないFETのボディ部膜厚よりも厚くした半導体装置。
- ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるFETのボディ部膜厚、およびソースドレイン部膜厚を、ボディ電極をとらないFETの各々該当部位の膜厚よりも厚くした半導体装置。
- ボディ電極をとるFETに関しSOI基板のSi層に第一の素子分離領域を形成して膜厚ボディ部に相当するSi層を形成すると共に、ボディ電極をとらないFETに関しSOI基板のSi層に素子分離領域を形成して素子領域を形成し、
次いで、ボディ電極をとるFETに関して開口するマスキングを掛け、前記膜厚ボディ部に相当するSi層をシードとして選択成長させ、
さらに、ボディ電極をとるFETに関して開口するマスキングを掛け、前記選択成長により形成されたSi層に第二の素子分離領域を形成して局部的に厚膜ボデイ部を有する素子領域を形成する工程を有することを特徴とする請求項1に記載の半導体装置の製造方法。 - ボディ電極をとるFETに関しSOI基板のSi層に第一の素子分離領域を形成して膜厚素子領域に相当するSi層を形成すると共に、ボディ電極をとらないFETに関しSOI基板のSi層に素子分離領域を形成して素子領域を形成し、
次いで、ボディ電極をとるFETに関して開口するマスキングを掛け、前記膜厚素子領域に相当するSi層をシードとして選択成長させ、
さらに、ボディ電極をとるFETに関して開口するマスキングを掛け、前記選択成長により形成されたSi層に第二の素子分離領域を形成してボディ電極をとるFETに関する厚膜素子領域を形成する工程を有することを特徴とする請求項2に記載の半導体装置の製造方法。 - ボディ電極をとらないSOIFETとボディ電極をとるSOIFETにて構成される回路を有する半導体装置において、ボディ電極をとるFETのボディ部不純物濃度を濃く、ボディ電極をとらないFETのボディ部不純物濃度を薄くした半導体装置。
- ボディ電極をとるFETのボディ部不純物注入領域をボディ部近傍のみに限定した請求項5に記載の半導体装置。
- ボディ部への不純物のイオン注入を複数方向からのイオン注入に分割し、低ボディ部不純物濃度のFETには、高ボディ部不純物濃度のFETよりも、シャドーイング効果によりイオン注入される不鈍物が少なくなるようにレイアウトされた一枚のマスクを使用し、複数方向からのイオン注入により、ボディ電極をとるFETのボディ部に不純物濃度を濃く注入し、ボディ電極をとらないFETのボディ部に不純物濃度を薄く注入する工程を有することを特徴とする請求項5又は6に記載の半導体装置の製造方法。
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