KR100321560B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 채널 영역의 불순물 농도를 제어하지 않고도 동일한 기판 상에서 우수한 특성들을 갖는 완전 공핍형 SOI MOSFET 및 부분 공핍형 SOI MOSFET을 구비한 반도체 장치를 제공한다. 도 2e에서, 반도체 장치(10)는 소자 분리막(4)에 의한 분리를 통해 동일한 SOI 기판 상에 완전 공핍형 SOI MOSFET(12)과 부분 공핍형 SOI MOSFET(14)을 구비한다. SOI 기판은 실리콘 기판(1) 상에 연속해서 구비된 매립 산화막(2)과 SOI층(3)을 포함한다. 완전 공핍형 SOI MOSFET(12)에서, 게이트 산화막(5)의 막두께 TOX 1는 8 ㎚, SOI층(3)의 막두께 TSOI 1는 56 ㎚, 채널 영역 붕소 농도 NA 1는 3 × 1017㎝-3로 된다. 반면에, 부분 공핍형 SOI MOSFET(14)에서, 게이트 산화막(5)의 막두께 TOX 2는 12 ㎚, SOI층(3)의 막두께 TSOI 2는 59 ㎚, 채널 영역 붕소 농도 NA 2는 5 × 1017㎝-3로 된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD}
본 발명은 부분 공핍형 SOI MOSFET(Silicon On Insulator - Metal Oxide Semiconductor - Field Effect Transistor) 및 완전 공핍형 SOI MOSFET이 동일한 기판 상에 구비된 반도체 장치 및 이 반도체 장치를 제조하는 방법에 관한 것이다. 보다 구체적으로는, 본 발명은 완전 공핍형 SOI MOSFET과 부분 공핍형 SOI MOSFET간의 임계 전압의 차이가 작고, 더욱이 완전 공핍형 SOI MOSFET의 채널 영역의 불순물 농도가 종래 기술보다 더 높은 반도체 장치 및 그 제조 방법에 관한 것이다.
SOI층을 갖는 SOI 기판 상에 형성된 SOI MOSFET은 종래 기술의 벌크 기판 상에 형성된 MOSFET과 비교해 소스/드레인 영역의 접합 영역의 작은 캐퍼시턴스 및 작은 기판 바이어스 효과를 갖는다는 장점을 갖는다. 이와 같은 형태의 SOI MOSFET은 탁월한 고속 동작성을 갖는 장치로서 주목받고 있다.
SOI MOSFET으로는 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET의 두 종류가 있다. 완전 공핍형 SOI MOSFET은 SOI층의 막두께 TSOI가 최대 공핍층의 폭 Wmax보다 더 얇은 MOSFET이며, 부분 공핍형 SOI MOSFET은 SOI층의 막두께 TSOI가 최대 공핍층의 폭 Wmax보다 더 큰 MOSFET이다. 최대 공핍층의 폭 Wmax는 하기의 수학식 1에 의해 주어진다:
여기서, εsi는 상대 유전율이며, ε0는 진공 상태의 유전율이고, q는 기본 전하량이고, NA는 불순물 농도이고, k는 볼츠만 상수이며, T는 온도이다.
임계 전압이 높은 레벨로 설정될 수 있기 때문에, 부분 공핍형 SOI MOSFET은 트랜지스터의 스탠바이 누설 전류를 낮은 레벨로 억제할 수 있다. 반면에, 완전 공핍형 SOI MOSFET은 부임계 스윙(S)(subthreshold swing)을 줄일 수 있어서 저전압으로 고속 동작이 가능하다.
탁월한 특성을 갖고 낮은 스탠바이 누설 전류로 고속 동작할 수 있는, 전기 또는 전자 장비에 사용되는 LSI가 동일한 SOI 기판 상에 이들 두 종류의 MOSFET을 형성하여 이들을 회로적으로 결합함으로써 구현될 수 있다.
그러나, 부분 공핍형 SOI MOSFET의 형성은 SOI층의 막두께 TSOI가 증가되거나 불순물의 농도 NA가 증가하고 Wmax가 수학식 1에 따라 감소되는 설계를 필요로 한다.
반면에, 완전 공핍형 SOI MOSFET의 형성은 SOI층의 막두께 TSOI가 감소되거나 불순물의 농도 NA가 감소하고 Wmax가 수학식 1에 따라 증가되는 설계를 필요로한다.
엠. 제이. 세로니(M. J. Sherony) 등의 'SOI MOSFET에서 임계 전압 변화의 최소화(Minimization of Threshold Voltage Variation in SOI MOSFETs)'(Proceedings, 1994 IEEE International SOI Conference pp.131-132, October 1994)에 따르면, 임계 전압이 SOI층의 막두께에 의존하지 않고, 고정치로 유지되는 영역은 부분 공핍형 SOI MOSFET이며, 임계 전압이 SOI층의 막두께가 감소함에 따라서 함께 감소하는 영역은 완전 공핍형 SOI MOSFET이다.
더욱이, 상기 문헌에서는, SOI층의 막두께가 59 ㎚이고 채널 영역 불순물의 농도 NA가 5 × 1017㎝-3일 때는 부분 공핍형 SOI MOSFET이 되며, SOI층의 막두께가 59 ㎚이고 채널 영역의 불순물 농도 NA가 2 × 1017㎝-3일 때는 완전 공핍형 SOI MOSFET이 된다.
이하에서는, 도 1a 내지 1d를 참조하여 완전 공핍형 SOI MOSFET 및 부분 공핍형 SOI MOSFET이 동일한 기판 상에 형성되는 종래의 반도체 장치 제조 방법을 설명한다. 이 방법에서, n-채널 부분 공핍형 SOI MOSFET 및 n-채널 완전 공핍형 SOI MOSFET은 채널 영역 내의 불순물 농도를 변화시킴으로써 동일한 기판 상에 형성된다.
소자 분리 산화막(element isolation oxide film)(4)은 우선 도 1a에 도시된 바와 같이 실리콘 기판(1), 매립 산화막(2) 및 SOI층(3)으로 형성된 SOI 기판 상에 형성되어 완전 공핍형 SOI MOSFET 형성 영역(12) 및 부분 공핍형 SOI MOSFET 형성 영역(14)을 형성한다. 소자 분리 산화막(4)이 형성된 후에 SOI층(3)의 막두께는, 예를 들어, 63 ㎚이다.
다음으로, 제1 게이트 붕소 주입 공정에서 붕소가 임계치 제어용 불순물로서 주입된다. 제1 게이트 붕소 주입에서 선량(dosage)은, 예를 들어, 완전 공핍형 SOI MOSFET을 형성할 수 있는 농도인 2 × 1017㎝-3로 설정된다.
다음으로, 레지스트로 구성되는 마스크가 도 1b에 도시된 바와 같이 완전 공핍형 SOI MOSFET 형성 영역(12)에서 광식각법에 의해 형성된다. 다음으로, 붕소가 제2 게이트 붕소 주입 공정 중에 단지 부분 공핍형 SOI MOSFET 형성 영역(14) 내의 임계치 제어용 불순물로서 선택적으로 주입된다.
제2 붕소 주입 공정에서의 선량은, 예를 들어, 앞선 제1 게이트 붕소 주입 공정의 선량과 결합되어 부분 공핍형 SOI MOSFET을 형성할 수 있는 농도인 5 × 1017㎝-3로 설정된다.
다음으로, 도 1c에 도시된 바와 같이, 마스크가 제거되고, 게이트 산화막(5)은 SOI 기판의 모든 영역들 내에, 예를 들어, 8 ㎚인 소정의 막두께로 형성된다. SOI층(3)의 막두께는 게이트 산화막(5)의 막 형성에 의해 거의 59 ㎚로 감소된다.
마지막으로, 도 1d에 도시된 바와 같이, 게이트 전극(6)이 형성된 다음, 불순물이 소스/드레인 영역 형성용으로 주입되어, 소스/드레인 영역(7)이 형성된다.
상술한 제조 방법은 완전 공핍형 SOI MOSFET 형성 영역(12) 내에서 SOI층(3)의 막두께 TSOI 1를 59 ㎚로, 채널 영역 불순물 농도 NA 1를 2 × 1017㎝-3로 되게 한다. 반면에, 부분 공핍형 SOI MOSFET 형성 영역(14)에서, 막두께 TSOI 2는 59 ㎚로, 채널 영역 불순물 농도 NA 2는 5 × 1017㎝-3로 된다.
그러나, 상술한 방법에서 부분 공핍형 SOI MOSFET 형성 영역(14) 및 완전 공핍형 SOI MOSFET 형성 영역(12)의 구성은 불순물 농도에 의해서만 구분되므로, 부분 공핍형 SOI MOSFET(14)과 완전 공핍형 SOI MOSFET(14)간의 임계 전압 Vt의 큰 차이를 초래한다. 이 차이는, 예를 들어 전술한 문헌에서는 0.5 V이므로, 성능이 저하된다. 또한, 완전 공핍형 SOI MOSFET(12)의 불순물 농도는 훨씬 더 저하되어야 하므로, 쇼트 채널 현상(short channel effect)에 더 민감한 구성이 된다.
반면에, 부분 공핍형 SOI MOSFET(14)과 완전 공핍형 SOI MOSFET(12) 모두를 각각 이상적인 구성으로 형성하는 것은 SOI층의 막두께 및 부분 공핍형 SOI MOSFET(14)과 완전 공핍형 SOI MOSFET(12) 각각의 불순물 농도의 최적화를 필요로하여 공정 수를 증가시킬 뿐만 아니라 제조가를 증가시키게 된다.
본 발명의 목적은 채널 영역에서 불순물 농도를 제어하지 않고도 동일한 기판 상에 우수한 성능을 갖는 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET을 구비한 반도체 장치 및 이 반도체 장치를 제조하기 위한 제조 방법을 제공하는 것이다.
다시 말해서, 완전 공핍형 SOI MOSFET에 대한 게이트 산화막의 막두께, SOI층의 막두께 및 채널 영역의 불순물 농도는 부분 공핍형 SOI MOSFET에 대한 게이트 산화막의 막두께, SOI층의 막두께 및 채널 영역의 불순물 농도보다 감소된다. 이와 같은 구성에 의해, 본 발명은 우수한 특성을 갖고 임계 전압면에서 차이가 거의 없는, 동일한 기판 상에 형성되는 완전 공핍형 SOI MOSFET과 부분 공핍형 SOI MOSFET을 갖는 반도체 장치를, 종래 기술에 비해 더 많은 공정을 포함하지 않고 채널 영역의 불순물 농도를 제어함이 없이 제공하는 것이다. 또한, 본 발명의 방법은 본 발명에 따른 반도체 장치를 제조하기 위한 이상적인 방법을 구현하는 것이다.
상술한 목적들을 달성하기 위하여, 본 발명에 따른 반도체 장치(이하에서는 '제1 실시예'라 함)는 동일한 기판 상에 부분 공핍형 SOI(Silicon On Insulator) MOSFET과 완전 공핍형 SOI MOSFET을 구비한 반도체 장치에 있어서, 실리콘 기판; 매립 산화막; 게이트 산화막 - 상기 게이트 산화막의 막두께는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 얇음 -; SOI층 - 상기 SOI층의 막두께는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 얇음 -; 채널 영역 - 상기 채널 영역의 불순물 농도는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 낮음 -; 소스/드레인 영역; 및 게이트 전극을 포함한다.
본 발명에 따른 다른 반도체 장치(이하에서는 '제2 실시예'라 함)는 동일한 기판 상에 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET을 구비한 반도체 장치에 있어서, 실리콘 기판; 매립 산화막; 게이트 산화막 - 상기 게이트 산화막의 막두께는 상기 부분 공핍형 SOI MOSFET 및 상기 완전 공핍형 SOI MOSFET에서 동일함 -; SOI층 - 상기 SOI층의 막두께는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 얇음 -; 채널 영역 - 상기 채널 영역의 불순물 농도는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 낮음 -; 소스/드레인 영역; 및 게이트 전극을 포함한다.
또한, 본 발명의 제조 방법은, 동일한 기판 상에 부분 공핍형 SOI MOSFET 및 완전 공핍형 SOI MOSFET을 구비한 반도체 장치를 제조하기 위한 방법에 있어서, 매립 산화막과 SOI층을 실리콘 기판 상에 연속해서 포함하는 SOI 기판의 SOI층 내에 완전 공핍형 SOI MOSFET 형성 영역 및 부분 공핍형 SOI MOSFET 형성 영역을 형성하기 위한 단계; 임계치 제어용 동일 불순물들을 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 내에 동일한 선량으로 주입하기 위한 주입 단계; 두 영역들의 SOI층 상에 제1 게이트 산화막을 형성하기 위한 제1 게이트 산화막 형성 단계; 및 완전 공핍형 SOI MOSFET 형성 영역 내에, 부분 공핍형 SOI MOSFET 형성 영역의 게이트 산화막보다 더 얇은 게이트 산화막을 형성하기 위한 단계를 포함한다.
본 발명의 다른 제조 방법은, 동일한 기판 상에 부분 공핍형 SOI MOSFET 및 완전 공핍형 SOI MOSFET을 구비한 반도체 장치를 제조하기 위한 방법에 있어서, 실리콘 기판 상에 매립 산화막과 SOI층을 연속해서 포함하는 SOI 기판의 SOI층 내에서 소자들을 분리하므로써 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역을 형성하기 위한 단계; 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 내로 임계치 제어용 동일 불순물들을 동일한 선량으로 주입하기 위한 주입 단계; 두 영역들의 SOI층 상에 제1 게이트 산화막을 형성하기 위한 제1 게이트 산화막 형성 단계; 완전 공핍형 SOI MOSFET 형성 영역의 SOI층 상에서 제1 게이트 산화막을 제거하기 위한 단계; 완전 공핍형 SOI MOSFET 형성 영역에서, 부분 공핍형 SOI MOSFET 형성 영역의 게이트 산화막보다 더 얇은 게이트 산화막을 형성하기 위한 단계; 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 게이트 산화막을 제거하기 위한 단계; 및 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 새로운 게이트 산화막을 형성하기 위한 단계를 포함한다.
상술한 것과 다른 본 발명의 목적들, 특징들 및 장점들은 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하는 이하의 설명으로부터 분명하게 될 것이다.
도 1a 내지 1d는 종래 기술에 따른 반도체 장치를 제조하는 각각의 단계들에서의 층 구조를 도시하는 단면도.
도 2a 내지 2e는 제1 실시예에 따른 반도체 장치를 제조하는 각각의 단계들에서의 층 구조를 도시하는 단면도.
도 3a 내지 3f는 제2 실시예에 따른 반도체 장치를 제조하는 각각의 단계들에서의 층 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 매립 산화막
3 : SOI층
4 : 소자 분리막
5 : 게이트 산화막
6 : 게이트 전극
7 : 소스/드레인 영역
8 : 제1 게이트 산화막
9 : 제2 게이트 산화막
10 : 반도체 장치
12 : 완전 공핍형 SOI MOSFET
14 : 부분 공핍형 SOI MOSFET
먼저, 본 발명의 제1 실시예에 관하여 설명한다. 본 실시예를 도시하는 도 2e는 반도체 장치(10)의 층 구조를 도시하는 단면도이다. 도 2a-2e 및 도 3a-3f에 도시된 부분들 중에 도 1a-1d에 도시된 것과 동일한 기능을 갖는 부분들은 동일한 참조 번호로 표시된다.
도 2e에 도시된 바와 같이, 본 실시예의 반도체 장치(10)는 동일한 SOI 기판 상에 완전 공핍형 SOI MOSFET(12) 및 부분 공핍형 SOI MOSFET(14)이 구비되고, 소자 분리막(4)에 의해 서로 분리된다. SOI 기판은 실리콘 기판(1) 상에 연속해서 매립 산화막(2)과 SOI층(3)을 포함한다.
반도체 장치(10)의 완전 공핍형 SOI MOSFET(12)에서, 게이트 산화막(5)의 막두께 TOX 1는 8 ㎚ 이하이며, SOI층(3)의 막두께 TSOI 1는 56 ㎚이고, 채널 영역의 붕소 농도 NA 1는 3 × 1017㎝-3이다. 반면에, 부분 공핍형 SOI MOSFET(14)에서, 게이트 산화막(5)의 막두께 TOX 2는 12 ㎚이며, SOI층(3)의 막두께 TSOI 2는 59 ㎚이고, 채널 영역의 붕소 농도 NA 2는 5 × 1017㎝-3이다.
이하에서는, 제1 실시예의 반도체 장치(10)의 제조 방법에 관하여 도 2a-2e와 관련하여 설명한다. 도 2a-2e는 반도체 장치(10)를 제조하는 각 단계에서의 층 구조를 도시하는 단면도들이다.
우선, 도 2a에 도시된 바와 같이, 소자 분리 산화막(4)이 실리콘 기판(1) 상에 연속해서 형성된 매립 산화막(2) 및 SOI층(Silicon-On-Insulator layer)(3)을 포함하는 SOI 기판 상에 형성되어, 완전 공핍형 SOI MOSFET 형성 영역(12)과 부분 공핍형 SOI MOSFET 형성 영역(14)을 형성한다. 소자 분리 산화막(4)의 형성 이후의 SOI층(3)의 막두께는, 예를 들어, 65 ㎚로 설정된다. 다음으로, 임계치를 제어하기 위한 게이트 붕소가 SOI층(3)으로 주입되는데, 이 게이트 붕소 주입 선량은, 예를 들어 5 × 1017㎝-3로 설정된다.
다음으로, 도 2b에 도시된 바와 같이, 10 ㎚의 막두께를 갖는 제1 게이트 산화막(8)이 SOI 기판의 전면(entire surface)에 걸쳐 성장하게 된다. 게이트 산화막(8)을 성장시키는 공정에서, SOI층(3)의 표면층의 실리콘은 산화막 성장에 의해 소모되어, SOI층(3)의 막두께가 대략 60 ㎚로 감소하게 된다. 이와 같이 게이트 산화막을 성장시키는데 열 산화법이 사용된다.
다음으로, 도 2c에 도시된 바와 같이, 레지스트로 구성되는 마스크가 광식각법 및 에칭에 의해 부분 공핍형 SOI MOSFET 형성 영역(14) 상에 형성되고, 제1 게이트 산화막(8)이 완전 공핍형 SOI MOSFET 형성 영역(12)으로부터 선택적으로 제거된다. 도 2c에서의 부분(5)은 부분 공핍형 SOI MOSFET 형성 영역(14) 상에 남은 제1 게이트 산화막을 표시한다.
다음으로, 도 2d에 도시된 바와 같이, 마스크가 제거되고, 제2 게이트 산화막(9)이 기판의 전체 영역에 걸쳐 성장된다. 제2 게이트 산화막(9)의 막두께는 완전 공핍형 SOI MOSFET 형성 영역(12)에서 8 ㎚이다. 제2 게이트 산화막(9) 아래에 있는 SOI층(3)은 제2 게이트 산화막(9)을 형성하기 위하여 막두께가 56 ㎚로 감소된다. 반면에, 제1 게이트 산화막이 남아 있는 부분 공핍형 SOI MOSFET 형성 영역(14) 상의 게이트 산화막(5)의 막두께는 추가적인 산화에 의해 12 ㎚로 증가하고, SOI층(3)의 막두께는 59 ㎚로 된다.
완전 공핍형 SOI MOSFET 형성 영역(12)에서, 채널 영역 내의 붕소는 제1 게이트 산화막 형성시에 제1 게이트 산화막(8) 내로 들어온 다음, 산화막을 에칭하는 동안 소실되어, 채널 영역 내의 붕소 농도는 5 × 1017㎝-3에서 3 × 1017㎝-3로 감소하게 된다.
다음으로, 도 2e에 도시된 바와 같이, 게이트 전극들(6)이 완전 공핍형 SOI MOSFET 형성 영역(12) 및 부분 공핍형 SOI MOSFET 형성 영역(14) 각각에 형성된다.
상술한 공정들을 수행한 결과, 완전 공핍형 SOI MOSFET(12)에서, 게이트 산화막(5)의 막두께 TOX 1는 8 ㎚, SOI층(3)의 막두께 TSOI 1는 56 ㎚, 채널 영역 붕소 농도 NA 1는 3 × 1017㎝-3로 된다. 반면에, 부분 공핍형 SOI MOSFET(14)에서, 게이트 산화막(5)의 막두께 TOX 2는 12 ㎚, SOI층(3)의 막두께 TSOI 2는 59 ㎚, 채널 영역 붕소 농도 NA 2는 5 × 1017㎝-3로 된다.
본 실시예에서, 완전 공핍형 SOI MOSFET(12)의 SOI층의 붕소 농도 NA 1및 막두께 TSOI 1는 종래 기술의 제조 방법의 공정 수를 증가시키지 않고 부분 공핍형 SOI MOSFET(14)에 비해 더 작게 만들어 질 수 있다.
더욱이, 채널 영역의 불순물 농도만이 조정되었던 종래 기술의 예와 비교할 때, 완전 공핍형 SOI MOSFET(12)과 부분 공핍형 SOI MOSFET(14)간의 임계 전압 Vt의 차가 0.3 V 정도로 축소된다.
또한, 완전 공핍형 SOI MOSFET(12)의 불순물 농도는 종래 기술의 예보다 더 높은 레벨로 설정될 수 있어서, 쇼트 채널 현상에 강한 구조가 구현될 수 있다.
이하에서는, 제2 실시예에 관하여 설명한다. 본 실시예는 본 발명에 따른 반도체 장치의 제2 실시예이다. 도 3f는 본 실시예의 반도체 장치의 층 구조를 도시하는 단면도이다.
도 3f에 도시된 바와 같이, 본 실시예의 반도체 장치(20)는 소자 분리막(4)에 의해 분리된 동일한 SOI 기판 상에 완전 공핍형 SOI MOSFET(12) 및 부분 공핍형 SOI MOSFET(14)이 구비된다. SOI 기판은 실리콘 기판(1) 상에 매립 산화막(2)과 SOI층(3)이 구비된다.
반도체 장치(20)의 부분 공핍형 SOI MOSFET(14)에서, SOI층(3)의 막두께 TSOI 2는 59 ㎚이고, 채널 영역 붕소 농도 NA 2는 5 × 1017㎝-3이다. 반면에, 완전 공핍형 SOI MOSFET(12)에서, SOI층(3)의 막두께 TSOI 1는 56 ㎚이고, 채널 영역 붕소 농도 NA 1는 3 × 1017㎝-3이다.
제1 실시예의 반도체 장치(10)와는 대조적으로, 본 실시예의 반도체 장치(20)는 부분 공핍형 SOI MOSFET(14)와 완전 공핍형 SOI MOSFET(12)에 대하여 동일한 막두께의 게이트 산화막(5)을 갖는다.
제2 실시예의 반도체 장치(20)의 제조 방법에 관해서는 도 3a-3f를 참조하여 이하에서 설명한다. 도 3a-3f는 반도체 장치(20)를 제조하는 각 단계에서의 층 구조를 도시하는 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 소자 분리막(4)이 실리콘 기판(1) 상에 연속해서 형성된 매립 산화막(2) 및 SOI층(3)을 포함하는 SOI 기판 상에 형성되어, 완전 공핍형 SOI MOSFET 형성 영역(12)과 부분 공핍형 SOI MOSFET 형성 영역(14)을 형성한다. 소자 분리막(4) 형성 이후의 SOI층(3)의 막두께는, 예를 들어, 65 ㎚로 설정된다.
다음으로, 임계치 제어용 게이트 붕소가 SOI층(3) 내로 주입된다. 이 게이트 붕소 주입의 선량은, 예를 들어, 5 × 1017㎝-3로 설정된다.
다음으로, 도 3b에 도시된 바와 같이, 10 ㎚의 막두께를 갖는 제1 게이트 산화막(8)이 SOI 기판 상에서 성장된다. 이와 동시에, SOI층(3)의 표면 실리콘이 제1 게이트 산화막(8)의 성장에 의해 소모되어, SOI층(3)의 막두께를 대략 60 ㎚로 감소시킨다. 이와 같은 게이트 산화막 형성에 열 산화법이 사용될 수 있다.
다음으로, 레지스트로 구성된 마스크가 광식각법 및 에칭에 의해 도 3c에 도시된 바와 같이 부분 공핍형 SOI MOSFET 형성 영역(14) 상에 형성되고, 완전 공핍형 SOI MOSFET 형성 영역(12)의 제1 게이트 산화막(8)이 선택적으로 제거된다. 도 3c에서의 부분(5)은 부분 공핍형 SOI MOSFET 형성 영역(14) 상에 잔류하는 제1 게이트 산화막을 표시한다.
다음으로, 레지스트 마스크가 제거되고, 제2 게이트 산화막(9)이 SOI 기판의 모든 영역들에 걸쳐서 도 3d에 도시된 바와 같이 형성된다. 제1 게이트 산화막(8)이 제거된 완전 공핍형 SOI MOSFET 형성 영역(12)에서의 게이트 산화막(9)의 막두께는 8 ㎚로 되며, SOI층(3)의 막두께는 56 ㎚로 된다. 완전 공핍형 SOI MOSFET 형성 영역(12)에서, 채널 영역의 붕소는 게이트 산화막 형성 동안 제1 게이트 산화막(8) 내로 들어오고, 산화막을 에칭하는 동안 소실되어, 채널 영역의 붕소 농도는 5 × 1017㎝-3에서 3 × 1017㎝-3로 감소된다.
반면에, 제1 게이트 산화막(8)이 잔류하는 부분 공핍형 SOI MOSFET 형성 영역(14) 상의 게이트 산화막의 막두께는 추가적인 산화에 의해 12 ㎚로 되며, SOI층(3)의 막두께는 59 ㎚로 된다.
다음으로, 제2 게이트 산화막(9)이 완전 공핍형 SOI MOSFET 형성 영역(12) 및 부분 공핍형 SOI MOSFET 형성 영역(14)으로부터 도 3e에 도시된 바와 같이 완벽하게 제거된다.
다음으로, 도 3f에 도시된 바와 같이, 8 ㎚의 막두께를 갖는 제3 게이트 산화막(23)이 성장한 다음, 게이트 전극(6)이 형성된다.
제2 실시예에서, 완전 공핍형 SOI MOSFET(12)과 부분 공핍형 SOI MOSFET(14)는 제1 실시예에서와 같이 서로 다른 SOI 막두께와 불순물 농도를 갖지만, 본 실시예도 역시 게이트 산화막과 동일한 막두께를 갖는 게이트 산화막(23)을 포함한다.
상술한 바와 같이, 본 발명에 따르면, 채널 영역에서 불순물 농도를 제어하지 않고도 동일한 기판 상에 우수한 성능을 갖는 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET을 구비한 반도체 장치 및 이 반도체 장치를 제조하기 위한 제조 방법이 제공된다.
본 발명의 양호한 실시예들이 특정한 방식으로 설명되었지만, 이와 같은 설명은 단지 예시적인 것이며, 다양한 변경 및 변화들이 첨부된 청구항들의 사상이나 범위로부터 벗어남이 없이 실시될 수 있음을 이해하여야 한다.

Claims (9)

  1. 동일한 기판 상에 부분 공핍형 SOI(Silicon On Insulator) MOSFET과 완전 공핍형 SOI MOSFET을 구비한 반도체 장치에 있어서,
    실리콘 기판;
    매립 산화막;
    게이트 산화막 - 상기 게이트 산화막의 막두께는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 얇음 -;
    SOI층 - 상기 SOI층의 막두께는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 얇음 -;
    채널 영역 - 상기 채널 영역의 불순물 농도는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 낮음 -;
    소스/드레인 영역; 및
    게이트 전극
    을 포함하는 반도체 장치.
  2. 동일한 기판 상에 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET을 구비한 반도체 장치에 있어서,
    실리콘 기판;
    매립 산화막;
    게이트 산화막 - 상기 게이트 산화막의 막두께는 상기 부분 공핍형 SOI MOSFET 및 상기 완전 공핍형 SOI MOSFET에서 동일함 -;
    SOI층 - 상기 SOI층의 막두께는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 얇음 -;
    채널 영역 - 상기 채널 영역의 불순물 농도는 상기 부분 공핍형 SOI MOSFET에서 보다 상기 완전 공핍형 SOI MOSFET에서 더 낮음 -;
    소스/드레인 영역; 및
    게이트 전극
    을 포함하는 반도체 장치.
  3. 동일한 기판 상에 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET을 구비한, 제1항에 따른 반도체 장치를 제조하기 위한 방법에 있어서,
    실리콘 기판 상에 연속해서 매립 산화막과 SOI층을 포함하는 SOI 기판의 SOI층에서 소자들을 분리시킴으로써 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역을 형성하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 내로 임계치 제어용 동일 불순물들을 동일한 선량(dosage)으로 주입하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 제1 게이트 산화막을 형성하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역 내의 SOI층 상에서 상기 제1 게이트 산화막을 제거하는 단계; 및
    상기 부분 공핍형 SOI MOSFET 형성 영역의 게이트 산화막보다 더 얇은 게이트 산화막을 상기 완전 공핍형 SOI MOSFET 형성 영역에 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  4. 동일한 기판 상에 부분 공핍형 SOI MOSFET과 완전 공핍형 SOI MOSFET을 구비한, 제2항에 따른 반도체 장치를 제조하기 위한 방법에 있어서,
    실리콘 기판 상에 연속해서 매립 산화막과 SOI층을 포함하는 SOI 기판의 SOI층에서 소자들을 분리시킴으로써 완전 공핍형 SOI MOSFET 형성 영역과 부분 공핍형 SOI MOSFET 형성 영역을 형성하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 내로 임계치 제어용 동일 불순물들을 동일한 선량(dosage)으로 주입하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 제1 게이트 산화막을 형성하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역 내의 SOI층 상에서 상기 제1 게이트 산화막을 제거하는 단계;
    상기 부분 공핍형 SOI MOSFET 형성 영역의 게이트 산화막보다 더 얇은 게이트 산화막을 상기 완전 공핍형 SOI MOSFET 형성 영역에 형성하는 단계;
    상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에서 상기 게이트 산화막을 제거하는 단계; 및
    상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 새로운 게이트 산화막을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 새로운 게이트 산화막을 형성하기 위한 상기 단계에서, 동일한 막두께의 게이트 산화막이 상기 완전 공핍형 SOI MOSFET 형성 영역과 상기 부분 공핍형 SOI MOSFET 형성 영역 모두의 SOI층 상에 형성되는 반도체 장치 제조 방법.
  6. 제3항에 있어서, 상기 부분 공핍형 SOI MOSFET 및 상기 완전 공핍형 SOI MOSFET은 n-채널 MOSFET이고, 붕소가 상기 주입 단계에서 주입되는 반도체 장치 제조 방법.
  7. 제4항에 있어서, 상기 부분 공핍형 SOI MOSFET 및 상기 완전 공핍형 SOI MOSFET은 n-채널 MOSFET이고, 붕소가 상기 주입 단계에서 주입되는 반도체 장치 제조 방법.
  8. 제3항에 있어서, 상기 게이트 산화막은 상기 제1 게이트 산화막 형성 단계에서 열 산화법(thermal oxidation method)에 의해 형성되는 반도체 장치 제조 방법.
  9. 제4항에 있어서, 상기 게이트 산화막은 상기 제1 게이트 산화막 형성 단계에서 열 산화법(thermal oxidation method)에 의해 형성되는 반도체 장치 제조 방법.
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