JPS61281558A - Mos型半導体装置 - Google Patents

Mos型半導体装置

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JPS61281558A
JPS61281558A JP60123589A JP12358985A JPS61281558A JP S61281558 A JPS61281558 A JP S61281558A JP 60123589 A JP60123589 A JP 60123589A JP 12358985 A JP12358985 A JP 12358985A JP S61281558 A JPS61281558 A JP S61281558A
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JP
Japan
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oxide film
film
insulating layer
layer
semiconductor device
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Pending
Application number
JP60123589A
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English (en)
Inventor
Tatsuo Noguchi
達夫 野口
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPS61281558A publication Critical patent/JPS61281558A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

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  • Engineering & Computer Science (AREA)
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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、MOS型半導体装置に関し、同一チップ上に
閾値電圧の異なるMOSトランジスタを有する多値論理
回路やEPROM等のMOS型半導体装置の改良に係わ
る。
〔発明の技術的背景〕
従来、閾値電圧の異なるMOSトランジスタを有する多
値論理回路は、第3図に示す構造のものが知られている
。第3図中の1は、例えばp型シリコン基板であり、こ
の基板1表面にはトランジスタを分離するためのフィー
ルド酸化膜2が設けられている。このフィールド酸化l
I2で分離された島状の基板領域には閾値電圧が互いに
異なるMOSトランジ4スタTrt 、Tr2が造られ
ている。
これらトランジスTrt 、Tr2は、基板1表面に互
いに電気的に分離されて設けられたn+型のソース、ド
レイン領域3.4と、これら領域3.4間のチャンネル
領域を含む基板1表面上にゲート酸化膜5を介して設け
られたゲート電極6とにより構成されている。そして、
各トランジスタTrl、Te3のチャンネル領域711
72 への不純物(通常、p型不純物)のイオン注入量
を変化させることにより、それらトランジスタTr1、
Te3の閾値電圧を互いに変化させている。
一方、EPROMは第4図に示す構造のものが従来より
知られている。第4図中の11は、例えばp型シリコン
基板であり、この基板11表面にはトランジスタを分離
するためのフィールド酸化膜12が設けられている。こ
のフィールド酸化膜12で分離された島状の基板領域に
は、互いに電気的に分離されたn+型のソース、ドレイ
ン領域13.14が設けられている。これらソース、ト
レイン領域13.14間のチャンネル領域を含む基板1
1表面上には、ゲート酸化膜15を介して多結晶シリコ
ンからなる浮遊ゲート16が設けられている。この浮遊
ゲート16の周囲には該ゲート16の熱酸化等により形
成された酸化膜17が設けられている。前記浮遊ゲート
16上面の酸化膜17上には多結晶シリコンからなる制
御ゲート18が設けられている。かかる構成のEPRO
Mにおいで、制御ゲート18とドレイン領域14に高電
圧を印加してドレイン領域14近傍で発生するホットエ
レクトロンをゲート酸化膜15を通して浮遊ゲート16
に注入することにより、トランジスタの閾値電圧を変化
させている。
〔背景技術の問題点〕
しかしながら、上述した第3図図示の多値論理回路にお
いて、イオン注入法により閾値電圧の異なるトランジス
タを作製する場合には閾値電圧の異なるトランジスタの
数だけ写真蝕刻法及びイオン注入を行なう必要があるた
め、工程が多く、生産性の低下を招く。また、イオン注
入法により閾値電圧を制御する場合には各トランジスタ
を作製した後でなければ閾値電圧をチョックできないた
め、ゲート酸化膜の膜厚等が設定値からずれると、閾値
電圧が変化して回路動作がなされなく問題が生じる。
一方、第4図図示のEPROMではチャンネル領域で発
生したホットエレクトロンをゲート酸化膜15を通して
浮遊ゲート16中に注入する時、シリコン基板11と該
ゲート酸化膜15との間の界面単位が増加し、トランジ
スタ特性が劣化するという問題がある。
〔発明の目的〕
本発明は、チャンネル領域の不純物濃度等を変化させる
ことなく、簡単な操作で閾値電圧を変化させることが可
能なMOS型半導体装置を提供しようとするものである
〔発明の概要〕
本発明は、絶縁層上に設けられた半導体層と、この半導
体層に前記絶縁層表面まで達するように互いに電気的に
分離して設けられた一導電型のソース、ドレイン領域と
、これらソース、トレイン領域間のチャンネル領域を含
む半導体層表面にゲート酸化膜を介して設けられたゲー
ト電極とを具備したMOS型半導体装置において、前記
絶縁層内に導電性パターンを他の半導体素子や配線と絶
縁して埋込むことを特徴とするものである。かかる本発
明よれば、絶縁層中にに浮遊した導電性パターンを埋め
込んでいるため、ゲート電極及びドレイン領域に高電圧
を印加し、ドレイン領域近傍の高電界によりホットエレ
クトロンを前記導電性パターンに注入でき、該導電性パ
ターンのバックゲート作用によりソース、トレイン領域
間の半導体層領域の閾値電圧を変化させることが可能と
なる。この場合、ゲート電極に電圧を印加した時に生じ
る空乏層が絶縁層の表面にまで達するように半導体層の
ソース、ドレイン領域間の領域の濃度及び厚さを選定す
れば、半導体装置の閾値電圧は浮遊した導電性パターン
に注入したキャリアの量の関数とすることができる。従
って、既述の如くチャンネル領域の不純物濃度等を変化
させることなく、簡単な操作で閾値電圧を変化させるこ
とが可能なMOS型半導体装置を得ることができる。
〔発明の実施例〕
以下、SOIを用いたMOSICに適用した例について
第1図(a)〜(C)の製造方法を併記して詳細に説明
する。
まず、例えばp型シリコン21を熱酸化処理を施して例
えば厚さ1μmの酸化膜22を形成した。
つづいて、全面に例えば厚さ4000人の多結晶シリコ
ン膜を堆積し、該多結晶シリコン膜にリンをドーピング
した後、写真蝕刻法によりリンドープ多結晶シリコン膜
をパターニングして酸化膜22上に多結晶シリコンパタ
ーン(浮遊電極)23を形成した(第1図(a)図示)
次いで、浮遊電極23を含む酸化膜22上にバイアスス
パッタリング法により表面が平坦な厚さ5000人の5
i02膜24を堆積した。これにより、浮遊電極23は
酸化膜22及びSiO2膜24膜厚4る絶縁層中に埋め
込まれる。なお、浮遊電極23上のSiO2膜24膜厚
4は、例えば1000人である。この工程において、C
VD法によりSiO2膜を堆積し、全面にレジスト膜を
塗布し、該レジスト膜とSiO2膜をエッチバックする
ことによって表面が平坦なSiO2膜を形成してもよい
。つづいて、全面にシリコン膜を堆積した後、レーザア
ニール又は電子ビームアニールを施してSiO2膜24
上24上結晶シリコン層25を形成した(同図(b>図
示)。この時の単結晶シリコン層25のボロン濃度は、
I X 10” !’ /cm3以下である。このよう
な厚さ6000人、ボロン濃度が1×1016/cm3
以下の単結晶シリコン層25を形成すれば、後接するゲ
ート電極に電圧を印加した際、空乏層は単結晶シリコン
層25より絶縁層を構成するS+02膜24表面まで充
分に到達する。
次いで、単結晶シリコン層25に選択酸化法等によりフ
ィールド酸化膜26を形成した後、熱酸化処理を施して
該フィールド酸化膜26で分離された単結砕シリコン層
の島状領域表面ド厚さ500人の熱酸化膜を成長した。
つづいて、全面に厚さ4000人の多結晶シリコン膜を
堆積し、リンをドーピングした後、写真蝕刻法によりリ
ンドープ多結晶シリコン膜をパターニングしてゲート電
極27を形成し、更に該ゲート電極27をマスクとして
熱酸化膜を選択的にエツチング除去してゲート酸化膜2
8を形成した。ひきつづき、ゲート電極27及びフィー
ルド酸化膜26をマスクとしてn型不純物、例えばリン
をイオン注入し、活性化して単結晶シリコン層25の島
状領域にSiO2膜24膜面4表面達するn+型のソー
ス、ドレイン領域29.30を形成した。この後、基板
21裏面にバイアス用電極31を形成してnチャンネル
MOSICを製造した(同図(C))。
しかして、本発明によれば閾値電圧を変化させたいトラ
ンジスタのゲート電極27及びドレイン領域30に通常
使用される電圧に比べて高い電圧を印加すると、酸化w
A22及び5i02膜24からなる絶縁層中に埋め込ま
れた浮遊電極23にキャリアが注入され、該浮遊電極2
3のバックゲート作用によりトランジスタの閾値を変化
できる。
この際、ソース、ドレイン領域29.30間の単結晶シ
リコン層領域は、ゲート電極27に電圧を印加した時に
生じる空乏層が浮遊電極23を埋め込んだ絶縁層を構成
する5if2膜24膜面4で到達するように濃度及び厚
さを選定されているため、該当するトランジスタの閾値
電圧は浮遊電極23に注入されたキャリアの量の関数と
することができる。なお、前記キャリアの注入において
浮遊電極2♀にホールを注入したい時は、基板21専面
の電極31にバイアス電圧を印加せず、エレクトロンを
注へしたい時、には、該電極に正のバイアス電圧を印加
する。こうした操作により、トランジスタの閾値電圧を
正方向へも貴方、向にも変化できる。
9一体、的には、集―回路、においで最初全てのトラン
ジスタをノーマリ−オフの状態とし、所、定のトランジ
スタの閾値電圧を上述した要領で変化させてノーマリ−
オンや、状輯することによってEPR。
OMとして利用できる。こうし′FFEPROMへの応
用において、従来のEPROMのようにホットエレクト
ロンを基板上のゲート酸化膜を通し正浮遊グー、ト、1
に4往入せず、トランジスタ動作に関係のない絶縁層に
埋め込んだ浮遊電極にキャリアを注入するため、従来の
よ、うに基板とゲート酸化膜の間の界、面準培が増大す
るというトランジスタの特性劣化を防止できる。
また、複数のトランジスタの閾値電圧を上述した要領で
選。択的に、変化させれば、容易に多値論理回路を実現
できる。
なお、上記実施例では絶縁層を半導体基板表面に形成し
た酸化膜及びバイアススパッタリングで堆積されたSi
O2膜により構成したが、これに限定されない。例えば
、ガラス等の絶縁基板と導電性パターン(浮遊電極)を
覆って埋込むためのSiO2膜等により構成してもよい
上記実施例では導電性パターンをリンドープ多結晶シリ
コンより形成したが、これに限定されない。例えば、タ
ングステン、モリブデン、チタン等の高融点金属やタン
グステンシリサイド、モリブデンシリサイド、チタンシ
リサイド等の高融点金属シリサイドで形成してもよい。
上記実施例では、絶縁層中に導電性パターン(浮遊電極
)を埋込む工程を酸化膜22上に該浮遊電極23を形成
し、バイアススパッタリングにより5102膜24を堆
積することによって行なったが、これに限定されない。
例えば、まずp型シリコン基板21の酸化膜22上にリ
ンドープ多結晶シリコン膜32を堆積し、この多結晶シ
リコン膜32上に耐酸化性の窒化シリコンパターン33
を形成する(第2図(a)図示)。つづいて、窒化シリ
コンパターン33をマスクとして熱酸化処理を施して露
出する多結晶シリコン膜を酸化し、更に窒化シリコンパ
ターン33を除去した後、残存多結晶シリコン膜の表面
層を酸化することにより同図(b)に示すように基板2
1上の酸化膜22と熱酸化膜34で埋め込まれた多結晶
シリコンパターン(浮遊電極)23′を形成してもよい
上記実施例では、ゲート電極に電圧を印加した時に生じ
る空乏層が絶縁層の表面にまで達するように半導体層の
ソース、ドレイン領域間の領域の濃度及び厚さを選定す
る手段として、単結晶シリコン層の形成時に行なったが
、これに限定されない。例えば、単結晶シリコン層を形
成し、フィールド酸化膜を形成した後、各島状領域に不
純物をイオン注入して濃度を調節することによって、前
記目的を達成するようにしてもよい。
〔発明の効果〕
以上詳述した如く、本発明によればチャンネル領域の不
純物濃度等を変化させることなく、簡単な操作で閾値電
圧を変化させることができ、ひいては多値論理回路やE
 P’ R’ OM等に適用し得るMOS型半導体装置
を提供できる。
【図面の簡単な説明】
第1図(a)〜(C)は本発明の実施例におけるnチャ
ンネル間O8ICを得るための製造工程を示す断面図、
第2図(a)、(b)は本発明の他の実施例を示す導電
パターンの形成工程を示す断面図、第3図は従来の多値
論理回路を示す断面図、第4図は従来のEPROMを示
すm1面図である。 21・・・p型シリコン基板、22・・・酸化膜、23
.23′・・・多結晶シリコンパターン(浮遊電極)、
24・・・5i02HIA、25・・・単結晶シリコン
層、26・・・フィールド酸化膜、27・・・ゲート電
極、28・・・ゲート酸化膜、29・・・ソース領域、
30・・・ドレイン領域、33・・・窒化シリコンパタ
ーン、34・・・熱酸化jI。

Claims (2)

    【特許請求の範囲】
  1. (1)、絶縁層上に設けられた半導体層と、この半導体
    層に前記絶縁層表面まで達するように互いに電気的に分
    離して設けられた一導電型のソース、ドレイン領域と、
    これらソース、ドレイン領域間のチャンネル領域を含む
    半導体層表面にゲート酸化膜を介して設けられたゲート
    電極とを具備したMOS型半導体装置において、前記絶
    縁層内に導電性パターンを他の半導体素子や配線と絶縁
    して埋込むことを特徴とするMOS型半導体装置。
  2. (2)、ソース、ドレイン領域間の半導体層領域の不純
    物濃度及び厚さを、ゲート電極に印加したバイアスによ
    り該半導体層領域に形成される空乏層の少なくとも一部
    が絶縁層の表面に達するように選定することを特徴とす
    る特許請求の範囲第1項記載のMOS型半導体装置。
JP60123589A 1985-06-07 1985-06-07 Mos型半導体装置 Pending JPS61281558A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459864A (en) * 1987-08-31 1989-03-07 Sony Corp Mos transistor
JP2006186403A (ja) * 1997-04-28 2006-07-13 Nippon Steel Corp 半導体装置及びその製造方法
US7808033B2 (en) 1997-04-28 2010-10-05 Yoshihiro Kumazaki Shield plate electrode for semiconductor device
JP2012146957A (ja) * 2010-12-21 2012-08-02 Seiko Instruments Inc 半導体不揮発性メモリ装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459864A (en) * 1987-08-31 1989-03-07 Sony Corp Mos transistor
JP2006186403A (ja) * 1997-04-28 2006-07-13 Nippon Steel Corp 半導体装置及びその製造方法
US7808033B2 (en) 1997-04-28 2010-10-05 Yoshihiro Kumazaki Shield plate electrode for semiconductor device
US8253186B2 (en) 1997-04-28 2012-08-28 Intellectual Ventures I Llc Semiconductor device having controllable transistor threshold voltage
JP2012146957A (ja) * 2010-12-21 2012-08-02 Seiko Instruments Inc 半導体不揮発性メモリ装置

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