DE102006029750B4 - Trenchtransistor und Verfahren zur Herstellung - Google Patents

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Abstract

Trenchtransistor mit einem aktiven Gebiet (1), das von einem Randtrench (2) umschlossen wird, wobei in den Randtrench (2) eine auf Gatepotenzial liegende Randelektrode (11) eingebettet ist, und das aktive Gebiet mehrere Gatetrenches (4), die jeweils mit einer Gatelektrode (11) und einer durch ein Feldoxid (8) isolierten Feldelektrode (7) gefüllt sind und eine zwischen den Gatetrenches (4) gebildete Mesastruktur (3) aus mehreren Mesagebieten aufweist, die zumindest mit ihren Stirnseiten an den Randtrench (2) angrenzen, dadurch gekennzeichnet, dass die an den Randtrench (2) angrenzenden stirnseitigen Bereiche der als Mesastreifen, deren Längsausdehnung größer als ihre Breite ist, gebildeten Mesagebiete einschließlich ihrer Stirnseiten (12) und auch die an die Mesastirnseiten (12) unmittelbar angrenzenden Bereiche der Längsseiten und der Oberseiten der streifenförmigen Mesagebiete (3) jeweils mit einer Mesa-Isolationsschicht (13) bedeckt sind und in den von der Mesa-Isolationsschicht (13) bedeckten Bereichen kein Sourcegebiet (S) aufweisen.

Description

  • Die Erfindung betrifft einen Trenchtransistor gemäß dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zur Herstellung eines derartigen Trenchtransistors gemäß dem Oberbegriff des Patentanspruchs 6. Ein Trenchtransistor in Übereinstimmung mit dem Oberbegriff des Patentanspruchs 1 ist zum Beispiel aus DE 103 50 684 A1 bekannt.
  • Trenchtransistoren der oben bezeichneten Art werden auch als Trenchtransistoren mit „geschlossenem Design” bezeichnet. 1 zeigt eine Prinzipskizze einer möglichen Ausführungsform eines Trenchtransistors mit geschlossenem Design (Draufsicht). Zu sehen ist ein aktives Gebiet 1 eines Trenchtransistors, das von einem Randtrench 2 umschlossen ist. Das aktive Gebiet 1 weist eine Mesastruktur auf, die hier aus mehreren, parallel zueinander angeordneten Mesastreifen 3 besteht. Die Mesastreifen 3 sind durch Gatetrenches 4 voneinander getrennt.
  • In 2A ist eine perspektivische Darstellung des mit ”D” gekennzeichneten Bereichs in 1 gezeigt. Dargestellt ist außerdem ein Teil eines Randabschlusses 5, der das aktive Gebiet (genauer gesagt den Randtrench 2) zumindest teilweise umgibt. Der Randabschluss 5 besteht aus mehreren mit einer Isolationsschicht (Feldoxidschicht) überzogenen Mesastreifen (Oxidrand) 3', die durch Randabschlusstrenches 6 voneinander getrennt sind.
  • In 2A ist ein Prozessstadium des Trenchtransistors gezeigt, bevor innerhalb der Trenchstruktur (bestehend aus Randtrench 2 und Gatetrenches 4) eine Feldelektrodenstruktur aus mehreren Feldelektroden 7 eingebettet wird, die mittels einer Feldoxidschicht 8 gegenüber dem Halbleiterkörper 9 isoliert sind (siehe 2B). Die Feldoxidschicht 8 wird durch Oxidation des gesamten Halbleiterkörpers 9 und anschließendem Rückätzen der so erzeugten Oxidschicht in die Trenchstruktur hinein hergestellt. Die verbleibenden Freiräume zwischen den Feldoxidschichtbereichen werden mit elektrisch leitendem Material (z. B. Polysilizium) gefüllt, um die Feldelektroden 7 zu erzeugen. Nun wird erneut der Halbleiterkörper 9 (zumindest die Mesastruktur) oxidiert, um eine Gateoxidschicht 10 zu erzeugen, wobei verbleibende Freiräume zwischen den Gateoxidschichtbereichen mit elektrisch leitendem Material (z. B. Polysilizium) gefüllt werden, um eine Gateelektrodenstruktur aus mehreren Gateelektroden 11 herzustellen. Anschließend bzw. vor Ausbilden der Gateoxidschicht 10 werden innerhalb der Mesastreifen 3 Sourcegebiete S sowie Bodygebiete B erzeugt, die bis an die Stirnseiten 12 der Mesastreifen 3 reichen. Damit ist der in 2B schematisch skizzierte Trenchtransistor hergestellt (in 2B ist eine verkleinerte Querschnittsdarstellung des in 2A gezeigten Trenchtransistors entlang der Schnittlinie A dargestellt, wobei in der 2A aber die Trenchfüllungen zur besseren Darstellung der einzelnen Trenches weggelassen sind).
  • Nachteilig an dem in 2B gezeigten Trenchtransistor ist, dass an den Stirnseiten 12 aufgrund der innerhalb des Randtrenches 2 vorgesehenen Gateelektrode 11 und aufgrund der Source- und Bodygebiete S, B, die bis an die Stirnseiten 12 der Mesastreifen 3 reichen, Kanäle innerhalb des Bodygebiets B erzeugt werden können, d. h. an den Stirnseiten elektrische Ströme zwischen dem Sourcegebiet S und dem Halbleiterkörper 9 induziert werden, wenn die Gateelektrode 11 zusammen mit den innerhalb der Gatetrenches 4 vorgesehenen Gateelektroden 11 auf Gatepotenzial liegt. Die elektrischen Ströme an den Stirnseiten 12 sind jedoch unerwünscht.
  • Zur Vermeidung der elektrischen Ströme an den Stirnseiten 12 ist es beispielsweise bekannt, die Sourcegebiete S nicht bis an die Stirnseiten 12 reichen zu lassen, sondern in den an die Stirnseiten 12 angrenzenden Bereichen der Mesastreifen 3 lediglich Bodygebiete B auszubilden. Hierzu wird im Stand der Technik beispielsweise während der Erzeugung der Sourcegebiete eine eigene Source-Fotomaske verwendet. Nachteilig hierbei ist, dass das Erzeugen der Sourcegebiete S dadurch unnötig aufwändig wird.
  • Bei einer aus der oben zitierten DE 103 50 684 A1 bekannten und dem Oberbegriff des Patentanspruchs 1 entsprechenden Leistungstransistoranordnung ist ein an ein Randtrench, in den eine auf Gatepotenzial liegende Randelektrode einbettet ist, angrenzendes Mesagebiet mit einer Isolationsschicht bedeckt, und in dem von dieser Mesaisolationsschicht bedeckten Bereich weist dieses Mesagebiet kein Sourcegebiet auf (vgl. 1 und die Beschreibung auf der Seite 2 der Druckschrift). Ähnliche Strukturen sind auch der Druckschrift US 2006/0017100 A1 und DE 102 12 149 A1 zu entnehmen. Diese in diesen Druckschriften beschriebene Mesaisolationsschicht bedeckt jedoch die Längsseiten der Mesagebiete, und die stirnseitige Konstruktion dieser Mesagebiete ist in diesen Druckschriften nicht beschrieben.
  • Die der Erfindung zugrunde liegende Aufgabe ist es, einen Trenchtransistor sowie ein dafür geeignetes Herstellungsverfahren anzugeben, bei dem einerseits die voranstehend dargelegten Probleme bezüglich der Leckströme an den Stirnseiten der Mesastreifen vermieden werden können, andererseits jedoch eine einfache Herstellung des Trenchtransistors ermöglicht wird.
  • Zur Lösung dieser Aufgabe stellt die Erfindung einen Trenchtransistor gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung ein Verfahren zur Herstellung eines Trenchtransistors gemäß Patentanspruch 6 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Der erfindungsgemäße Trenchtransistor weist ein aktives Gebiet auf, das von einem Randtrench umschlossen ist, wobei in den Randtrench eine auf Gatepotenzial liegende Randelektrode eingebettet ist, und das aktive Gebiet eine streifenförmige Mesastruktur aufweist, die zumindest mit den Stirnseiten der Mesastreifen an den Randtrench angrenzt. Der an den Randtrench angrenzende Bereich der Mesastruktur ist zumindest teilweise elektrisch deaktiviert, indem innerhalb des deaktivierten Bereichs (a) die Mesastruktur mit einer Mesa-Isolationsschicht bedeckt ist, und (b) kein Sourcegebiet vorgesehen ist.
  • Vorteil des erfindungsgemäßen Trenchtransistors ist es, dass die Mesa-Isolationsschicht gleichzeitig als Fotomaske zur Erzeugung der Sourcegebiete herangezogen werden kann, d. h., keine eigene Source-Fotomaske zur Aussparung der Sourcegebiete im Bereich der Mesastruktur, die an den Randtrench angrenzt, notwendig ist.
  • Die Mesa-Isolationsschicht wird zusammen mit der Feldelektroden-Isolationsschicht, die zur Isolation einer in die Randtrenches und/oder in die Gatetrenches eingebetteten Feldelektrodenstruktur gegenüber der Mesastruktur dient, in einem Prozessschritt hergestellt (d. h. die Mesa-Isolationsschicht ist Teil der Feldelektroden-Isolationsschicht). Ein Vorteil hierbei ist es, dass zur Erzeugung der Feldelektroden-Isolationsschicht (insbesondere beim Rückätzprozess derselben in die Trenchstruktur hinein) ohnehin eine Maske zum Einsatz kommt, die gleichzeitig zur Herstellung der Mesa-Isolationsschicht dient. Mit anderen Worten: Die zur Erzeugung der Feldelektroden-Isolationsschicht benötigte Maske wird so ausgelegt, dass der deaktivierte Bereich der Mesastruktur nicht von der Feldelektroden-Isolationsschicht befreit wird, sondern ein Rest der Feldelektroden-Isolationsschicht als Mesa-Isolationsschicht auf dem deaktivierten Bereich verbleibt.
  • Die Mesa-Isolationsschicht und die Feldelektroden-Isolationsschicht können beispielsweise durch Oxidation der Mesastruktur erzeugt werden.
  • Die Mesastruktur kann beispielsweise in Form mehrerer streifenförmiger Mesagebiete angelegt sein, deren Stirnseiten an den Randtrench angrenzen. Die Mesa-Isolationsschicht bedeckt die Stirnseiten sowie die an die Stirnseiten angrenzenden Bereiche der Längsseiten und der Oberseiten der Mesagebiete. Unterhalb des Bereichs der Mesa-Isolationsschicht, der die Oberseiten der Mesagebiete bedeckt, sind keine Sourcegebiete ausgebildet sein. Unterhalb des Bereichs der Mesa-Isolationsschicht, der die Oberseiten der Mesagebiete bedeckt, können Bodygebiete ausgebildet sind, die jeweils bis zu den Stirnseiten der Mesagebiete reichen (zur Vermeidung des so genannten „Punch-Effekts”). Die laterale Ausdehnung der Mesa-Isolationsschicht sollte, ausgehend von einer Stirnseite eines Mesagebiets in Richtung der jeweils anderen Stirnseite des Mesagebiets, in einem Bereich zwischen 0,1 μm und 2 μm liegen. Die Erfindung ist jedoch nicht auf diesen Bereich beschränkt.
  • Die Erfindung stellt weiterhin ein Verfahren zur Herstellung eines Trenchtransistors bereit, ausgehend von einem Halbleiterkörper, in dem vorgesehen sind: ein von einem Randtrench umschlossenes aktives Gebiet mit mehreren Gatetrenches, die jeweils mit einer Feldelektrode gefüllt sind und mit jeweils zwischen den Gatetrenches liegenden Mesagebieten, die zumindest mit ihren Stirnseiten an den Randtrench angrenzen, Erzeugen einer die als Mesastreifen, deren ihre Längsausdehung größer ist als ihre Breite, gebildeten Mesagebiete bedeckenden Isolationsschicht, Rückätzen der Isolationsschicht in den Randtrench und/oder in die Gatetrenches, wobei die im Randbereich und in den Gatetrenches verbleibenden Reste der Isolationsschicht zur Isolation einer in die Trenches einzubringenden Feldelektrodenstruktur gegenüber dem Halbleiterkörper dienen, und wobei das Rückätzen so erfolgt, dass zumindest die an den Randtrench angrenzenden stirnseitigen Bereiche der Mesastreifen jeweils von der Isolationsschicht bedeckt sind, Ausbilden von Bodygebieten und Sourcegebieten in der Mesastruktur unter Verwendung der Isolationsschicht als Maske, so dass kein Sourcegebiet in den mit der Isolationsschicht bedeckten stirnseitigen Bereichen der Mesastreifen gebildet wird.
  • Die Isolationsschicht kann beispielsweise durch Oxidation der Mesastruktur erzeugt werden.
  • Die Mesastreifen grenzen stirnseitig an den Randtrench. Das Rückätzen erfolgt so, dass die Isolationsschicht nach dem Rückätzen die Stirnseiten sowie die an die Stirnseiten angrenzenden Bereiche der Längsseiten und der Oberseiten der Mesastreifen bedeckt. Unterhalb des Bereichs der Isolationsschicht, der die Oberseiten der Mesastreifen bedeckt, können Bodygebiete ausgebildet werden, die jeweils bis zu den Stirnseiten der Mesastreifen reichen, indem unter Verwendung der Isolationsschicht als Maske Dotierstoffe des einen Leitungstyps in die Mesastreifen eingebracht werden, und anschließend ein Temperprozess ausgeführt wird, der bewirkt, dass die eingebrachten Dotierstoffe bis zu den jeweiligen Stirnseiten diffundieren. Unterhalb des Bereichs der Isolationsschicht, der die Oberseiten der Mesastreifen bedeckt, sind die Sourcegebiete so ausgebildet, dass diese nicht bis zu den Stirnseiten der Mesastreifen reichen, indem unter Verwendung der Isolationsschicht als Maske Dotierstoffe des anderen Leitungstyps in die Mesastreifen eingebracht werden. Die laterale Ausdehnung der Mesa-Isolationsschicht kann beispielsweise so gewählt sein und das Einbringen der Dotierstoffe des anderen Leitungstyps so erfolgen, dass der laterale Abstand der Sourcegebiete von den Stirnseiten in einem Bereich zwischen 0,1 μm und 2 μm liegt.
  • Der eine Dotiertyp ist hierbei vorzugsweise der p-Dotiertyp, der andere Dotiertyp der n-Dotiertyp. In diesem Fall ist der Dotiertyp des Halbleiterkörpers der andere Dotiertyp. Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
  • 1 eine Prinzipskizze einer Draufsicht auf einen Trenchtransistor gemäß dem Stand der Technik,
  • 2A eine perspektivische Ansicht eines Ausschnitts des in 1 gezeigten Trenchtransistors,
  • 2B eine Schnittdarstellung des in 2A gezeigten Trenchtransistors entlang der Schnittlinie A mit ”gefüllten” Trenches,
  • 3A eine perspektivische Darstellung einer möglichen Ausführungsform des erfindungsgemäßen Trenchtransistors, und
  • 3B eine Schnittdarstellung des in 3A gezeigten Trenchtransistors entlang der Schnittlinie A mit ”gefüllten” Trenches.
  • In den Figuren sind identische bzw. einander entsprechende Bereiche sowie Bauteile/Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet. Weiterhin können sämtliche Ausführungsformen invers dotiert ausgestaltet sein, d. h. n-Gebiete werden durch p-Gebieten ersetzt und umgekehrt.
  • In 3A ist ein Ausschnitt eines erfindungsgemäßen Trenchtransistors in perspektivischer Ansicht gezeigt. Das Prozessstadium des in 3A gezeigten Trenchtransistors entspricht dem des in 2A gezeigten Trenchtransistors, jedoch mit dem Unterschied, dass die Feldoxidschicht 8 nicht vollständig in die Trenchstruktur hinein zurückgeätzt wurde, sondern so rückgeätzt wurde, dass die Stirnseiten 12 sowie die an die Stirnseiten 12 angrenzenden Bereiche der Mesastreifen 3 von einem Feldoxidschichtrest als einer Mesa-Isolationsschicht 13 bedeckt sind.
  • In 3B ist eine verkleinerte Querschnittsdarstellung des in 3A gezeigten Trenchtransistors gezeigt, wobei jedoch wie in 2B die Trenchfüllungen zusätzlich eingebracht sind, welche in 3A wie in 2A zur Vereinfachung der Darstellung weggelassen sind. Auch sind in 3A die in der Ebene hinter der Isolationsschicht 13 liegenden Teile zu ihrer Verdeutlichung in Strichlinien dargestellt. Der Unterschied zu der in 2B gezeigten Ausführungsform ist, dass die an die Stirnseiten 12 angrenzenden Bereiche der Oberflächen sowie entsprechende Seitenflächen der Mesastreifen 3 nicht freiliegen (2B), sondern mit einem Feldoxidschichtrest (Mesa-Isolationsschicht 13) bedeckt sind. Des Weiteren sind an der Stirnseite 12 keine Sourcegebiete S, sondern lediglich Bodygebiete B ausgebildet: Die Mesa-Isolationsschicht 13 wird erfindungsgemäß als Maske zur Erzeugung der Sourcegebiete S verwendet, so dass die laterale Ausdehnung der Sourcegebiete S nicht bis an die Stirnseiten 12 heranreicht (es erfolgt vorzugsweise kein Temperprozess). Im Gegensatz hierzu wird zur Erzeugung des Bodygebiets nach Einbringen entsprechender Dotierstoffe in die Mesastreifen 3 ein Temperprozess durchgeführt, der so ausgelegt ist, dass die eingebrachten Dotierstoffe bis an die Stirnseiten 12 diffundieren und somit die in 3B gezeigten Bodygebiete B entstehen.
  • Die laterale Ausdehnung C der Mesa-Isolationsschicht 13 sollte so beschaffen sein, dass die unter Verwendung der Mesa-Isolationsschicht 13 erzeugten Sourcegebiete einen lateralen Abstand von 0,1 μm bis 2 μm zu den Stirnseiten 12 aufweisen.
  • In der folgenden Beschreibung sollen weitere Aspekte der Erfindung näher erläutert werden.
  • Ziel der Erfindung ist die Vermeidung von erhöhten Leckströmen, Schultern in der Eingangskennlinie sowie eine Verbesserung der Avalanche-Festigkeit und der Ausfallsverteilung bei Gateoxidtests (SSQ, E-const, HTGS) von Trench-Leistungstransistoren.
  • Bei Trench-Leistungstransistoren mit einem geschlossenen Design (Verwendung eines Randtrenches liegt auch an den Mesastirnseiten und insbesondere um die Ecken der Mesa ein Gateoxidbereich vor. Da während der Erzeugung der Sourcegebiete üblicherweise keine eigene Maske verwendet wird, erstrecken sich die Sourcegebiete bis zur Stirnseite der Mesa, womit diese und deren vertikalen Kanten aktives Kanalgebiet darstellen. Je nach Absättigung der Grenzfläche SiO2 kann dadurch ein Leckstrom unterhalb der Einsatzspannung fließen, wodurch eine Schulter in der Eingangskennlinie entsteht.
  • Um diese Effekte zu vermeiden, ist z. B. bekannt, die Source-Implantation mittels eigener Fototechnik an den Ecken auszusparen. In der Druckschrift JP2004-055976-A ist offenbart, an den Ecken p+-doterte Gebiete zu erzeugen, um die Ecken zu deaktivieren. Es wurde auch erkannt, dass die Avalanche-Festigkeit von Systemen ohne Mesastirnseiten-Abschattung bei der Source-Implantation geringer ist als bei vergleichbaren Tansistoren mit Abschattung. Eine Aufschmelzung im Bereich der Mesastirnseiten konnte beobachtet werden.
  • Erfindungsgemäß werden die Mesastirnseiten der Trenchtransistoren inaktiv ausgestaltet. Damit ist insbesondere gemeint, dass weder Gateoxid- noch Sourcegebiete im Bereich der Mesastirnseiten vorhanden sind. Ein Vorteil der Erfindung ist, dass dafür keine eigene Fototechnik eingeführt werden muss. Die Abdeckung des an den Randtrench angrenzenden Bereichs der Mesastruktur mit Feldoxid (Mesa-Isolationsschicht) sowie die Positionierung der Kantenlage der Mesa-Isolationsschicht auf der Mesastruktur sollten so ausgestaltet sein, dass durch die Body-Diffusion ein ausreichend dotiertes p-Gebiet bis zur Mesastirnseite entsteht, so dass kein ”Punchen” eintritt, und andererseits die Sourcegebiete weit genug von den Stirnseiten entfernt sind.
  • Ein wesentlicher Aspekt der Erfindung liegt demnach darin, die Mesastirnseiten von Trench-Leistungstransistoren mit Feldoxid abzudecken, so dass diese Bereiche elektrisch inaktiv werden.
  • Beispielsweise kann die Feldoxidkante einen Abstand im Bereich zwischen 0,1 μm und 2,0 μm zur Mesastirnseite hin aufweisen. Damit ist je nach Prozessführung die Spannungsfestigkeit des Bauelements gewährleistet und gleichzeitig die Mesastirnseite elektrisch deaktiviert.
  • 2A zeigt den Stand der Technik mit aktiven Mesastirnseiten (nach der Feldoxidätzung). In weiterer Folge wird die gesamte Mesa mit Gateoxid umschlossen.
  • 3A zeigt die erfindungsgemäße Struktur mit inaktiven Mesastirnseiten durch Abdeckung mit Feldoxid über die Mesakanten hinein (Richtung Zellenfeld).
    • 1
    aktives Gebiet
    2
    Randtrench
    3, 3'
    Mesastreifen
    4
    Gatetrench
    5
    Randabschluss
    6
    Randabschlusstrench
    7
    Feldelektroden
    8
    Feldoxidschicht
    9
    Halbleiterkörper
    10
    Gateoxidschicht
    11
    Gateelektrode
    12
    Stirnseite
    13
    Mesa-Isolationsschicht
    B
    Body
    C
    laterale Ausdehnung
    D
    Bereich
    S
    Source

Claims (10)

  1. Trenchtransistor mit einem aktiven Gebiet (1), das von einem Randtrench (2) umschlossen wird, wobei in den Randtrench (2) eine auf Gatepotenzial liegende Randelektrode (11) eingebettet ist, und das aktive Gebiet mehrere Gatetrenches (4), die jeweils mit einer Gatelektrode (11) und einer durch ein Feldoxid (8) isolierten Feldelektrode (7) gefüllt sind und eine zwischen den Gatetrenches (4) gebildete Mesastruktur (3) aus mehreren Mesagebieten aufweist, die zumindest mit ihren Stirnseiten an den Randtrench (2) angrenzen, dadurch gekennzeichnet, dass die an den Randtrench (2) angrenzenden stirnseitigen Bereiche der als Mesastreifen, deren Längsausdehnung größer als ihre Breite ist, gebildeten Mesagebiete einschließlich ihrer Stirnseiten (12) und auch die an die Mesastirnseiten (12) unmittelbar angrenzenden Bereiche der Längsseiten und der Oberseiten der streifenförmigen Mesagebiete (3) jeweils mit einer Mesa-Isolationsschicht (13) bedeckt sind und in den von der Mesa-Isolationsschicht (13) bedeckten Bereichen kein Sourcegebiet (S) aufweisen.
  2. Trenchtransistor nach Anspruch 1, dadurch gekennzeichnet, dass die Mesa-Isolationsschicht (13) aus Feldoxid besteht.
  3. Trenchtransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Mesa-Isolationsschicht (13) und das Feldoxid aus einem Oxid des Materials der Mesagebiete bestehen.
  4. Trenchtransistor nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass unterhalb des Bereichs der Mesa-Isolationsschicht (13), der die Oberseiten der Mesagebiete (3) bedeckt, Bodygebiete (B) ausgebildet sind, die jeweils bis zu den Stirnseiten (12) der Mesagebiete (3) reichen.
  5. Trenchtransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die laterale Ausdehnung (C) der Mesa-Isolationsschicht (13), ausgehend von der Stirnseite (12) der Mesastreifen (3) in der Längsrichtung gesehen in einem Bereich zwischen 0,1 μm und 2 μm liegt.
  6. Verfahren zur Herstellung eines Trenchtransistors, ausgehend von einem Halbleiterkörper (9), in dem vorgesehen sind: – ein von einem Randtrench (2) umschlossenes aktives Gebiet (1) mit mehreren Gatetrenches (4), die jeweils mit einer Feldelektrode gefüllt sind und mit jeweils zwischen den Gatetrenches (4) liegenden Mesagebieten (3), die zumindest mit ihren Stirnseiten an den Randtrench (2) angrenzen, gekennzeichnet durch die folgenden Schritte: – Erzeugen einer die als Mesastreifen, deren ihre Längsausdehung größer ist als ihre Breite, gebildeten Mesagebiete (3) bedeckenden Isolationsschicht (8, 13), – Rückätzen der Isolationsschicht (8, 13) in den Randtrench (2) und/oder in die Gatetrenches (4), wobei die im Randbereich (2) und in den Gatetrenches (4) verbleibenden Reste der Isolationsschicht (8) zur Isolation einer in die Trenches einzubringenden Feldelektrodenstruktur (7) gegenüber dem Halbleiterkörper (9) dienen, und wobei das Rückätzen so erfolgt, dass die an den Randtrench (2) angrenzenden stirnseitigen Bereiche der Mesastreifen (12) und auch die an die Stirnseiten angrenzenden Bereiche der Längsseiten und der Oberseite der Mesastreifen (3) jeweils von der Isolationsschicht (13) bedeckt sind, und – Ausbilden von Bodygebieten (B) und Sourcegebieten (S) in der Mesastruktur (3) unter Verwendung der Isolationsschicht als Maske, so dass kein Sourcegebiet in den mit der Isolationsschicht (13) bedeckten stirnseitigen Bereichen (12) der Mesastreifen (3) gebildet wird.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Isolationsschicht (8, 13) durch Oxidation der Mesagebiete (3) erzeugt wird.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass unterhalb des Bereichs der Isolationsschicht (13), der die Oberseiten der stirnseitigen Bereiche der Mesastreifen (3) bedeckt, Bodygebiete (B) ausgebildet werden, die jeweils bis zu den Stirnseiten (12) der Mesastreifen (3) reichen, indem unter Verwendung der Isolationsschicht (13) als Maske Dotierstoffe des einen Leitungstyps in die Mesastreifen (3) eingebracht werden, und anschließend ein Temperprozess ausgeführt wird, der bewirkt, dass die eingebrachten Dotierstoffe bis zu den jeweiligen Stirnseiten (12) der Mesastreifen (3).
  9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass unter Verwendung der Isolationsschicht (13) als Maske Dotierstoffe des anderen Leitungstyps in die Mesastreifen (3) zur Bildung der nicht bis zu den Stirnseiten (12) der Mesastreifen reichenden Sourcegebiete eingebracht werden.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die laterale Ausdehnung (C) der Mesa-Isolationsschicht (13) gesehen in der Längsrichtung der Mesastreifen (3) so gewählt ist und das Einbringen der Dotierstoffe des anderen Leitungstyps so erfolgt, dass der laterale Abstand der Sourcegebiete (S) von den Stirnseiten (12) der Mesastreifen (3) in einem Bereich zwischen 0,1 μm und 2 μm liegt.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127885A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
US20030047776A1 (en) * 2001-09-13 2003-03-13 Hueting Raymond J.E. Edge termination in MOS transistors
US6548860B1 (en) * 2000-02-29 2003-04-15 General Semiconductor, Inc. DMOS transistor structure having improved performance
DE10212149A1 (de) * 2002-03-19 2003-10-16 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
JP2004055976A (ja) * 2002-07-23 2004-02-19 Toyota Industries Corp トレンチ構造を有する半導体装置
DE10350684A1 (de) * 2003-10-30 2005-06-09 Infineon Technologies Ag Leistungstransistoranordnung und Verfahren zu deren Herstellung
US20060017100A1 (en) * 2004-07-14 2006-01-26 International Rectifier Corporation Dynamic deep depletion field effect transistor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6921939B2 (en) * 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548860B1 (en) * 2000-02-29 2003-04-15 General Semiconductor, Inc. DMOS transistor structure having improved performance
DE10127885A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Trench-Leistungshalbleiterbauelement
US20030047776A1 (en) * 2001-09-13 2003-03-13 Hueting Raymond J.E. Edge termination in MOS transistors
DE10212149A1 (de) * 2002-03-19 2003-10-16 Infineon Technologies Ag Transistoranordnung mit Schirmelektrode außerhalb eines aktiven Zellenfeldes und reduzierter Gate-Drain-Kapazität
JP2004055976A (ja) * 2002-07-23 2004-02-19 Toyota Industries Corp トレンチ構造を有する半導体装置
DE10350684A1 (de) * 2003-10-30 2005-06-09 Infineon Technologies Ag Leistungstransistoranordnung und Verfahren zu deren Herstellung
US20060017100A1 (en) * 2004-07-14 2006-01-26 International Rectifier Corporation Dynamic deep depletion field effect transistor

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