JP2004048004A - Eeprom及びその製造方法 - Google Patents
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Abstract
【解決手段】EEPROMは半導体基板の表面に比べて凹形成されたトレンチ素子分離膜を含んでおり、半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部まで活性領域として活用する。これにより、平面レイアウト上に単位セルの大きさの増加なしにも実質的な有効チャンネル領域を拡張させてセル性能が向上できる。
【選択図】 図6
Description
【発明の属する技術分野】
本発明は電源が供給されなくてもデータが消去されない不揮発性メモリ素子及びその製造方法に係り、より詳細にはEEPROM(ElectricallyErasable Programmable ROM)及びその製造方法に関する。
【0002】
【従来の技術】
電気的に書き直し可能な不揮発性メモリをEEPROMと呼んでいる。EEPROMとしては、フローティングゲート型、MNOS(Metal−Nitride−Oxide−Silicon)型、MONOS(Metal−Oxide−Nitride−Oxide−Silicon)型、またはSONOS(Silicon−Oxide−Nitride−Oxide−Silicon)型など種々な特徴を有する構造が提案された。
【0003】
その中で、典型的なSONOS型EEPROMは図1及び図2に示されている。図1は、ビットライン方向に切断した断面図であり、図2は、ゲート方向に切断した断面図である。図1及び図2を参照すれば、素子分離膜15が形成された基板10の上に下部酸化膜20、窒化膜30、上部酸化膜40及びポリシリコン膜50よりなる積層体がある。下部酸化膜20は、トンネル酸化膜であり、窒化膜30はメモリ(ストレージ)層であり、上部酸化膜40は、充電電荷の損失を防ぐブロッキング膜の役割を果たし、ポリシリコン膜50はゲートである。このような積層体の両側の基板10内にはソース/ドレーン60が形成されている。このようなSONOS型EEPROMを駆動する方式は特許文献1に開示されている。
【0004】
このようなSONOS型の構造は非常に簡単であり、プログラム/消去時に使われる電圧がフローティングゲート型の構造に比べて相対的に低いので、セル縮少の側面でも有利である。ところが、EEPROMをさらに高集積化しようとすれば、その規格縮少による素子間の隔離及び活性領域面積の制限などの問題を解決する必要がある。
【0005】
【特許文献1】
米国特許第6,040,995号明細書
【0006】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、従来のEEPROMに比べてさらに高集積化できるEEPROMを提供することである。
【0007】
本発明が解決しようとする他の技術的課題は、セル性能の向上効果があり、これによって追加的なセルサイズの縮少可能なSONOS型EEPROMの製造方法を提供することである。
【0008】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明によるEEPROMは半導体基板の表面に対して凹形成されたトレンチ素子分離膜、前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿って形成されたトンネル酸化膜、前記トンネル酸化膜上に形成された窒化膜、前記窒化膜上に形成されたブロッキング酸化膜、及び前記ブロッキング酸化膜の上に形成されたポリシリコンゲート導電層、を含む。
【0009】
前記ゲート導電層と前記ブロッキング酸化膜との界面のうち、前記素子分離膜とその上方で対向している部分は前記半導体基板の表面よりも下に位置できる。そして、前記素子分離膜に対して突出された半導体基板部のエッジは丸いことが望ましい。
【0010】
従来のSONOS型EEPROMは図2のA部分のように一般的な2次元的活性領域の下部酸化膜20、窒化膜30及び上部酸化膜40部分のみをストレージとして使用する。しかし、本発明によるSONOS型EEPROMは、セルの2次元的なレイアウトは従来と同一であるが、活性領域の幅を増加させたような3次元的な効果を有する。これは半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部まで活性領域に活用できるので可能である。
【0011】
前記他の技術的課題を達成するために、本発明によるEEPROMの製造方法では、半導体基板上に活性領域と非活性領域とを定義した後、前記非活性領域に前記半導体基板の表面に対して凹状の素子分離膜を形成することによって前記素子分離膜の上側傍に露出された半導体基板部まで前記活性領域を拡張させる。前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿ってトンネル酸化膜を形成する。次いで、前記トンネル酸化膜上に窒化膜、ブロッキング酸化膜及びポリシリコンゲート導電層を順次に形成する。
【0012】
前記凹状の素子分離膜を形成するためには、前記非活性領域に前記半導体基板の表面と実質的に平行なトレンチ素子分離膜を形成した後、前記素子分離膜が所定厚さに残るようにエッチングして凹状の素子分離膜を形成する。前記素子分離膜が所定厚さに残るようにエッチングする段階はHFを利用したウェットエッチバックを利用して行われる。
【0013】
前記活性領域を拡張する段階後、前記素子分離膜に対して突出された半導体基板部のエッジを丸くする段階をさらに含むことが望ましい。この場合に、前記エッジにNH4OH、H2O2及びH2Oの混合液を適用してエッチングする方法が利用でき、あるいは前記エッジを酸化させた後、酸化済みの部分をウェットエッチングで除去する方法が利用できる。
【0014】
前記トンネル酸化膜はLPCVD(Low Pressure Chemical Vapor Deposition)法により酸化膜を蒸着した後、前記酸化膜にアニーリング段階を行って形成できるが、ここでアニーリング段階のガス雰囲気はN2O、NO、またはN2O及びNOの両方ともを含むことが望ましい。
【0015】
本発明によるSONOS型EEPROMは、セルの2次元的なレイアウトは従来と同一であるが、活性領域の幅を増加させたような3次元的な効果を有することができる。これは半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部までも活性領域に活用できるので可能である。このように製作されたSONOS活性領域の側壁にも窒化膜のストレージが形成され、これによってチャンネルを増加させることができる。したがって、プログラム/消去効率及び消去時のセル電流の性能が向上できる。
【0016】
【発明の実施の形態】
以下、添付した図面に基づき、本発明を詳述する。しかし、本発明の実施例は種々な他の形態に変形でき、本発明の範囲が下記に詳述する実施例によって限定されると解釈されてはならない。本発明の実施例は当業界の当業者に本発明をより完全に説明するために提供されるものである。したがって、図面での要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号は同じ要素を意味する。
【0017】
図3ないし図6は、本発明の一実施例によってSONOS型EEPROMを製造する方法を工程順序によって示すものであって、ゲート方向に切断した断面図である。
【0018】
まず図3を参照すれば、半導体基板110を準備し、必要な場合に、イオン注入してウェル(図示せず)を形成する。次いで、半導体基板110上に活性領域と非活性領域とを区分するSTI(Shallow Trench Isolation)115を形成する。STI115は非活性領域に形成されるものであって、半導体基板110の表面と実質的に平行に形成される。
【0019】
かかるSTI115を形成する方法は、公知の方法に従うことができる。例えば、半導体基板110に酸化膜及び窒化膜を形成した後、これらをパターニングしてトレンチを形成する部位に開口部を作る。次にパターニングされた酸化膜及び窒化膜をマスクとして使用して半導体基板110に3000〜6000Åのトレンチを形成する。次いで、トレンチ内部を絶縁物質で満たす。例えば、トレンチの内壁上に酸化膜ライナ及び/または窒化膜ライナを形成した後、その上に中温酸化膜(Middle Temperature Oxide:MTO)を形成し、残りの部分にはギャップフィリング性能の優れた物質、例えば、USG(Undoped Silicate Glass)またはHDP−CVD(HighDensity Plasma−CVD)法を利用して形成した酸化膜で埋め込む。かかる結果物の上面をCMPまたはエッチバック法で平坦化する。この時に、パターニングされた窒化膜がCMP工程のストッパまたはエッチバックのストッパとして作用する。最後に、半導体基板110上に残っているパターニングされた酸化膜と窒化膜とを除去すれば、半導体基板110の表面よりも若干高いか、殆ど段差のない平行なSTI115が形成される。
【0020】
図4を参照すれば、前記STI115が所定厚さに残るようにエッチングして半導体基板110の表面に対して凹状の素子分離膜115aを形成する。トレンチ素子分離膜115aに比べて上方に突出された半導体基板部は全部活性領域として活用できる。したがって、活性領域は素子分離膜115aの上側傍に露出された半導体基板部までに拡張される。その結果、2次元的なレイアウトを変更しなくても活性領域を拡張させうる。
【0021】
前記STI115をエッチングする時にはHFを利用したウェットエッチバックが利用できる。HFはH2Oに希釈したものを利用するが、その温度は一般的に室温にする。HFとH2Oとの比率は1:10〜1:1000にできる。HFを適用する方法も、ディップ式またはスプレー式が利用できる。他の代案として、HFをNH4Fと混合してBOE(Buffered Oxide Etchant)の形で適用することもできる。このようなエッチング液の適用される時間を調節することによって所望の厚さの素子分離膜115aを残す。
【0022】
素子分離膜115aが従来のフィールド酸化膜よりも薄くても活性領域が相対的に上方に突出していて効果的に素子間の隔離ができる。しかし、もし薄くなった素子分離膜115aの厚さが問題であれば、図3を参照して説明した段階で、STI115を形成する時のトレンチをもっと深く形成することによって、残っている素子分離膜115aを厚くする。
【0023】
図5を参照すれば、素子分離膜115aとそれに対して突出された半導体基板110との面に沿ってトンネル酸化膜120を形成する。トンネル酸化膜120は図4の結果物を熱酸化させて形成できる。他の代案として、トンネル酸化膜120はLPCVD法によってMTOを蒸着した後、前記MTOにアニーリング段階を行って形成できる。この時のアニ−リングはガス雰囲気としてN2O、NO、またはN2O及びNOの両方ともを含むものを使用する。蒸着された状態のMTOはその表面にシリコンダングリングボンド(dangling bond)の欠陥がありがちである。N2OまたはNO雰囲気でのアニ−リングはこのような欠陥をなくしてMTOの漏れ電流特性及び信頼性を向上させる。
【0024】
次いで、トンネル酸化膜120上にメモリ(ストレージ)層の窒化膜130を形成する。窒化膜130はトンネル酸化膜120を窒化処理して形成でき、あるいはLPCVD法によって窒化膜を蒸着して形成できる。その上に充電電荷の損失を防ぐブロッキング酸化膜140を形成する。ブロッキング酸化膜140も熱酸化法によって形成できる。
【0025】
図6を参照すれば、ブロッキング酸化膜140の上にポリシリコンゲート導電層150を形成する。ゲート導電層150とブロッキング酸化膜140との界面のうち、素子分離膜115aとその上方で対向している部分は半導体基板110の表面よりも下に位置する。ポリシリコンはLPCVD法で500℃ないし700℃に蒸着できる。不純物がドーピングされていない状態で蒸着した後、AsまたはPをイオン注入でドーピングして導電性を有するようにでき、蒸着時、インサイチュで不純物をドーピングしてドープトポリシリコン状態に蒸着することもできる。
【0026】
図6から分かるように、本発明によるEEPROMは半導体基板110の表面に対して凹形成されたトレンチ素子分離膜115a、素子分離膜115aと素子分離膜115aに対して突出された半導体基板110との面に沿って形成されたトンネル酸化膜120、トンネル酸化膜120上に形成された窒化膜130、窒化膜130上に形成されたブロッキング酸化膜140、及びブロッキング酸化膜140上に形成されたポリシリコンゲート導電層150、を含む。ゲート導電層150とブロッキング酸化膜140との界面のうち、素子分離膜115aとその上方で対向している部分は半導体基板110の表面よりも下に位置する。
【0027】
従来のSONOS型EEPROMは、図2でAに表示した部分のように一般的な2次元的活性領域の下部酸化膜20、窒化膜30及び上部酸化膜40だけをストレージとして使用する。しかし、本発明によるSONOS型EEPROMは、セルの2次元的なレイアウトは同一であるが、活性領域の幅を増加させたような3次元的な効果を有することができる。これは半導体基板110の表面だけでなく素子分離膜115aの上側傍に露出された半導体基板部までも活性領域に活用できるので可能である。
【0028】
図7は、図6のB部分を拡大して示す図面である。図7のように、素子分離膜115aの上側傍に露出された半導体基板部に追加的なストレージDが形成されてこれが活用できるので、活性領域の幅を増加させる効果がある。これによって半導体基板110にも追加的なチャンネルCが形成される。したがって、プログラム及び消去効率、並びに読み取り時のセル電流の性能向上が具現できる。性能が向上した部分ほどセルが縮少できるので、高集積化に有利に適用できる。すなわち、平面よりも拡張された活性領域を使用することによって、相対的に面積を拡張できて高集積化と素子密度の増加とができ、効果的に隔離された単位素子が形成できる。
【0029】
図8及び図9は、本発明の他の実施例によって、SONOS型EEPROMを製造する方法を工程順序によって示す単面図である。
まず、図3及び図4を参照して説明した段階まで進む。次いで、図8のように、素子分離膜115aに対して突出された半導体基板部110のエッジを丸くして丸いエッジEを形成する。
【0030】
例えば、図4で示すような角張ったエッジにNH4OH、H2O2及びH2Oの混合液を適用してエッチングする方法が利用できる。エッジは前記混合液による攻撃を他の部分に比べて相対的に多く受けるので丸くなる。NH4OH、H2O2及びH2Oの混合比は1:1:5〜1:4:100にできる。混合液の温度は50℃ないし75℃でありうる。
【0031】
またはエッジを酸化させた後、酸化された部分をウェットエッチングで除去する方法が利用できる。図4の結果物を酸化雰囲気に露出させれば半導体基板110の露出された部分が酸化されるが、特に角張ったエッジ部で酸化が活発に起こり、エッジ部に形成された酸化膜は半導体物質と丸い界面とを形成する。HFなどを利用したウェットエッチングでエッジ部に形成された酸化膜を除去すればエッジの丸い面が露出される。
【0032】
図9を参照すれば、素子分離膜115aとそれに対して突出された半導体基板110との面に沿ってトンネル酸化膜120を形成する。そして、その上に順に窒化膜130、ブロッキング酸化膜140及びポリシリコンゲート導電層150を形成する。
【0033】
本実施例のように丸いエッジEを形成すれば、角張ったエッジに電界が集中する現象を防止できる。エッジに電界集中することを防ぐことによってトンネル酸化膜120が劣化する不良を防止する。
【0034】
ポリシリコンゲート導電層150を形成した後でシリサイド155をさらに形成する。例えば、コバルトシリサイド、タングステンシリサイドまたはチタンシリサイドをさらに形成できる。かかるシリサイド155はポリシリコンゲート導電層150の上にコバルト、タングステンまたはチタンを積層した後、RTA(Rapid Thermal Annealing)のような熱処理を行う。すると、ポリシリコンゲート導電層150から供給されたシリコンと積層された金属とが反応してシリサイド155が形成される。反応していない金属は後続して洗浄除去する。シリサイド155はポリシリコンに比べて抵抗が低いので、素子の駆動速度が改善できる。
【0035】
【発明の効果】
以上では本発明の実施例について説明しているが、本発明は前記した実施例に限定されることではなくて、種々な変更や変形が可能である。本発明は特許請求の範囲によって定義される本発明の思想及び範疇内に含まれる代案、変形及び等価を含む。
【0036】
本発明で提案するEEPROMは、半導体基板の表面に比べて凹形成されたトレンチ素子分離膜を含んでおり、半導体基板の表面だけでなく素子分離膜の上側傍に露出された半導体基板部まで活性領域として活用できる。したがって、平面レイアウト上に単位セルの大きさの増加なしにも実質的な有効チャンネル領域を拡張させてプログラム及び消去効率を増加させる。
【0037】
したがって、本発明によれば、セル性能が向上でき、性能向上の部分ほどの追加的なセルサイズ縮少も可能である。したがって、高集積化及び素子のパッキング密度の向上ができる
【図面の簡単な説明】
【図1】従来のSONOS型EEPROMを説明するための図面である。
【図2】従来のSONOS型EEPROMを説明するための図面である。
【図3】本発明の一実施例によってSONOS型EEPROMを製造する方法を工程順序によって示す断面図である。
【図4】本発明の一実施例によってSONOS型EEPROMを製造する方法を工程順序によって示す断面図である。
【図5】本発明の一実施例によってSONOS型EEPROMを製造する方法を工程順序によって示す断面図である。
【図6】本発明の一実施例によってSONOS型EEPROMを製造する方法を工程順序によって示す断面図である。
【図7】図6のB部分を拡大して示す図である。
【図8】本発明の他の実施例によってSONOS型EEPROMを製造する方法を工程順序によって示す断面図である。
【図9】本発明の他の実施例によってSONOS型EEPROMを製造する方法を工程順序によって示す断面図である。
【符号の説明】
110 半導体基板
115a トレンチ素子分離膜
120 トンネル酸化膜
130 窒化膜
140 ブロッキング酸化膜
150 ポリシリコンゲート導電層
Claims (12)
- 半導体基板の表面に対して凹形成されたトレンチ素子分離膜と、
前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿って形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたブロッキング酸化膜と、
前記ブロッキング酸化膜上に形成されたポリシリコンゲート導電層と、を含むことを特徴とするEEPROM。 - 前記ゲート導電層と前記ブロッキング酸化膜との界面のうち、前記素子分離膜と上方で対向している部分は前記半導体基板の表面よりも下に位置することを特徴とする請求項1に記載のEEPROM。
- 前記素子分離膜に対して突出された半導体基板部のエッジが丸いことを特徴とする請求項1に記載のEEPROM。
- 半導体基板上に活性領域と非活性領域とを定義する段階と、
前記非活性領域に前記半導体基板の表面に対して凹状の素子分離膜を形成することによって前記素子分離膜の上側傍に露出された半導体基板部まで前記活性領域を拡張する段階と、
前記素子分離膜と前記素子分離膜に対して突出された半導体基板との面に沿ってトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上に窒化膜、ブロッキング酸化膜及びポリシリコンゲート導電層を順次に形成する段階と、を含むことを特徴とするEEPROMの製造方法。 - 前記凹状の素子分離膜を形成する段階は、
前記非活性領域に前記半導体基板の表面と実質的に平行なトレンチ素子分離膜を形成する段階と、
前記素子分離膜が所定厚さに残るようにエッチングして前記凹状の素子分離膜を形成する段階と、を含むことを特徴とする請求項4に記載のEEPROMの製造方法。 - 前記素子分離膜が所定厚さに残るようにエッチングする段階は、HFを利用したウェットエッチバックを利用して行うことを特徴とする請求項5に記載のEEPROMの製造方法。
- 前記活性領域を拡張する段階後、
前記素子分離膜に対して突出された半導体基板部のエッジを丸くする段階をさらに含むことを特徴とする請求項4に記載のEEPROMの製造方法。 - 前記素子分離膜に対して突出された半導体基板部のエッジを丸くするために、前記エッジにNH4OH、H2O2及びH2Oの混合液を適用してエッチングすることを特徴とする請求項7に記載のEEPROMの製造方法。
- 前記素子分離膜に対して突出された半導体基板部のエッジを丸くするために、前記エッジを酸化させた後、酸化された部分をウェットエッチングで除去することを特徴とする請求項7に記載のEEPROMの製造方法。
- 前記トンネル酸化膜を形成する段階は、
LPCVD法によって酸化膜を蒸着する段階と、
前記酸化膜をアニーリングする段階と、を含み、
前記アニーリングする段階のガス雰囲気はN2O、NO、またはN2O及びNOの両方ともを含むことを特徴とする請求項4に記載のEEPROMの製造方法。 - 前記窒化膜は、前記トンネル酸化膜を窒化処理して形成するか、又はLPCVD法によって窒化膜を蒸着して形成することを特徴とする請求項4に記載のEEPROMの製造方法。
- 前記ポリシリコンゲート導電層を形成した後でコバルトシリサイド、タングステンシリサイドまたはチタンシリサイドをさらに形成することを特徴とする請求項4に記載のEEPROMの製造方法。
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