JP3067268B2 - 不揮発性半導体装置の製造方法 - Google Patents
不揮発性半導体装置の製造方法Info
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- JP3067268B2 JP3067268B2 JP3135611A JP13561191A JP3067268B2 JP 3067268 B2 JP3067268 B2 JP 3067268B2 JP 3135611 A JP3135611 A JP 3135611A JP 13561191 A JP13561191 A JP 13561191A JP 3067268 B2 JP3067268 B2 JP 3067268B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【0001】
【産業上の利用分野】本発明は、不揮発性半導体装置の
製造方法に関し、特にトレンチ型メモリセル構造を有す
るEPROMに代表される不揮発性半導体装置の製造方
法に関する。
製造方法に関し、特にトレンチ型メモリセル構造を有す
るEPROMに代表される不揮発性半導体装置の製造方
法に関する。
【0002】
【従来の技術】不揮発性半導体装置の一種として、フロ
ーティングゲート(浮遊ゲート)とコントロールゲート
(制御ゲート)を有する消去可能なPROM、即ちEP
ROMが知られている。このEPROMにおいて、ユニ
ットセルサイズの縮小化を図るために、フローティング
ゲートを素子分離のためのトレンチ(溝)とセルフアラ
イン(自己整合)で形成したトレンチ型メモリセル構造
のものが報告されている(NIKKEI MICRODEVICES 1990年
1月号 P104)。
ーティングゲート(浮遊ゲート)とコントロールゲート
(制御ゲート)を有する消去可能なPROM、即ちEP
ROMが知られている。このEPROMにおいて、ユニ
ットセルサイズの縮小化を図るために、フローティング
ゲートを素子分離のためのトレンチ(溝)とセルフアラ
イン(自己整合)で形成したトレンチ型メモリセル構造
のものが報告されている(NIKKEI MICRODEVICES 1990年
1月号 P104)。
【0003】
【発明が解決しようとする課題】ところで、EPROM
では、書込み速度の高速化を図るために、フローティン
グゲートと基板間に加わる電界を大きくする必要があ
る。このフローティングゲートと基板間の電圧は、コン
トロールゲートに電圧を印加した場合、コントロールゲ
ート〜フローティングゲート間とフローティングゲート
〜基板間の容量結合比によって決まる。すなわち、コン
トロールゲート〜フローティングゲート間の結合容量を
大きくする程、フローティングゲート〜基板間の電界が
大きくなり、高速書込みが可能となるのである。
では、書込み速度の高速化を図るために、フローティン
グゲートと基板間に加わる電界を大きくする必要があ
る。このフローティングゲートと基板間の電圧は、コン
トロールゲートに電圧を印加した場合、コントロールゲ
ート〜フローティングゲート間とフローティングゲート
〜基板間の容量結合比によって決まる。すなわち、コン
トロールゲート〜フローティングゲート間の結合容量を
大きくする程、フローティングゲート〜基板間の電界が
大きくなり、高速書込みが可能となるのである。
【0004】EPROMのうち、図4に示すように、半
導体基板1の表面のゲート絶縁膜2の外側に膜厚の厚い
酸化膜による素子分離領域3を形成したLOCOS構造
によって素子分離をなす構成のものでは、素子分離領域
3上までフローティングゲート4を延在させることで、
コントロールゲート5とフローティングゲート4間の結
合容量を増加させ、書込み速度の高速化を図っている。
しかしながら、LOCOS構造によって素子分離したE
PROMにあっては、コントロールゲート5とフローテ
ィングゲート4間の結合容量の増加は望めるものの、ユ
ニットセルサイズの縮小化を図る上で不利である。
導体基板1の表面のゲート絶縁膜2の外側に膜厚の厚い
酸化膜による素子分離領域3を形成したLOCOS構造
によって素子分離をなす構成のものでは、素子分離領域
3上までフローティングゲート4を延在させることで、
コントロールゲート5とフローティングゲート4間の結
合容量を増加させ、書込み速度の高速化を図っている。
しかしながら、LOCOS構造によって素子分離したE
PROMにあっては、コントロールゲート5とフローテ
ィングゲート4間の結合容量の増加は望めるものの、ユ
ニットセルサイズの縮小化を図る上で不利である。
【0005】一方、図5に示すように、フローティング
ゲート4を素子分離のためのトレンチ6とセルフアライ
ンで形成し、このトレンチ6に絶縁物7を埋め込んで素
子分離をなす構成のものでは、ユニットセルサイズの縮
小化は望めるものの、フローティングゲート4のコント
ロールゲート5との対向面積が減少することから、コン
トロールゲート5とフローティングゲート4間の結合容
量が小さくなってしまう欠点があった。
ゲート4を素子分離のためのトレンチ6とセルフアライ
ンで形成し、このトレンチ6に絶縁物7を埋め込んで素
子分離をなす構成のものでは、ユニットセルサイズの縮
小化は望めるものの、フローティングゲート4のコント
ロールゲート5との対向面積が減少することから、コン
トロールゲート5とフローティングゲート4間の結合容
量が小さくなってしまう欠点があった。
【0006】そこで、本発明は、ユニットセルサイズの
縮小化が可能なトレンチ型メモリセル構造において、コ
ントロールゲートとフローティングゲート間の結合容量
の増加を図り、書込み速度の高速化を可能とした不揮発
性半導体装置の製造方法を提供することを目的とする。
縮小化が可能なトレンチ型メモリセル構造において、コ
ントロールゲートとフローティングゲート間の結合容量
の増加を図り、書込み速度の高速化を可能とした不揮発
性半導体装置の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明による不揮発性半
導体装置の製造方法では、半導体基板上に第1の絶縁膜
を介してストライプ状に第1の導電膜を形成し、この第
1の導電膜をマスクとして自己整合的に第1の絶縁膜及
び半導体基板をエッチングして溝を形成するとともにこ
の溝に絶縁物を埋め込み、この絶縁物を第1の導電膜の
上面よりも深くエッチバックし、しかる後第1の導電膜
及び絶縁物上に第2の絶縁膜を介して第1の導電膜と略
直交する方向にストライプ状に第2の導電膜を形成す
る。
導体装置の製造方法では、半導体基板上に第1の絶縁膜
を介してストライプ状に第1の導電膜を形成し、この第
1の導電膜をマスクとして自己整合的に第1の絶縁膜及
び半導体基板をエッチングして溝を形成するとともにこ
の溝に絶縁物を埋め込み、この絶縁物を第1の導電膜の
上面よりも深くエッチバックし、しかる後第1の導電膜
及び絶縁物上に第2の絶縁膜を介して第1の導電膜と略
直交する方向にストライプ状に第2の導電膜を形成す
る。
【0008】
【作用】不揮発性半導体装置の製造に際して、半導体基
板の表面側にフローティングゲート(第1の導電膜)と
セルフアラインで形成された溝(トレンチ)にフローテ
ィングゲートの上面よりも深く埋め込んだ絶縁物上に、
フローティングゲートと略直交する方向にコントロール
ゲート(第2の導電膜)を形成することにより、コント
ロールゲートがフローティングゲートの側面と対向する
分だけ、コントロールゲートとフローティングゲート間
の結合容量を増加できる。
板の表面側にフローティングゲート(第1の導電膜)と
セルフアラインで形成された溝(トレンチ)にフローテ
ィングゲートの上面よりも深く埋め込んだ絶縁物上に、
フローティングゲートと略直交する方向にコントロール
ゲート(第2の導電膜)を形成することにより、コント
ロールゲートがフローティングゲートの側面と対向する
分だけ、コントロールゲートとフローティングゲート間
の結合容量を増加できる。
【0009】
【実施例】
以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【0010】図1は、本発明に係るトレンチ型素子分離
構造のEPROMの一実施例を示す断面構造図である。
図において、半導体基板1上には、二酸化シリコン SiO
2等によるゲート絶縁膜2を介して第1層目のポリシリ
コンからなるストライプ状の導電膜によってフローティ
ングゲート(浮遊ゲート)4が、素子分離領域を形成す
るためのトレンチ6とセルフアライン(自己整合的)に
形成されている。
構造のEPROMの一実施例を示す断面構造図である。
図において、半導体基板1上には、二酸化シリコン SiO
2等によるゲート絶縁膜2を介して第1層目のポリシリ
コンからなるストライプ状の導電膜によってフローティ
ングゲート(浮遊ゲート)4が、素子分離領域を形成す
るためのトレンチ6とセルフアライン(自己整合的)に
形成されている。
【0011】このトレンチ6には、例えば半導体基板1
の表面より深く二酸化シリコンSiO2系の絶縁物7が埋め
込まれて素子分離をなしている。フローティングゲート
4及び絶縁物6上には、二酸化シリコンSiO2等によるゲ
ート絶縁膜8を介してフローティングゲート4と略直交
する方向に第2層目のポリシリコンからなるコントロー
ルゲート(制御ゲート)5がワード線としてストライプ
状に形成されている。また、コントロールゲート5上に
は、絶縁層9を介してAl 配線10がビット線として配
されている。
の表面より深く二酸化シリコンSiO2系の絶縁物7が埋め
込まれて素子分離をなしている。フローティングゲート
4及び絶縁物6上には、二酸化シリコンSiO2等によるゲ
ート絶縁膜8を介してフローティングゲート4と略直交
する方向に第2層目のポリシリコンからなるコントロー
ルゲート(制御ゲート)5がワード線としてストライプ
状に形成されている。また、コントロールゲート5上に
は、絶縁層9を介してAl 配線10がビット線として配
されている。
【0012】次に、かかる構成のEPROMの製造方法
について図2(A)〜(D)の各工程図に基づいて説明
する。先ず、図2(A)に示すように、半導体基板1上
に二酸化シリコンSiO2等によるゲート絶縁膜2を形成
し、その上にさらに、第1層目のポリシリコンを成長さ
せ、これをストライプ状にエッチングすることによって
フローティングゲート4を形成する(フローティングゲ
ート形成工程)。
について図2(A)〜(D)の各工程図に基づいて説明
する。先ず、図2(A)に示すように、半導体基板1上
に二酸化シリコンSiO2等によるゲート絶縁膜2を形成
し、その上にさらに、第1層目のポリシリコンを成長さ
せ、これをストライプ状にエッチングすることによって
フローティングゲート4を形成する(フローティングゲ
ート形成工程)。
【0013】続いて、図2(B)に示すように、フロー
ティングゲート4をマスクとしてゲート絶縁膜2及び半
導体基板1を連続的にエッチングしてセルフアラインで
トレンチ(溝)6を形成し、このトレンチ6に二酸化シ
リコンSiO2系の絶縁物7を埋め込む(素子分離領域形成
工程)。次に、図2に示すように、トレンチ6に埋め込
んだ絶縁物7をオーバーエッチングによるエッチバック
により、例えば半導体基板1の上面よりも深くなる位置
まで後退させる(エッチバック工程)。このエッチバッ
クの際には、好ましくは異方性エッチングを用いること
により、横方向にエッチングされないことから、フロー
ティングゲート4と基板1間のゲート絶縁膜2はそのま
ま残すことができる。
ティングゲート4をマスクとしてゲート絶縁膜2及び半
導体基板1を連続的にエッチングしてセルフアラインで
トレンチ(溝)6を形成し、このトレンチ6に二酸化シ
リコンSiO2系の絶縁物7を埋め込む(素子分離領域形成
工程)。次に、図2に示すように、トレンチ6に埋め込
んだ絶縁物7をオーバーエッチングによるエッチバック
により、例えば半導体基板1の上面よりも深くなる位置
まで後退させる(エッチバック工程)。このエッチバッ
クの際には、好ましくは異方性エッチングを用いること
により、横方向にエッチングされないことから、フロー
ティングゲート4と基板1間のゲート絶縁膜2はそのま
ま残すことができる。
【0014】絶縁物7のエッチバック後、図2(D)に
示すように、フローティングゲート4及び絶縁物7上に
二酸化シリコンSiO2等によるゲート絶縁膜8を形成し、
その上にさらに、第2層目のポリシリコンを成長させ、
これをフローティングゲート4と略直交する方向に平行
なストライプ状にエッチングすることによってコントロ
ールゲート5を形成する(コントロールゲート形成工
程)。
示すように、フローティングゲート4及び絶縁物7上に
二酸化シリコンSiO2等によるゲート絶縁膜8を形成し、
その上にさらに、第2層目のポリシリコンを成長させ、
これをフローティングゲート4と略直交する方向に平行
なストライプ状にエッチングすることによってコントロ
ールゲート5を形成する(コントロールゲート形成工
程)。
【0015】上述したように、フローティングゲート4
とコントロールゲート5を有するEPROMにおいて、
フローティングゲート4をマスクとしてセルフアライン
でトレンチ6を形成し、このトレンチ6に絶縁物7を埋
め込んだ後、この絶縁物7を後退させてからコントロー
ルゲート5を形成することにより、コントロールゲート
5に対してフローティングゲート4がその上面のみなら
ず側面でも対向することになるため、側面の対向面積分
だけコントロールゲート5とフローティングゲート4間
の結合容量を増加できることになる。
とコントロールゲート5を有するEPROMにおいて、
フローティングゲート4をマスクとしてセルフアライン
でトレンチ6を形成し、このトレンチ6に絶縁物7を埋
め込んだ後、この絶縁物7を後退させてからコントロー
ルゲート5を形成することにより、コントロールゲート
5に対してフローティングゲート4がその上面のみなら
ず側面でも対向することになるため、側面の対向面積分
だけコントロールゲート5とフローティングゲート4間
の結合容量を増加できることになる。
【0016】一例として、図3に示すように、フローテ
ィングゲート4の幅W,長さLを共に0.5μm、膜厚
tを0.2μmとした場合、フローティングゲート4の
上面の面積S1 は、 S1 =0.5×0.5=0.25〔μm2 〕 となり、フローティングゲート4の側面の面積S2 は、 S2 =0.2×0.5=0.10〔μm2 〕 となる。
ィングゲート4の幅W,長さLを共に0.5μm、膜厚
tを0.2μmとした場合、フローティングゲート4の
上面の面積S1 は、 S1 =0.5×0.5=0.25〔μm2 〕 となり、フローティングゲート4の側面の面積S2 は、 S2 =0.2×0.5=0.10〔μm2 〕 となる。
【0017】したがって、図3において、従来例の構造
の場合(A)には、コントロールゲート5とフローティ
ングゲート4間の対向面積はS1 そのものであるのに対
し、本実施例の構造の場合(B)には、S1 +2S2 と
なる。その結果、本発明によれば、コントロールゲート
5とフローティングゲート4間の対向面積を従来例の場
合に比して、 2S2 /S1 =0.2/0.25=0.8 であるから、80%増加できる。これにより、コントロ
ールゲート5とフローティングゲート4間の結合容量を
80%増加できることになる。
の場合(A)には、コントロールゲート5とフローティ
ングゲート4間の対向面積はS1 そのものであるのに対
し、本実施例の構造の場合(B)には、S1 +2S2 と
なる。その結果、本発明によれば、コントロールゲート
5とフローティングゲート4間の対向面積を従来例の場
合に比して、 2S2 /S1 =0.2/0.25=0.8 であるから、80%増加できる。これにより、コントロ
ールゲート5とフローティングゲート4間の結合容量を
80%増加できることになる。
【0018】なお、上記実施例では、図2(B)のエッ
チバック工程において、トレンチ6に埋め込んだ絶縁物
7を半導体基板1の上面よりも深くなる位置までエッチ
バックするとしたが、これは好ましい一実施例であっ
て、これに限定されるものではなく、要は、コントロー
ルゲート5の上面よりも深くエッチバックしてコントロ
ールゲート5がフローティングゲート4の側面と対向で
きる領域を形成できれば良いのである。
チバック工程において、トレンチ6に埋め込んだ絶縁物
7を半導体基板1の上面よりも深くなる位置までエッチ
バックするとしたが、これは好ましい一実施例であっ
て、これに限定されるものではなく、要は、コントロー
ルゲート5の上面よりも深くエッチバックしてコントロ
ールゲート5がフローティングゲート4の側面と対向で
きる領域を形成できれば良いのである。
【0019】
【発明の効果】以上説明したように、本発明によれば、
ユニットサイズの縮小化が可能なトレンチ型素子分離構
造の不揮発性半導体装置において、半導体基板の表面側
に形成されたトレンチにフローティングゲートの上面よ
り深く埋め込んだ絶縁物上に、フローティングゲートと
略直交する方向にコントロールゲートを形成することに
より、コントロールゲートがフローティングゲートの側
面と対向する面積分だけコントロールゲートとフローテ
ィングゲート間の結合容量を増加できるので、書込み速
度の高速化が図れることになる。
ユニットサイズの縮小化が可能なトレンチ型素子分離構
造の不揮発性半導体装置において、半導体基板の表面側
に形成されたトレンチにフローティングゲートの上面よ
り深く埋め込んだ絶縁物上に、フローティングゲートと
略直交する方向にコントロールゲートを形成することに
より、コントロールゲートがフローティングゲートの側
面と対向する面積分だけコントロールゲートとフローテ
ィングゲート間の結合容量を増加できるので、書込み速
度の高速化が図れることになる。
【図1】本発明に係るトレンチ型素子分離構造のEPR
OMの一実施例を示す断面構造図である。
OMの一実施例を示す断面構造図である。
【図2】本発明による製造方法の各工程を示す工程図で
あり、(A)はフローティングゲート形成工程、(B)
は素子分離領域形成工程、(C)はエッチバック工程、
(D)はコントロールゲート形成工程を示している。
あり、(A)はフローティングゲート形成工程、(B)
は素子分離領域形成工程、(C)はエッチバック工程、
(D)はコントロールゲート形成工程を示している。
【図3】フローティングゲートとコントロールゲートの
対向面積を示す概略斜視図であり、(A)は従来例の構
造を、(B)は本発明による構造を示している。
対向面積を示す概略斜視図であり、(A)は従来例の構
造を、(B)は本発明による構造を示している。
【図4】素子分離がLOCOS構造によるEPROMの
断面構造図である。
断面構造図である。
【図5】トレンチ型素子分離構造のEPROMの従来例
を示す断面構造図である。
を示す断面構造図である。
1 半導体基板 4 フローティングゲート 5 コントロールゲート 6 トレンチ(溝) 7 絶縁物
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 21/76 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項1】 半導体基板上に第1の絶縁膜を介してス
トライプ状に第1の導電膜を形成し、 前記第1の導電膜をマスクとして自己整合的に前記第1
の絶縁膜及び前記半導体基板をエッチングして溝を形成
するとともにこの溝に絶縁物を埋め込み、 前記溝に埋め込まれた前記絶縁物を前記第1の導電膜の
上面よりも深くエッチバックし、 しかる後前記第1の導電膜及び前記絶縁物上に第2の絶
縁膜を介して前記第1の導電膜と略直交する方向にスト
ライプ状に第2の導電膜を形成することを特徴とする不
揮発性半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3135611A JP3067268B2 (ja) | 1991-05-10 | 1991-05-10 | 不揮発性半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3135611A JP3067268B2 (ja) | 1991-05-10 | 1991-05-10 | 不揮発性半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04335578A JPH04335578A (ja) | 1992-11-24 |
JP3067268B2 true JP3067268B2 (ja) | 2000-07-17 |
Family
ID=15155861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3135611A Expired - Fee Related JP3067268B2 (ja) | 1991-05-10 | 1991-05-10 | 不揮発性半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3067268B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2956455B2 (ja) * | 1993-11-17 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
JP3469362B2 (ja) * | 1994-08-31 | 2003-11-25 | 株式会社東芝 | 半導体記憶装置 |
WO1999044239A1 (de) * | 1998-02-25 | 1999-09-02 | Siemens Aktiengesellschaft | Elektrisch programmierbare speicherzellenanordnung und verfahren zu deren herstellung |
KR100598092B1 (ko) * | 2001-05-18 | 2006-07-07 | 삼성전자주식회사 | 플래시 메모리 및 그 형성 방법 |
KR100475081B1 (ko) | 2002-07-09 | 2005-03-10 | 삼성전자주식회사 | Sonos형 eeprom 및 그 제조방법 |
KR100843244B1 (ko) | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US7812375B2 (en) | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
US7049652B2 (en) * | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
-
1991
- 1991-05-10 JP JP3135611A patent/JP3067268B2/ja not_active Expired - Fee Related
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---|---|
JPH04335578A (ja) | 1992-11-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |