KR100489517B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000002955 isolation Methods 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000012530 fluid Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 230000009969 flowable effect Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판에 셀로우 트렌치 소자분리막을 형성하고, 셀로우 트렌치 소자분리막 표면을 기판 표면과 동일하게 식각하여 단차를 없애고, 반도체 기판 전면에 유동성막을 형성하고 유동성막을 반도체 기판 표면이 드러나도록 식각하여 셀로우 트렌치 소자분리막의 에지를 유동성막으로 채우고, 반도체 기판 전면에 ONO막을 형성하고 이를 패터닝하고, 반도체 기판 전면에 게이트 절연막 및 게이트 전극용 도전막을 순차적으로 적층한 후에 이를 패터닝한다. 따라서, 본 발명은 셀로우 트렌치 소자분리막을 형성한 후에, 그 표면을 기판과 동일하도록 단차를 없애고 소자 분리막과 기판 사이의 홈에 유동성막을 채움으로써 이후 ONO막 및 게이트 전극 공정시 소자 분리막 에지에 발생되는 ONO막 및 게이트 전극 잔여물의 생성을 막을 수 있다.
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 특히 비휘발성 메모리인 SONOS(Si-ONO-Si)구조에서 ONO 제조 공정시 소자 분리막과 기판의 단차를 제거하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
도 1a 내지 도 1f는 종래 기술에 의한 SONOS 구조의 비휘발성 메모리 장치의 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하여 종래 기술에 의한 SONOS 구조의 비휘발성 메모리 장치에 대해 설명한다.
우선 도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 셀로우 트렌치 소자 분리(shallow trench isolation) 공정을 실시하여 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자분리막(12)을 형성한다.
그리고 도 1b에 도시된 바와 같이, 셀로우 트렌치 소자분리막(12)이 형성된 기판(10) 전면에 ONO막(14) 즉, 산화막(Oxide layer)(14a)과 질화막(Nitride layer)(14b)과 산화막(Oxide layer)(14c)을 순차적으로 적층한다.
그 다음 도 1c에 도시된 바와 같이, 비휘발성 메모리 장치내 주변 영역의 ONO막(14)을 제거하기 위하여 사진 공정을 진행하여 포토레지스트 패턴(16)을 형성한다.
이어서 도 1d에 도시된 바와 같이, 포토레지스트 패턴에 맞추어 ONO막(14)을 패터닝하여 비휘발성 메모리 장치의 셀 영역에는 ONO막(14')을 남기고 주변 영역에는 ONO막(14)을 제거한다.
계속해서 도면에 도시되지 않았지만, 기판(10) 전면에 게이트 절연막(미도시함)으로서 산화막을 증착한다. 도 1e 및 도 1f에 도시된 바와 같이, 게이트 절연막 상부에 플로팅 게이트 전극용 도전막(20)으로서 폴리 실리콘(poly-silicon)을 증착하고 플로팅 게이트 마스크를 이용한 식각 공정을 진행하여 이들 막을 식각해서 ONO막(14') 상부에 플로팅 게이트 전극(20')을 형성한다.
이후, 게이트간 절연막과 컨트롤 게이트 제조 공정 및 소오스/드레인 이온 주입 공정 등을 진행하여 종래 기술에 의한 비휘발성 메모리 장치를 제조한다.
한편, 도 1d 내지 도 1f에는 ONO막(14) 식각 공정시 셀로우 트렌치 소자분리막(12) 에지에 ONO막 잔여물(18)이 남아있는 경우가 발생하게 된다. 이는 셀로우 트렌치 소자분리막(12)과 기판의 단차로 인해 ONO 잔여물(18)이 남아있게 되는 것이다.
그런데, ONO 잔여물(18)은 이후 플로팅 게이트 제조 공정시 셀로우 트렌치 소자분리막(12) 에지에 게이트 잔여물(22)의 생성을 야기시켜 결국 소자의 신뢰성을 저하시키는 원인으로 작용한다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀로우 트렌치 소자분리막을 형성한 후에, 그 표면을 기판과 동일하도록 단차를 없애고 소자 분리막과 기판 사이의 홈은 유동성막으로 채움으로써 이후 ONO막 및 게이트 전극 공정시 소자 분리막 에지에 발생되는 ONO막 및 게이트 전극 잔여물의 생성을 막을 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 셀로우 트렌치 소자분리막을 갖는 반도체 기판 상에 ONO막과 게이트 절연막 및 게이트 전극이 적층된 비휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판에 셀로우 트렌치 소자분리막을 형성하는 단계와, 셀로우 트렌치 소자분리막 표면이 오픈되는 포토레지스트 패턴을 형성하고, 식각 공정으로 셀로우 트렌치 소자분리막 표면을 반도체 기판 표면과 동일할 때까지 식각하여 단차를 없앤 후에, 포토레지스트 패턴을 제거하는 단계와, 반도체 기판 전면에 유동성막을 형성하고 유동성막을 반도체 기판 표면이 드러나도록 식각하여 셀로우 트렌치 소자분리막의 에지를 유동성막으로 채우는 단계와, 반도체 기판 전면에 ONO막을 형성하고 이를 패터닝하는 단계와, 반도체 기판 전면에 게이트 절연막 및 게이트 전극용 도전막을 순차적으로 적층한 후에 이를 패터닝하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2h는 본 발명에 따른 SONOS 구조의 비휘발성 메모리 장치의 제조 공정을 순차적으로 나타낸 공정 순서도이다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 셀로우 트렌치 소자 분리 공정을 실시하여 소자의 활성 영역과 비활성 영역을 구분하는 셀로우 트렌치 소자분리막(102)을 형성한다.
그리고 도 2b에 도시된 바와 같이, 상기 기판(100)에 사진 공정을 진행하여 셀로우 트렌치 소자분리막(102) 표면이 오픈되는 포토레지스트 패턴(104)을 형성한다.
그 다음 도 2c에 도시된 바와 같이, 식각 공정을 진행하여 셀로우 트렌치 소자분리막(102) 표면을 기판(100) 표면과 동일할 때까지 식각하여 단차를 없애고, 포토레지스트 패턴(104)을 제거한다.
계속해서 도 2d 및 도 2e에 도시된 바와 같이, 기판(100) 전면에 유동성막(106), 예를 들어 SOG(Spin On Glass)을 형성하고 상기 유동성막(106)을 기판 표면이 드러나도록 전면 식각(etch back)한다. 이때 식각 공정은 기판(100)과 유동성막(106)을 1:10의 식각 선택비율로 식각하는 것이 바람직하다. 이러한 식각 공정에 의해서 본 발명은 셀로우 트렌치 소자분리막(102) 에지에 유동성막(106')이 채워져 셀로우 트렌치 소자분리막(102)의 에지에 발생할 수 있는 리세스(recess)로 인한 기판 사이의 홈을 제거할 수 있다.
그리고 도 2f에 도시된 바와 같이, 상기 결과물 전면에 ONO막(108) 즉, 산화막(108a)과 질화막(108b)과 산화막(108c)을 순차적으로 적층한다.
그 다음 비휘발성 메모리 장치내 주변 영역의 ONO막(108)을 제거하기 위하여 사진 공정을 진행하여 포토레지스트 패턴(미도시함)을 형성한다. 이어서 도 2g에 도시된 바와 같이, 포토레지스트 패턴에 맞추어 ONO막(108)을 패터닝하여 비휘발성 메모리 장치의 셀 영역에는 ONO막(108')을 남기고 주변 영역에는 ONO막(108)을 제거한다.
계속해서 도면에 도시되지 않았지만, 기판(100) 전면에 게이트 절연막(미도시함)으로서 산화막을 증착한다. 그리고나서 도 2h에 도시된 바와 같이, 게이트 절연막 상부에 플로팅 게이트 전극용 도전막으로서 폴리 실리콘을 증착하고 플로팅 게이트 마스크를 이용한 식각 공정을 진행하여 이들 막을 식각해서 ONO막(108') 상부에 플로팅 게이트 전극(110)을 형성한다.
이후, 게이트간 절연막과 컨트롤 게이트 제조 공정 및 소오스/드레인 이온 주입 공정 등을 진행하여 본 발명에 따른 비휘발성 메모리 장치를 제조한다.
이상 설명한 바와 같이, 본 발명은 셀로우 트렌치 소자분리막을 형성한 후에, 그 표면을 기판과 동일하도록 단차를 없애고 소자 분리막과 기판 사이의 홈에 유동성막을 채움으로써 이후 ONO막 및 게이트 전극 공정시 소자 분리막 에지에 발생되는 ONO막 및 게이트 전극 잔여물의 생성을 막을 수 있어 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1f는 종래 기술에 의한 SONOS 구조의 비휘발성 메모리 장치의 제조 공정을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2h는 본 발명에 따른 SONOS 구조의 비휘발성 메모리 장치의 제조 공정을 순차적으로 나타낸 공정 순서도.
Claims (3)
- 셀로우 트렌치 소자분리막을 갖는 반도체 기판 상에 ONO막과 게이트 절연막 및 게이트 전극이 적층된 비휘발성 메모리 장치의 제조 방법에 있어서,상기 반도체 기판에 셀로우 트렌치 소자분리막을 형성하는 단계;상기 셀로우 트렌치 소자분리막 표면이 오픈되는 포토레지스트 패턴을 형성하고, 식각 공정으로 상기 셀로우 트렌치 소자분리막 표면을 상기 반도체 기판 표면과 동일할 때까지 식각하여 단차를 없앤 후에, 상기 포토레지스트 패턴을 제거하는 단계;상기 반도체 기판 전면에 유동성막을 형성하고 상기 유동성막을 상기 반도체 기판 표면이 드러나도록 식각하여 상기 셀로우 트렌치 소자분리막의 에지를 상기 유동성막으로 채우는 단계;상기 반도체 기판 전면에 상기 ONO막을 형성하고 이를 패터닝하는 단계; 및상기 반도체 기판 전면에 상기 게이트 절연막 및 게이트 전극용 도전막을 순차적으로 적층한 후에 이를 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 유동성막은 SOG인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1항에 있어서, 상기 유동성막을 상기 반도체 기판 표면이 드러나도록 식각하는 공정시 상기 반도체 기판과 상기 유동성막을 1:10의 식각 선택비율로 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0053514A KR100489517B1 (ko) | 2002-09-05 | 2002-09-05 | 비휘발성 메모리 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0053514A KR100489517B1 (ko) | 2002-09-05 | 2002-09-05 | 비휘발성 메모리 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040021865A KR20040021865A (ko) | 2004-03-11 |
| KR100489517B1 true KR100489517B1 (ko) | 2005-05-16 |
Family
ID=37325844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0053514A KR100489517B1 (ko) | 2002-09-05 | 2002-09-05 | 비휘발성 메모리 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100489517B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242264A (ja) * | 1997-02-25 | 1998-09-11 | Sharp Corp | 半導体装置の製造方法 |
| KR19990070373A (ko) * | 1998-02-19 | 1999-09-15 | 구본준 | 반도체장치의 소자격리방법 |
| KR20010038596A (ko) * | 1999-10-26 | 2001-05-15 | 박종섭 | 반도체장치의 소자격리방법 |
| KR20030088627A (ko) * | 2002-05-14 | 2003-11-20 | 삼성전자주식회사 | 덴트에 의한 악영향이 배제된 얕은 트렌치 소자 분리 제조방법 |
| KR20040005331A (ko) * | 2002-07-09 | 2004-01-16 | 삼성전자주식회사 | Ｅｅｐｒｏｍ 및 그 제조방법 |
-
2002
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242264A (ja) * | 1997-02-25 | 1998-09-11 | Sharp Corp | 半導体装置の製造方法 |
| KR19990070373A (ko) * | 1998-02-19 | 1999-09-15 | 구본준 | 반도체장치의 소자격리방법 |
| KR20010038596A (ko) * | 1999-10-26 | 2001-05-15 | 박종섭 | 반도체장치의 소자격리방법 |
| KR20030088627A (ko) * | 2002-05-14 | 2003-11-20 | 삼성전자주식회사 | 덴트에 의한 악영향이 배제된 얕은 트렌치 소자 분리 제조방법 |
| KR20040005331A (ko) * | 2002-07-09 | 2004-01-16 | 삼성전자주식회사 | Ｅｅｐｒｏｍ 및 그 제조방법 |
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|---|---|
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