JP4728266B2 - 不揮発性半導体記憶装置のメモリセル - Google Patents
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Description
(第1実施例)
図2は、本発明のメモリセルを適用した不揮発性半導体記憶装置の一部を示す等価回路図である。不揮発性半導体記憶装置は、複数のワード線WLと、該ワード線と直交する複数のビット線BLおよびソース線SLを含み、ワード線WLと、ビット線BLの各交差部には、記憶すべきビットデータの保持をなすメモリセル100が形成される。
(第2実施例)
以下において本発明に係るメモリセルの第2実施例について説明する。図8は、第2実施例のメモリセル200の断面図であり、上記第1実施例で示した図5と同じ断面を示したものである。すなわち、図8は、メモリセル200のゲート酸化膜直下のチャンネル領域30を通る水平方向の断面を上から見た図である。図8に示す如く、メモリセル200は、STI領域20内部に形成される窒化膜が、チャンネル領域30の近傍において切り離されて、高濃度N型不純物領域11側に設けられた窒化膜21aと、高濃度N型不純物領域12側に設けられた窒化膜21bの2つの領域に分離されている点が第1実施例と異なる。このよう第2実施例のメモリセル200では、STI領域20内に形成される窒化膜を分離することにより、分離された領域毎に個別に電荷の捕獲がなされるようになっており、1セル当りの記憶容量を2ビットとしている。その他の部分については、第1実施例と同じ構造であるため説明を省略する。
11 高濃度N型不純物領域
12 高濃度N型不純物領域
13 ゲート酸化膜
14 コントロールゲート
20 STI領域
21 窒化膜
21a 窒化膜
21b 窒化膜
30 チャンネル領域
100 メモリセル
200 メモリセル
Claims (6)
- 不揮発性半導体記憶装置のメモリセルであって、
半導体基板上に設けられたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート酸化膜の下方に形成されたチャンネル領域と、
前記チャンネル領域の両側に形成された一対のドレイン・ソース領域と、
前記チャンネル領域および前記ドレイン・ソース領域を挟む一対の絶縁分離領域と、
前記一対の絶縁分離領域の各々の内部に互いに分離して設けられて前記チャンネル領域および前記ドレイン・ソース領域に沿って延在する一対の電荷蓄積層と、を有し、
前記半導体基板と前記ゲート電極との間には、電荷蓄積層が不存在であることを特徴とする不揮性半導体記憶装置のメモリセル。 - 前記電荷蓄積層は、前記チャンネル領域および前記ドレイン・ソース領域と絶縁膜を介して離間していることを特徴とする請求項1に記載の不揮性半導体記憶装置のメモリセル。
- 前記電荷蓄積層は、深さ方向において前記チャンネル領域の深さよりも下方に延在していることを特徴とする請求項1又は2に記載の不揮性半導体記憶装置のメモリセル。
- 前記電荷蓄積層は、前記チャンネル領域と前記ドレイン・ソース領域との界面を含む平面をよぎることを特徴とする請求項1乃至3のいずれか1に記載の不揮発性半導体装置のメモリセル。
- 前記電荷蓄積層は、シリコン窒化膜であることを特徴とする請求項1乃至4のいずれか1に記載の不揮発性半導体記憶装置のメモリセル。
- 前記電荷蓄積層は、前記チャンネル領域と前記ドレイン・ソース領域との一方の界面を含む平面をよぎる第1領域と、前記チャンネル領域と前記ドレイン・ソース領域との他方の界面を含む平面をよぎる第2領域とに分割されていることを特徴とする請求項1乃至5のいずれか1に記載の不揮発性半導体記憶装置のメモリセル。
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